TWI296171B - Digital dll apparatus for correcting duty cycle and method thereof - Google Patents

Description

1296171 玖、發明說明 . (發明說明應敘明；發明所屬之技術領域、先前技術、內容、實施方式及圖式簡單說明） 1 ,發明所屬之技術領域_ 本發明係關於校正賣務循環週期之數位式延遲閉鎖迴路 _ 裝置（DLL)及其校正方法，且特別是有關於一種針對使用 Λ 在半導體或計算機系統且需一時脈產生器以補償外部時脈 及內部時脈間之時鐘信號偏移時，用於校正責務循環週期 之數位式延遲閉鎖迴路裝置及其校正方法。 2 .先前技術_ · 延遲閉鎖迴路（DLL)廣泛使用於同步隨機存取記憶體 (RAM)，使外部時鐘信號及內部時鐘信號同步。.於同步隨 機存取記憶體中，所有操作，例如寫入或讀出，皆應操作 在時脈之上升緣，然而，由於半導體裝置之元件影響，致 發生一時間延遲。爲使同步隨機存取記憶體於時脈之上升 緣時，各運算時序能取得同步，此一時間延遲必須予以消 除。延遲閉鎖迴路（DLL)電路接收外部時鐘信號，並產生 內部時鐘信號，使該二信號同步，以達到消除時間延遲之 φ 目的。 多種延遲閉鎖迴路電路之技術已被提出以控制並消除時 間延遲。 首先，Kwang Jin Na等人於2000年12月5日提出”使用 頻率放大器之半導體記憶裝置之時鐘系統”之美國專利案 號6157238(以下稱Kwang專利）。Kwang專利包含一頻率 放大器，用於放大一外部時鐘信號，以產生一內部時鐘信 1296171 :率放大器含 一相位延遲 ，用於根據 時鐘信號； 時鐘信號之 據自外部輸 號。 ί之美國專利 g之頻率相 利包含由一 有共同節點 :一輸入參考 及第二電流 該第一及第 二電流源’ 第二電流源 -濾波器電路 大器之輸出 參考信號及 入，用於接 入信號，其 用以回應一 號，其頻率爲外部時鐘信號頻率之兩倍。該頻 有一延遲電路，用於根據外部時鐘信號以產生 之時鐘信號；一耦合至該延遲電路之邏輯裝置 外部時鐘信號及相位延遲時鐘信號，產生內部 一耦合於該邏輯裝置之緩衝器，用於提供內部 緩衝，以及緩衝後之時鐘信號。Kwaiig專利根 入之低速率時鐘信號，產生一高速率之時鐘信 其次，Do η nelly等於1998年9月15日公布 案號5 8 0 8 4 9 8提出”一種使用在正交時鐘產生ί 位偏移電路下稱Donelly專利）。Donelly專 對場效電晶體構成之第一差額放大器，形成具 之一源極耦合對，並包含一對輸入線，以接收 信號及其互補信號，以及一對輸出節點；第一 源，分別連接於輸出節點及第一供電軌之間， 二電流源供給之電流大小爲1安培；以及一第 連接於共同節點及一第二供電軌之間，第一及 供給之電流大小吸納之電流大小爲2 1安培； ，跨接於輸出節點間，該濾波器電路使差額放 節點產生一對互補三角波形信號，以回應輸入 其互補信號；以及一比較器，具有一雙耦合輸 收一雙互補之三角波信號，該比較器產生一輸 相位與輸入參考信號具有一預定之大小關係， 雙互補三角波信號之比較結果。 第三，日本專利公報2001-6399提出一種半導體裝置， 1296171 / 使用一相位控制器以控制一外部時鐘之相位，並且產生一 內部時鐘。該裝置包含：一檢測器，用於檢測位於一相位 頻率之相位控制範圍以外之一外部時鐘頻率；一第一及第 二操作模式’藉外部輸入之一控制信號而彼此切換；以及 輸出電路，用於輸出一特定信號，且無須考慮第一操作 模式之檢測器的結果，且用於輸出一特定信號，同時須考 慮第二操作模式下之檢測器的結果値。 最後’日本專利公報H11-353878發表~種半導體裝置， 具有一時鐘相位控制電路，用於產生一第一時鐘，依一外 部時鐘而延遲一相位，其係藉控制輸入第一時鐘之一相位 並輸出與第一時鐘或第二時鐘之一同步之資料而完成，該 控制電路包含一時鐘頻率分析儀，用於分析第一時鐘之一 頻率，並回復一^代表時鐘相位控制電路中之第一時鐘延遲 大小之信號，該控制電路另包含一時鐘選擇器’用於選擇 第一時鐘或第二時鐘’並回復控制信號。 上述傳統的延遲閉鎖迴路使用於雙倍資料傳輸記憶體時 ，係依據標準信號及補償信號以控制整體相位之延遲，然 而，傳統的延遲閉鎖迴路無法彳父正當外部日寺纟里丨§ 5虎之·資料 處於處理時，因責務循環誤差所引起之相位延遲’其中責 務循環誤差定義爲實際責務循環週期與5 〇 %責務循環週期 兩者之差，此一責務循環誤差於處理外部時鐘信號將可能 會發生。 3 .發明內容 因此，本發明之一目的在於提供一種延遲閉鎖迴路裝置， -7- 1296171 以及校正責務循環誤差之方法’藉使用一相位混合器以產 生具有5 0 %之責務循環週期之一種內部時鐘。 依據本發明之一特色’提出一種數位式延遲閉鎖迴路裝 置’用於校正責務循環週期’包含：一緩衝器’用於依序 輸出一第一內部時鐘信號，於接收一外部時鐘信號時，在 時脈之邊緣啓動；一延遲線路單元，用於接收來自緩衝器 之第一內部時鐘信號，一第一檢波信號及一第二檢波信號 ，並輸出一第一延遲內部時鐘信號及第二延遲內部時鐘信 號，第一內部時鐘信號之延遲係依據第一及第二檢波信號 以預先決定其延遲之大小；一責務循環誤差控制器，用於 接收第一及第二延遲內部時鐘信號，並輸出一第一責務循 環控制時鐘信號及第二責務循環控制時鐘信號，藉移動第 一及第二延遲內部時鐘信號之各邊緣以達成匹配，一第一 延遲模型單元，用於估測當第一責務循環控制時鐘信號移 動至資料輸出入接腳（DQ接腳）時所產生之延遲大小，並輸 出一第一補償時鐘信號，此係依據估測之延遲大小以補償 第一責務循環控制時鐘信號；一第一直接相位檢知器，用 於接收外部時鐘信號，藉比較外部時鐘信號及第一補償時 鐘信號以產生一第一檢波信號，並輸出第一檢波信號至延 遲線路單元；一第二延遲模型單元，用於估測當第二責務 循環控制時鐘信號移動至一資料輸入輸出接腳（D Q)時所產 生之延遲大小，並輸出一第二補償時鐘信號，依據估測之 延遲大小以補償第一責務循環控制時鐘信號；以及一第二 直接相位檢知器，藉比較外部時鐘信號及第二補償時鐘 1296171 信號以產生一第二檢波信號，並且輸出該第二檢波信號。 根據本發明之一特色，亦提供一種數位式延遲閉鎖迴路 用於校正責務循環週期之方法，其所包含之步驟有：（a)決 定外部信號及一第一時鐘信號或是一第二時鐘信號之上升 緣是否匹配；（b)若上升緣能匹配，則在一第一延遲內部時 鐘信號及一第二延遲內部時鐘信號間，選擇具有一前行下 降緣之信號；以及（c)施加小於0.5之値至步驟（b)未選擇之 信號，並且加一大於0.5之値至步驟（b)選擇之信號。 根據本發明之一特色，亦提供一種數位式延遲閉鎖迴路 用於校正責務循環週期之方法，包括之步驟如下：（a)決定 一外部信號及一第一補償信號或一第二補償信號之上升緣 是否匹配；（b)若上升緣匹配，則判斷第二責務循環控制時 鐘信號及第一責務循環控制時鐘信號之下降緣是否匹配； 以及（c )若下降緣不匹配，加一小於〇 · 5之値至一具有非前 行下降緣之信號，加一大於〇 . 5之値至一具有前行下降緣 之信號，然後返回至步驟（b)，若下降緣匹配則結束此方法。 4 .實施方式 第1 A圖係一方塊圖，顯示根據本發明之一最佳實施例 ，用於校正一責務循環週期之一種數位式延遲閉鎖迴路裝 置。該數位式延遲閉鎖迴路裝置包含一緩衝器1 1 〇、一延 遲線路單元1 2 0、一責務循環誤差控制器1 3 0、一第一延遲 模型單元1 4 0、一第一直接相位檢知器1 5 0、一第二延遲模 型單元1 6 0、及一第二直接相位檢知器1 7 0。 緩衝器1 1〇接收一外部時鐘信號（ext_c lk)，並產生一第 1296171 ，匕 Λ 一內部時鐘信號，於時鐘脈波之邊緣被激勵。第一內部時 ^ 鐘信號輸入至延遲線路單元1 2 0。 延遲線路單元1 2 0接收第一內部時鐘信號，並自第一及 第二直接相位檢知器1 5 0及1 7 0接收一第一及第二檢波信 號。延遲線路單元1 2 0依據第一及第二檢波信號，延遲第 一內部時鐘信號，並輸出一第一延遲內部時鐘信號（int elk 1) 及一第二延遲內部時鐘信號（intclk2)至責務循環誤差控制 器 1 30。 延遲線路單元120包含一第一控制器121，一第延遲線 β 路，一第二控制器1 2 3及一第二延遲線路。 第一控制器1 2 1產生一第一控制信號，依據第一檢波信 號以控制一延遲大小，並且輸出第一控制信號至第一延遲 線路1 2 2。 延遲線路1 2 2接收第一控制信號及第一內部時鐘信號。 第一內部時鐘信號之延遲是根據延遲線路1 2 2之中的第一 控制信號。換句話說，延遲線路1 2 2產生第一延遲內部時 φ 鐘信號（intc lk 1)是根據第一控制信號而延遲該第一內部時 鐘信號。第一延遲內部時鐘信號intclkl將輸出至責務循環 誤差控制器1 3 0。 第二控制器1 2 3產生一第二控制信號，用於依第二檢波 信號以控制一延遲大小，並輸出第二控制信號至第二延遲 線路1 2 4。 第二延遲線路1 2 4接收第二控制信號及第一內部時鐘信 號。第二延遲線路1 2 4根據第二控制信號以延遲第一內部 -10- 1296171 時鐘信號。藉由延遲第一內部時鐘信號，使第二延遲線路 \ 1 24能產生一第二延遲內部時鐘信號。第二延遲時鐘信號 經過反相，且一反相之第二延遲內部時鐘信號（intclk2)即 輸出至責務循環誤差控制器1 3 0。 ~ 責務循環誤差控制器13〇接收信號intclkl及intclk2。 ~ 責務循環誤差控制器1 3 0產生一第一責務循環控制時鐘信 號intclkl及一第二責務循環控制時鐘信號intclk2，並匹 配int_clk及intclk2之下降緣。第一及第二責務循環控制 時鐘信號int_clk及intclk2’即輸出至延遲模型單元140及 · 160。第一責務循環控制時鐘信號int_c lk亦輸出至本發明 之延遲閉鎖迴路裝置，作爲一記憶體系統之一內部時鐘信 號，該系統包含本發明之延遲閉鎖迴路裝置。 責務循環誤差控制器1 3 0包含一第一相位檢知器1 3 1， 一混合器控制器1 3 2，一第一相位混合器1 3 3及一第二相 位混合器1 3 4。. 信號intclkl及intclk2經過反相並輸入至第一相位檢知 器1 3 1。第一相位檢知器1 3 1在intclkl及intclk2之間選 # 擇一具有前行下降緣者，並且產生一相位檢波信號，該相 位檢波信號即輸出至混合器控制器1 3 2。 混合器控制器1 3 2接收相位檢波信號並決定一權値k， 內含兩個下降緣intclkl及intclk2之差，並依相位檢波信 號。加權値k輸出至第一及第二相位混合器1 3 3及1 3 4。 此一加權値包含複數個加權信號。 第一相位混合器133接收加權値k，intclkl及intclk2 。第一相位混合器1 3 3計算1減去加權値k之差。將此一 -11- 1296171 差値加至第一內部時鐘信號（intclkl)，並將加權値k加至 第二內部時鐘信號（intclk2)，第一相位混合器133即能產 生一第一責務循環控制時鐘信號int_c lk。該第一責務循環 控制時鐘信號int_clk即輸出至第一延遲模型單元140。 第二相位混合器1 3 4接收加權値k，並計算1減去加權 値k之差，將此加權値k加至第一時鐘信號intclkl，並將 此差値加至第二時鐘信號intclk2，則第二相位混合器134 能產生一第二責務循環控制時鐘信號intclk2’。第二相位 混合器134輸出第二責務循環控制時鐘信號intclk2f至第 二延遲模型單元1 6 0。 第一延遲模型單元1 4 0接收第一責務循環控制時鐘信號 (intjlk)，並且估計第一責務循環控制時鐘信號移動至一 資料輸入/輸出接腳（DQ接腳）期間所產生之一延遲大小。 第一延遲模型單元1 4 0根據估測之延遲差以產生一第一補 償時鐘信號（iclkl)，並且輸出該第一補償時鐘信號至第一 直接相位檢知器1 5 0。 第一直接相位檢知器1 50接收外部時鐘信號（ext_clk)， 並比較外部時鐘信號（ext_clk)及第一補償時鐘信號（iclkl) ，以產生第一檢波信號。第一直接相位檢知器1 5 0輸出第 一檢波信號至延遲線路單元1 2 0。 第二延遲模型單元1 6 0接收第二責務循環控制時鐘信號 (intclk2’）並估計當第二責務循環控制時鐘信號移動至一 資料輸入/輸出接腳（DQ接腳）期間產生之延遲大小。第二 延遲模型單元1 6 0根據估測之延遲差，產生一第二補償時 -12- 1296171 鐘信號（iclk2)，並且將第二補償時鐘信號輸出至第二直接 相位檢知器1 7 0。 第二直接相位檢知器170接收外部時鐘信號（ext-clk) ’ 並比較外部時鐘信號（ext — clk)及第二補償時鐘信號（iclk2) ，以產生第二檢波信號。第二直接相位檢知器1 7 0將第二 檢波信號輸出至延遲線路單元1 2 0。 第1 B圖顯示依本發明之一最佳實施例之另一種責務循 環誤差控制器。參照第1 B圖，責務循環誤差控制器包含 一第一相位混合器1 3 3 ’，一第二相位混合器1 3 4以及一混 合器控制器1 3 2 f。第一相位混合器創造第一責務循環控制 時鐘信號（i n t _ c 1 k )，其作法是將來自於混合器控制器1 3 2 f 之加權値k加至第一延遲內部時鐘信號intclkl，並且將差 値1 -k加至第二延遲內部時鐘信號intclk2。上述有關於第 1 B圖之責務循環誤差控制器之操作與第1 A圖之責務循環 誤差控制器相比係僅有之差異，第1 B圖有關於責務循環 誤差控制器之其他操作則與第1 A圖中之責務循環誤差控 制器相同。雖然上述之差異是發生在第1B圖中之責務循 環誤差控制器，但是設備在使用第1 A圖及第1 B圖之責務 循環誤差控制器所獲結果將一致。第2圖係一時序圖，說 明了依據本發明之最佳實施例之數位式延遲閉鎖迴路裝置 用於校正責務循環週期之有關操作，茲詳細說明如下。 首先，若一外部時鐘信號（ext —elk)係經由一緩衝器1 10 輸入，該緩衝器將輸出一第一內部時鐘信號。一延遲單元 120藉延遲內部時鐘信號而產生一第一及第二延遲內部時 -13- 1296171 ·. 鐘信號（intclkl及intclk2)。如第2圖所示’第一延遲內部 - 時鐘信號（i n t c 1 k 1 )之一上升緣之相位相等於第二延遲內部 時鐘信號（int cl k2)之一上升緣之相位，但是第一延遲內部 時鐘信號（intclkl)之一下降緣之相位可能會與第二延遲內 部時鐘信號（intclk2)不同，因而導致責務循環偏移。第一 延遲內部時鐘信號（intclkl)係輸入於一第一相位檢知器131 ，且該第一相位檢知器1 3 1檢測第一延遲內部時鐘信號 (intclkl)及第二延遲內部時鐘信號（int cl k2)之間的相位差 。一混合器控制器1 3 2接收該相位差，並且根據相位差以 ® 產生一加權値（k )，用於位移第一延遲內部時鐘信號及第二 延遲內部時鐘信號之下降緣。亦即，加權値（k)係受控於移 動intclkl及intclk2之兩個下降緣至一點Μ，即intclkl 及int cl k2之兩個下降緣之中間。參照第2圖，可知第二延 遲內部時鐘信號（intclk2)需要更多的加權値，且比第一延 遲內部時鐘信號（i n t c 1 k 1 )爲多，以補償i n t c 1 k 1及i n t c 1 k 2 之兩下降緣間之相位差。於第2圖所示之情況，第二延遲 φ 內部時鐘信號（intclk2)所獲之加權値一般爲超過〇.5，且該 加權値之實際大小可依模擬而獲得。 加權値（k)之大小設定爲始初値〇，且逐漸遞增，從一第 一補償時鐘信號（i c 1 k 1 )及一第二補償時鐘信號（i c 1 k 2 )之上 升緣相位彼此匹配之時，直至外部時鐘信號（ext_c lk)之一 上升緣。任何時刻當加權値（k)增加時，自一第一相位混合 器1 3 3輸出之第一責務循環控制時鐘信號（i n t _ c丨k )之下降 緣即逐漸移動位置到達點Μ，且自一第二相位混合器1 3 4 -14- 1296171 輸出之第二責務循環控制時鐘信號（intclk2，）之下降緣亦 ' 位移至逐漸到達點]V[。依上述之操作，第一責務循環控制 時鐘信號即成爲〜具有5 0 %責務循環週期之內部時鐘信號 。第二責務循環控制時鐘信號（int C1 k2·)係用於產生第二延 遲內部時鐘信號（intclk2)。 如上所述，爲達到使第一及第二相位混合器1 3 3及1 3 4 之intclkl及intclk2之下降緣位移之目的，大於0.5之加 權値需加於intclk2。若第二延遲內部時鐘信號（intclk2)之 下降緣前面有第~延遲內部時鐘信號（intclki)之上升緣先 鲁 行，則第一相位混合器1 3 3之加權値（k)可設定爲〇 · 6，而 第二相位混合器1 3 4之加權値（k)可設定爲〇 . 4。於上述情 況中，加權値〇 . 6係加於第二延遲內部時鐘信號（i n t c丨k 2 ) 之一輸入’且加權値〇 · 4 (等於1 - 0.6 )係加於第一相位混合 器1 3 3中之第一延遲內部時鐘信號（i n t c丨k〗）。無疑問地， 於第二相位混合器1 3 4之中，加權値〇 · 4加於第一延遲內 部時鐘信號（i n t c 1 k 1 )之一輸入，且加權値〇 · 6 (等於1 _ 〇 · 4 ) φ 加於第二延遲內部時鐘信號（i n t c 1 k 2 )。於上述情形中，由 於intclkl及intclk2之上升緣具有相同之相位，故intclkl 及intclk2之上升緣未經補償。然而，若intcikl及intclk2 之上升緣不同，則此二者將予以補償以匹配該二下降緣。 因此，若與一延遲線路之突起物相比較，整個突起物可減 至一半。 第3圖係一方塊圖，說明依本發明之另一實施例，用於 校正一責務循環週期之一數位式延遲閉鎖迴路裝置，此一 -15- 1296171 數位式延遲閉鎖迴路裝置包含一緩衝器3 1 Ο、一延遲線路 單元3 2 0、一責務循環誤差控制器3 3 0、一第一延遲模型單 元3 4 0、一第一直接相位檢知器3 5 0、一第二延遲模型單元 3 6 0及一第二直接相位檢知器3 7 0。 緩衝器310接收一外部時鐘信號（ext_clk)，並且產生一 第一內部時鐘信號，該信號於時脈之邊緣處受激勵。第一 內部時鐘信號輸入於延遲線路單元1 2 0。 延遲線路單元3 2 0接收第一內部時鐘信號，並由第一及 第二直接相位檢知器3 5 0及3 7 0接收一第一及第二檢波信 號。延遲線路單元3 2 0依據第一及第二檢波信號，延遲第 一內部時鐘信號，然後再輸出一第一延遲內部時鐘信號 (intclkl)及一第二延遲內部時鐘信號（intclk2)至責務循環 誤差控制器3 3 0。 延遲線路單元3 2 0包含一第三控制器32 1、一第一移位 暫存器3 2 2、一第三延遲線路3 2 3、一第四控制器3 2 4、-第二移位暫存器3 2 5及一第四延遲線路3 2 6。 第三控制器3 2 1產生一第一移位信號，用於根據來自於 第一直接相位檢知器3 5 0之第一檢波信號，以控制第一內 部時鐘信號之延遲大小。第一移位信號將輸出至第一移位 暫存器3 2 2。 第一移位暫存器322接收第一移位信號，並且產生一第 三控制信號，用於控制一延遲大小，藉移動一輸出信號向 左或向右而完成。第三控制信號將輸出至第三延遲線路 -16- 1296171 第三延遲線路3 2 3接收來自於第一移位暫存器3 2 2之第 三控制信號，以及來自於緩衝器3 1 0之第一內部時鐘輸入 信號。第三延遲線路3 2 3產生一第一延遲內部時鐘信號 (intclkl) ’其做法係依據第三控制信號以延遲第一內部時 鐘信號，並且將第一延遲內部時鐘信號（i n t c 1 k 1 )輸出至責 務循環誤差控制單元3 3 0。換句話說，第三延遲線路3 2 3 包含一具有複數個單元延遲細胞元且彼此依序連接之元件 。延遲大小係受控於第一內部時鐘信號通過一預定數目之 單元延遲細胞元，其中預定數目之單元延遲細胞元係由第 一移位暫存器3 2 2輸出之第三控制信號而決定並受其控制。 第四控制器3 2 4產生一第二移位信號，用於依據來自於 第二直接相位檢知器3 7 0之第二檢波信號，以控制一延遲 大小。第二移位信號輸出至第二移位暫存器3 2 5。. 第二移位暫存器3 2 5接收第二移位信號，並且產生一第 四控制信號，用於控制一延遲大小，其係依據第二移位信 號以移動輸出信號向左或向右。第四控制信號輸出至第四 延遲線路3 2 6。 第四延遲線路3 2 6接收第四控制信號以及來自於緩衝器 3 1 〇之第一內部時鐘信號。第四延遲線路3 2 6產生一第二 延遲內部時鐘信號，其係依據第四控制信號以延遲該第一 內部時鐘信號。第二延遲內部時鐘信號於產生之後即加以 反相。一第二反相之延遲內部時鐘信號（i n t c 1 k 2 )即輸出至 責務循環誤差控制器3 3 0。亦即，第四延遲線路3 2 6具有 一元件係由複數個單元延遲細胞元依序連接而成。延遲大 -17- 1296171 小係受控於該時鐘輸入信號通過一預定數目之單元延遲細 胞元，其中預定數目之單元延遲細胞元係由第二移位暫存 器3 2 5輸出之第四控制信號而決定，並受其控制。 貝務循运誤差控制益3 3 0包含一第一相位檢知器3 3 1、 一混合器控制器3 3 2、一第一相位混合器3 3 3、以及一第二 相位混合器3 3 4。 責務循環誤差控制器3 3 0接收來自於延遲線路單元3 2 〇 之intclkl及intclk2，並且產生一第一責務循環控制時鐘 信號（int-clk)及一第二責務循環控制時鐘信號（intclk2，）， 其係藉位移intclkl及intclk2之下降緣而完成。第一責務 循環控制時鐘信號（int_clk)輸出至第一延遲模型單元340 ，第二責務循環控制時鐘信號（intclk2’）則輸出至第二延遲 模型單元3 6 0。第一責務循環控制時鐘信號（i n t _ c 1 k)亦輸 出至本發明之延遲閉鎖迴路裝置，以作爲一記憶體系統之 一內部時鐘信號，該系統包含本發明之延遲閉鎖迴路裝置。 intclkl及intclk2經過反相後，輸入至第一相位檢知器 331。第一相位檢知器331選擇一具有intclkl及intclk2 之間的前行下降緣者，並且產生一相位檢波信號。該相位 檢波信號輸出至混合器控制器3 3 2。 混合器控制器3 3 2接收相位檢波信號，並決定一加權値 k，其係依據相位檢波信號而內含i n t c 1 k 1及i n t c 1 k 2之兩 下降緣之差。加權値k輸出至第一及第二相位混合器3 3 3 及 3 3 4。 第一相位混合器3 3 3接收加權値k、intclkl及intclk2。第 1296171 一相位混合器3 3 3計算一差額’其係等於1 - k。將此差額 加至第一內部時鐘信號（intclkl) ’並將加權値k加至第二 內部時鐘信號（i n t c 1 k 2 )，第一相位混合器3 3 3將會產生一 第一責務循環控制時鐘信號（int-c lk)。該第一責務循環控 制時鐘信號i n t _ c 1 k輸出至第一延遲模型單元1 4 0。 第二相位混合器3 3 4接收加權値k，並且計算1 -k所得 之一差値。第二相位混合器3 3 4依此產生一第二責務循環 控制時鐘信號（intclk2’），其係藉將加權値k加至第一時鐘 信號i π t c 1 k 1，以及將差値加至弟一《時纟里丨g號intclk2。弟 二相位混合器3 3 4將第二責務循環控制時鐘信號（intclk2’） 輸出至第二延遲模型單元160。 第一延遲模型單元3 4 0接收第一責務循環控制時鐘信號 (int_c lk)，並且估計第一責務循環控制時鐘信號移動至一 資料輸入/輸出接腳（DQ接腳）期間所產生之延遲大小。第 一延遲模型單元340依據估計之延遲差’以產生一第一補 償時鐘信號（i c 1 k 1 )，並且將第一補償時鐘信號輸出至第一 直接相位檢知器3 5 0。 第一直接相位檢知器3 5 0接收外部時鐘信號（ext —elk) ’ 並且產生第一檢波信號，其係藉比較外部時鐘信號（ext-clk) 與第一補償時鐘信號（i elk 1)而得。第一直接相位檢知器 3 5 0將第一檢波信號輸出至延遲線路單元3 2 0 ° 第二延遲模型單元3 6 0接收第二責務循環控制時鐘信號 (intclk2，），並且估測於第二責務循環控制時鐘信號移動至 一資料輸入/輸出接腳（DQ接腳）期間所產生之一延遲大小。 1296171 第二延遲模型單元360根據該估計之延遲差，以產生一第 二補償時鐘信號（i cl k2)，並且將第二補償時鐘信號輸出至 第二直接相位檢知器3 7 0。 第二直接相位檢知器3 7 0接收外部時鐘信號（ex t_c lk)， 並藉比較外部時鐘信號（extlk)與第二補償時鐘信號 (iclk2)，以產生第二檢波信號。第二直接相位檢知器370 輸出該第二檢波信號至延遲線路單元3 2 0。 第4圖係一方塊圖，顯示根據本發明第3圖中之第三及 第四延遲線路3 2 3及3 2 6。第三及第四延遲線路3 2 3及3 2 6 包含一粗調延遲線路4 0 1及一第三相位混合器4 0 2。 粗調延遲線路4 0 1包含兩條線路，且各由複數個單元延 遲細胞元依序連接而成。粗調延遲線路4 0 1接收第一內部 時鐘信號，且第一內部時鐘信號分別輸入至兩條由複數個 單元延遲細胞元構成之線路，因此成爲一第一混合器輸入 信號及一第二混合器輸入信號。第一及第二混合器輸入信 號分別通過一預定數目之已激勵的單元延遲細胞元，該數 目由來自於第一移位暫存器3 2 2之控制信號而定。因此， 第一及第二混合器輸入信號將會依受激勵之單元延遲細胞 元之數目而有不同的延遲。第一及第二混合器輸入信號則 輸出至第三相位混合器4 0 2。 第三相位混合器4 0 2接收來自於粗調延遲線路4 0 1之第 一及第二混合器輸入信號，並且依據來自於第三及第四控 制裝置3 2 1及3 2 4之控制信號，用於微調該二混合器輸入 信號之延遲大小。 -20- 1296171 第5圖係一方塊圖，說明依據本發明之另一最佳實施例 ，用於校正一責務循環週期之一數位式延遲閉鎖迴路裝置 。該數位式延遲閉鎖迴路裝置包含一緩衝器5 1 0、一延遲 線路單元5 2 0、一責務循環誤差控制器5 3 0、一第一延遲模 型單元5 4 0、一第一直接相位檢知器5 5 0、一第二延遲模型 單元5 6 0及一第二直接相位檢知器5 7 0。 緩衝器51〇接收一外部時鐘信號（extj lk)，並且產生一 第一內部時鐘信號，並於時鐘邊緣處激勵。第一內部時鐘 信號輸入至延遲線路單元5 2 0。 延遲線路單元5 20接收來自於緩衝器5 1 0之第一內部時 鐘信號，來自於第一直接相位檢知器5 5 0之一第一檢波信 號以及來自於第二直接相位檢知器5 7 0之一第二檢波信號 。延遲線路單元5 2 0根據檢波信號而延遲該第一內部時鐘 信號，並且輸出一第一延遲內部時鐘信號（intclkl)及一第 二延遲內部時鐘信號（intclk2)至責務循環誤差控制器5 3 0。 延遲線路單元5 2 0包含複數個延遲細胞元5 2 1、一第五 控制器522、一第一信號產生器523、一第六控制器524 及一第二信號產生器525。 複數個延遲細胞元5 2 1接收第一內部時鐘信號。第一內 部時鐘信號通過複數個延遲單元細胞元5 2 1之各細胞元後 ，即轉變成爲複數個相位延遲信號。複數個相位延遲信號 之各信號皆有一延遲差値，其大小爲一單元延遲細胞元之 延遲大小。該複數個相位延遲信號輸出至第一及第二信號 產生器5 2 3及5 2 5。 -21- 1296171 第五控制器5 2 2產生一第五控制信號，用於依來自於第 一直接相位檢知器5 5 0之檢波信號，以控制一延遲大小。 第五控制信號即輸出至第一信號產生器5 2 3。 第一信號產生器5 2 3接收第五控制信號及來自於複數個 延遲細胞元5 2 1之複數個相位延遲信號。根據第五控制信 號，該第一信號產生器5 2 3選擇二相鄰之相位延遲信號， 其具有之一延遲大小，根據第五控制信號，爲一延遲單元 細胞元。第一信號產生器5 2 3藉調整該二相鄰之相位延遲 信號，以產生一第一延遲內部時鐘信號（i n t c 1 k 1 )，並且將 第一延遲內部時鐘信號（intclkl)輸出至責務循環誤差控制 器 5 3 0。 第六控制器5 24產生一第六控制信號，用於依據來自於 第二直接相位檢知器5 7 0之第二檢波信號，以控制一延遲 大小。第六控制信號即輸出至第二信號產生器5 2 5。 第二信號產生器5 2 5接收第六控制信號，以及來自於複 數個延遲細胞單元5 2 1之複數個相位延遲信號。根據第六 控制信號，第二信號產生器5 2 5選擇二相鄰之相位延遲信 號，其具有之延遲差値爲一延遲單元細胞元之大小。該二 相鄰之相位延遲信號經調整及反相後，用於產生第二延遲 內部時鐘信號（intclk2)。第二延遲內部時鐘信號（intclk2) 即輸出至責務循環誤差控制器5 3 0。 責務循環誤差控制器5 3 0包含一第一相位檢知器5 3 1、 一混合器控制器5 3 2、一第一相位混合器5 3 3及一第二相 位混合器5 3 4。 -22- 1296171 責務循環誤差控制器5 3 0接收來自於延遲線路單元5 2 〇 之intclkl及intclk2，並且產生一第一責務循環控制時鐘 信號（int_clk)及一第二責務循環控制時鐘信號（intclk2)， 其方法係藉移動i n t c 1 k 1及i n t c 1 k 2之下降緣。第一責務循 環控制時鐘信號（i n t __ c 1 k )輸出至第一延遲模型單元5 4 〇， 第二責務循環控制 '時鐘信號（i n t c 1 k 2 J輸出至第二延遲模 型單元5 6 0。第一責務循環控制時鐘信號（丨n t — c丨k )亦輸出 至本發明之延遲閉鎖迴路裝置，作爲一記憶體系統之一內 部時鐘信號，該系統包含本發明之延遲閉鎖迴路裝置。 i n t c 1 k 1及i n t c 1 k 2經過反相後，輸入至第一相位檢知器 531。第一相位檢知器531於intclkl及intclk2之中選擇 一具有前導下降緣者，並且產生一相位檢波信號。相位檢 波信號即輸出至混合器控制器5 3 2。 混合器控制器5 3 2接收相位檢波信號並決定一加權値k ，其係依該相位檢波信號而內含兩下降緣，i n t c 1 k 1及 intclk2,之差。加權値k輸出至第一及第二相位混合器533 及 5 3 4。 第一相位混合器5 3 3接收加權値k，i n t c 1 k 1及i n t c 1 k 2 。第一相位混合器5 3 3計算1減去加權値k之一差値。將 該差値加至第一內部時鐘信號（intclkl)，以及將加權値k 加至第二內部時鐘信號（intclk2)，因此第一相位混合器533 即產生一第一責務循環控制時鐘信號（int_c lk)。該第一責 務循環控制時鐘信號int_clk即輸出至第一延遲模型單元 -23- 1296171 第二相位混合器5 3 4接收加權値k，並且計算1減去加 權値k之一差値。第二相位混合器5 3 4產生一第二責務循 環控制時鐘信號（intclk2’），其作法是將加權値k加至第一 時鐘信號intclkl，以及將該差値加至第二時鐘信號intclk2 。第二相位混合器5 3 4將第二控制時鐘信號（intclk2’）輸出 至第二延遲模型單元560。 第一延遲模型單元5 4 0接收第一責務循環控制時鐘信號 (int_c lk)，並且估測第一責務循環控制時鐘信號移動至一 資料輸入/輸出接腳（DQ接腳）期間所產生之一延遲大小。 第一延遲模型單元5 4 0根據該估測之延遲差，以產生一第 一補償時鐘信號（iclkl)，並將該第一補償時鐘信號輸出至 第一直接相位檢知器5 5 0。 第一直接相位檢知器5 5 0接收外部時鐘信號（ex t_clk)， 並且藉由比較外部時鐘信號（ex t_clk)與第一補償時鐘信號 (i c 1 k 1 )，因而產生第一檢波信號。第一直接相位檢知器5 5 0 將該第一檢波信號輸出至延遲線路單元5 2 0。 第二延遲模型單元5 6 0接收第二責務循環控制時鐘信號 (intclk2’），並且估測第二責務循環控制時鐘信號移動至一 資料輸入/輸出接腳（DQ接腳）期間所產生之一延遲大小。 第二延遲模型單元5 6 0根據該估測之延遲差，因而產生一 第二補償時鐘信號（i c 1 k 2 )，並且將該第二補償時鐘信號輸 出至第二直接相位檢知器5 7 0。 第二直接相位檢知器5 7 0接收外部時鐘信號（ext _ elk)， 並且藉由比較外部時鐘信號（ex t_clk)與第二補償時鐘信號 -24- 1296171 (iclk2)，因而產生第二檢波信號。第二直接相位檢知器570 即將該第二檢波信號輸出至延遲線路單元5 2 0。 第6圖係一方塊圖，顯示根據本發明，第5圖中之第一 及第二信號產生器523及525。第一及第二信號產生器523 及525包含一多工器601及一第四相位混合器602。 多工器6 0 1接收複數個相位延遲信號，並且根據來自於 第五及第六控制器5 22及5 2 4之一控制信號，選擇其中二 相鄰之相位延遲信號，其具有之延遲差達於一單元延遲細 胞元者。該二相鄰信號輸出至第四相位混合器6 0 2，作爲 一第一混合器輸入信號及一第二混合器輸入信號。 第四相位混合器602接收來自於多工器601之第一及第 二混合器輸入信號，並且根據來自於第五及第六控制器. 5 2 2及5 2 4之控制信號，微調延遲大小。 第7圖係一方塊圖，說明根據本發明之又一實施例，用 於校正一責務循環週期之一數位式延遲閉鎖迴路裝置。該 數位式延遲閉鎖迴路裝置包含一緩衝器7 1 〇、一延遲線路 單元720、一責務循環誤差控制器730、一第一延遲模型單 元740、一第一直接相位檢知器750、一第二延遲模型單元 7 6 0以及第二直接相位檢知器7 7 0。 緩衝器710接收一外部時鐘信號（ext_clk)，並且產生一 第一內部時鐘信號，於時鐘之一邊緣處受激勵。第一內部 時鐘信號輸入至延遲線路單元7 2 0。 延遲線路單元7 2 0接收第一內部時鐘信號，並且接收來 自於第一及第二直接相位檢知器750及770之一第一及第 -25- 1296171 二檢波信號。延遲線路單元7 2 0根據第一及第二檢波信號 ，延遲第一內部時鐘信號，而後再輸出一第一延遲內部時 鐘信號（intclkl)以及一第二延遲內部時鐘信號（intclk2)至 責務循環誤差控制器7 3 0。 延遲線路單元7 2 0包含一第一控制器7 2 1、一第一延遲 線路7 2 2、一第二控制器7 2 3以及一第二延遲線路7 2 4。 第一控制器7 2 1產生一第一控制信號，用於依據第一檢 波信號以控制一延遲大小，並且將第一控制信號輸出至第 一延遲線路7 2 2。 延遲線路7 2 2接收第一控制信號及第一內部時鐘信號。 第一內部時鐘信號係依據延遲線路72 2之中的第一控制信 號而受延遲。換言之，延遲線路7 2 2產生第一延遲內部時 鐘信號（intclkl)之方法是根據第一控制信號而延遲第一內 部時鐘信號。第一延遲內部時鐘信號intclkl輸出至責務循 環誤差控制器7 3 0。 第二控制器7 2 3產生一第二控制信號，用於根據第二檢 波信號以控制一延遲大小，而後輸出第二控制信號至第二 延遲線路7 2 4。 第二延遲線路72 4接收第二控制信號及第一內部時鐘信 號。第二延遲線路7 2 4根據第二控制信號以延遲第一內部 時鐘信號，藉由延遲第一內部時鐘信號，該第二延遲線路 7 24即產生一第二延遲內部時鐘信號。第二延遲內部時鐘 信號經由反相，然後一反相後之第二延遲內部時鐘信號 (intclk2)即輸出至責務循環誤差控制器7 3 0。 1296171 責務循環誤差控制器7 3 0接收來自於延遲線路單元72 〇 之intclkl及intclk2 ’並且產生一第一及第二責務循環修 正之時鐘信號（int_clk及intclk2’）’其作法是將Utclkl及 intclk2之下降緣移動使其匹配。第一責務循環修正之時鐘 信號（int —elk)輸出至第一延遲模型單元74〇，且第二青務 循環修正之時鐘信號（intclk2·)輸出至第二延遲模型單元 7 6 0。第一責務循環控制時鐘信號（int —clk)亦輸出至本發明 之數位式延遲閉鎖迴路裝置’作爲一記憶體系統之—內部 時鐘信號，該系統包含本發明之延遲閉鎖@ _胃。 責務循環誤差控制器7 3 0包含一第一相位混合器7 3 i、 一第二相位混合器7 3 2、一第一相位檢知器7 3 3以及一混 合器控制器7 3 4。 第一相位混合器7 3 1接收加權値（k)，並且將1減去該加 權値所得之値加至第一延遲內部時鐘信號（i n t c i k i )。第— 相位混合器73 1亦將加權値（k)加至第二延遲內部時鐘信號 (intclk2)。因此，第一相位混合器731產生~第一責務循 環控制時鐘信號（int — clk)，並且將第一責務循環控制時鐘 信號（int_clk)輸出至第一延遲模型單元740。 第二相位混合器7 3 2接收一加權値（k)。該加權値（k)加 至第一延遲內部時鐘信號（i n t c 1 k 1 )，且1減去加權値所得 之値加於第二延遲內部時鐘信號（i n t c 1 k 2 )。因此，第二相 位混合器7 3 2產生一第二責務循環控制時鐘信號，並且將 此一第二責務循環控制時鐘信號（in t c 1 k 2 ’）輸出至第二延 遲模型單元7 6 0。 1296171 第一責務循環控制時鐘信號（int_clk)以及第二責務循環 控制時鐘信號（intclk2’）經過反相後，即輸入至第一相位檢 知器7 3 3。根據第一及第二責務循環控制時鐘信號，第一 相位檢知器7 3 3能產生一相位檢測信號，顯示在第一責務 循環控制時鐘信號（int_c lk)及第二責務循環控制時鐘信號 (intclk2’）之下降緣之間具有一前行下降緣者。第一相位檢 知器7 3 3將相位檢測信號即輸出至混合器控制器7 3 4。 混合器控制器7 3 4根據相檢測信號以計算一加權値（k) ，並且輸出此一加權値（k)至第一相位混合器73 1及第二相 位混合器7 3 2。混合器控制器7 3 4將連續控制加權値（k)， 直到i n t c 1 k 1及i n t c 1 k 2之二下降緣彼此匹配。 第一延遲模型單元7 4 0接收第一責務循環控制時鐘信號 (int_c lk)，並且估計第一責務循環控制時鐘信號移動至一 資料輸入/輸出接腳（DQ接腳）期間所產生之一延遲大小。 第一延遲模型單元740根據估計之延遲差，以產生一第一 補償時鐘信號（i c 1 k 1 )，並且將第一補償時鐘信號輸出至第 一直接相位檢知器7 5 0。 第一直接相位檢知器750接收外部時鐘信號（ext_„Clk)， 並且比較外部時鐘信號（ext_clk)與第一補償時鐘信號 (i c 1 k 1 )以產生第一檢波信號。第一直接相位檢知器7 5 0將 第一檢波信號輸出至延遲線路單元7 2 0。 第二延遲模型單元7 6 0接收第二責務循環控制時鐘信號 (i n t c 1 k 2 〇，並且估計第二責務循環控制時鐘信號移動至一 資料輸入/輸出接腳（DQ接腳）期間所產生之一延遲大小。 1296171 第二延遲模型單元7 6 0。根據估計之延遲差，以產生一第 ， 二補償時鐘信號（ielk2)，並且將第二補償時鐘信號輸出至 第二直接相位檢知器7 7 0。 第二直接相位檢知器7 7 0接收外部時鐘信號（e X t — c 1 k )， 並且藉比較外部時鐘信號（ext —elk)與第二補償時鐘信號 (iclk2)，以產生第二檢波信號。第二直接相位檢知器770 將第二檢波信號輸出至延遲線路單元7 2 0。 第8 A圖及第8 B圖係顯示一相位混合器之方塊圖，而第 8 C圖則是解釋第8 A圖中之相位混合器操作之一電路圖。 ® 第8A圖之相位混合器被使用於第4圖及第6圖之第三及 第四相位混合器402及602。相位混合器詳細說明如下。 第三及第四相位混合器自第6圖之多工器601及第4圖 之粗調延遲線路4 0 1接收二延遲時鐘信號，作爲一第一混 合器輸入信號及一第二混合器輸入信號。請參照第4圖， 第一內部時鐘信號輸入於粗調延遲線路4 0 1，並且通過單 元延遲細胞元之二分離線路。單元延遲細胞元之二分離線 φ 路能產生二延遲時鐘信號。此二延遲時鐘信號具有一延遲 差，並且輸入至第三相位混合器402。就第四相位混合器 602而言，相位延遲時鐘信號輸入至多工器601。此一多工 器選擇二相鄰時鐘信號具有一延遲差達一延遲單元細胞元 之延遲大小者。此二相鄰時鐘信號輸入至第四相位混合器 _ 6 02，作爲第一混合器輸入信號及第二混合器輸入信號。 請參照第8 A圖，相位混合器包含複數個第一混合細胞 元8 0 1及複數個第二混合細胞元8 0 2。 -29- 1296171 複數個第一混合細胞元8 Ο 1接收來自於控制器3 2 1、3 2 4 、5 22、5 2 4之控制信號到達於一第一輸入端S，並且接收 一第一混合器輸入信號X 1到達於第二輸入端IN。當控制 信號爲低態時，複數個第一混合細胞元8 0 1即輸出一高阻 抗信號，且當控制信號爲高態時，複數個第一混合細胞元 8 0 1即將第一混合器輸入信號反相，並且輸出一反相之第 一混合器輸入信號X 1。 複數個第二混合細胞元8 02接收來自於控制器3 2 1、3 24 、5 22、5 2 4之控制信號至一第一輸入端S，並且接收一第 二混合器輸入信號X2至其第二輸入端IN。當控制信號爲 高態時，複數個第二混合細胞元8 0 2輸出一高阻抗信號， 而當控制信號爲低態時，複數個第二混合細胞元8 0 2即將 第二混合器輸入信號X2加以反相，並且輸出反相之第二 混合器輸入信號X2。 二組複數個混合細胞元8 0 1及8 0 2接收二組信號X 1及 X2，且具有不同之延遲，而後再輸出已選擇之混合器輸入 信號，根據對於責務循環誤差控制器3 3 0或5 3 0之控制信 號，其具有二組信號X 1及X2之中間相位。選定之混合器 輸入信號之相位可由控制信號而受控爲二組信號X 1及X 2 之間的任一相位。 第8 B圖係一詳細圖，顯示根據本發明之第8 A圖中之一 混合細胞元。 請參照第8 B圖，複數個第一及第二混合細胞元8 0 1及 802包含一第一 PMOS電晶體P1、第二PMOS電晶體P2、 1296171 一第一 NMOS電晶體N1及一第二NMOS電晶體N2。 ' 第一 Ρ Μ 0 S電晶體P 1包含一源極埠與一閘極埠。源極埠 耦合至一電壓源’且第一及第二混合器輸入信號之一被接 收於閘極埠。 ‘ 第二P Μ 0 S電晶體P 2包含一源極埠、一汲極捧及一閘極 璋。第二PMOS電晶體Ρ2之源極璋耦合至第一 PM〇s電晶 體P 1之一汲極埠，其汲極埠則耦合至一輸出埠〇 U τ。閘 極埠藉反相控制信號而接收一反相之控制信號（s b)。 第一 NMOS電晶體N1包含一源極埠及一閘極埠。源極 · 埠耦合至一接地，而第一及第二混合器輸入信號之一信號 則輸入至閘極埠。 第二N Μ 0 S電晶體N 2包含一源極璋、一汲極埠及一閘極 埠。源極埤耦合至第一 NMOS電晶體Ν 1之汲極璋，控制信 號（s)被接收於閘極埠，且汲極埠耦合至一輸出埠out。 第8C圖係說明依據本發明，第4圖及第6圖之相位混 合器402及602操作圖示。相位混合器接收第一混合器輸 · 入信號X 1及第二混合器輸入信號X2，並且輸出一時鐘信 號Y，其具有第一及第二混合器輸入信號之中間相位。換 句話說，相位混合器精細地切割X 1與X2之間的相位，並 且輸出之一信號係具有精細分割相位之中的一個相位，根 據本發明，該相位係在X 1與X2之相位之間。 第9A圖及第9B圖係一流程圖，依據本發明之最佳實施 例，該流程圖係說明用於校正一數位式延遲閉鎖迴路裝置 之責務循環週期的一種方法。詳細說明如下。 -3 1- 1296171 首先，一第一直接相位檢知器1 5 0及一第二直接相位檢 ^ 知器170判斷一外部時鐘信號（ex t_c lk)，一第一補償時鐘 信號（iclkl)或一第二補償時鐘信號（iclk2)於步驟901是否 匹配。如果匹配，則進入步驟9 0 3，如果不匹配，則一延 遲線路單元1 2 0於步驟9 0 2中將會控制一延遲大小，然後 本方法進入步驟9 0 1。 再者，一第一相位檢知器1 3 1接收一第一延遲內部時鐘 信號（intclkl)及一第二延遲內部時鐘信號（intclk2)，並且 於步驟903選擇具有一 intclkl及intclk2之前行下降緣者 · 。一大於〇 · 5之値加於選擇之信號作爲一加權値，且一小 於0.5之値加於intclkl及intclk2中未選擇者，此一步驟 爲 904。 於步驟9 0 5，一第二相位檢知器接收一第一責務循環控 制時鐘信號（int_clk)及一第二責務循環控制時鐘信號 (intClk2’），並且判斷該二接收信號之下降緣是否匹配。若 是匹配，則本方法結束，若不匹配，則一大於〇 · 5之加權 値將會加至在第一責務循環控制時鐘信號（in^c lk)以及第 二責務循環控制時鐘信號（int cl k2’）之間具有一前行下降 緣之信號，同時一小於〇 . 5之加權値將會加至在第一責務 循環控制時鐘信號（int_clk)以及第二責務循環控制時鐘信 號（intclk2’）之間具有後隨下降緣之一信號，此一步驟列於 _ 9 〇 6。將適當値加至相關信號以後，本方法之一處理步驟回 到步驟9 0 5以判斷下降緣是否匹配。 如上所述，本方法可以藉使用相位混合器以校正責務循 -32- 1296171 環誤差，並且產生一具有5 Ο %責務循環週期之內部時鐘信 號。 雖然本發明已以最佳實施例揭露如上，然而任何熟習此 技藝者，在不脫離本發明之範圍內，當可作各種改變與修 飾，因此，本發明之範圍當視後附之申請專利範圍所界定 者爲準。 5.圖式簡單說明 本發明之前述及其他目的與特徵將透過最佳實施例之說 明並配合以下附圖而更爲淸楚，其中： 第1 Α圖及第1 Β圖係方塊圖，用於說明根據本發明之一 最佳實施例，用於校正一責務循環週期之數位式延遲閉鎖 迴路裝置； 第2圖係一時序圖，說明根據本發明最佳實施例，用於 校正責務循環週期之數位式延遲閉鎖迴路裝置之操作； 第3圖係說明根據本發明另一實施例，用於校正一責務 循環週期之一數位式延遲閉鎖迴路裝置； 第4圖係一方塊圖，顯示根據本發明之第3圖中之延遲 線路3 2 3及3 2 6 ; 第5圖係一方塊圖，說明根據本發明之又一最佳實施例 ，用於校正責務循環週期之一數位式延遲閉鎖迴路裝置； 第6圖係一方塊圖，顯示根據本發明，於第5圖中之信 .號產生器5 2 3及5 2 4 ; 第7圖係一方塊圖，說明根據本發明之又一實施例，用 於校正一責務循環週期之一數位式延遲閉鎖迴路裝置； -33- 1296171 第8A 位混合！ 第8C 運作圖无 第9A 例，用ί 的方法| 主要部6 1 1 0,3 120.3 12 1 1 22 1 23 1 24 1 3 0,3 13 1,3 13 2,3 13 3,3 134.3 1 40,3 1 5 0,3 1 60,3 170.3 之代表符號說明 3 2 1 10 緩 衝 器 20 延 遲 線 路 單 元 第 一 控 制 器 第 一 延 遲 線 路 第 二 控 制 器 第 二 延 遲 線 路 30,530 責 務 循 rm 壞 誤 差 控 制 BH 益 31,531 第 一 相 位 檢 知 器 32,532 混 合 器 控 制 器 33,533 第 一 相 位 混 合 器 3 4,5 3 4 第 二 相 位 混 合 器 40 第 一 延 遲 模 型 單 元 5 0,5 5 0 第 一 直 接 相 位 檢 知 益 60,560 第 二 延 遲 模 型 單 元 70,570 第 二 直 接 相 位 檢 知 器 第 二 控 制 器 圖及第8 Β圖係說明根據本發明，於第7圖中之相 ：； 圖係解釋根據本發明之最佳實施例之相位混合器 :以及 圖第9 Β圖係流程圖，說明根據本發明之最佳實施 •校正一數位式延遲閉鎖迴路裝置之責務循環週期

-34- 第一移位暫存器 第三延遲線路 第四控制器 第二移位暫存器 第四延遲線路 相位混合器 粗調延遲線路 緩衝器 延遲線路單元 延遲細胞元 第五控制器 第一信號產生器 第六控制器 第二信號產生器 責務循環誤差控制器 第一延遲模型單元 多工器 第四相位混合器 緩衝器 延遲線路單元 第一控制器 第一延遲線路 第二控制器 第二延遲線路 -35- 責務循環誤差控制器 第一相位混合器 第二相位混合器 第一相位檢知器 混合器控制器 第一延遲模型單元 第一直接相位檢知器 第二延遲模型單元 第二直接相位檢知器 第一混合細胞元 第二混合細胞元 -36-

Claims (1)

1. 衿曰修(更)正本 mw1 第911380〇4號「用於校正責務循環週期之數位式延遲閉 鎖迴路（DLL)裝置及其校正方法（一）」專利案 ~~_—— ----( 2 Ο Ο ό 年 1 1 月修正） 9& 11. 24 ^ 拾、申請專利範圍1年月曰#(意)玉本 1. 一種用於校正責務循環週期之數位式延遲閉鎖迴路裝置 ，包含： 一緩衝器，用於依序輸出一第一內部時鐘信號，藉接 收一外部時鐘信號，而於時鐘之一邊緣處激發； 一延遲線路單元，用於接收來自於緩衝器之第一內部 時鐘信號，一第一檢波信號及一第二檢波信號，同時輸 出一第一延遲內部時鐘信號及第二延遲內部時鐘信號， 其作法是依據第一及第二檢波信號以延遲第一內部時鐘 信號到達一預定之延遲時間； 一責務循環誤差控制器，用於接收第一及第二延遲內 部時鐘信號，並且輸出一第一責務循環控制時鐘信號及 第二責務循環控制時鐘信號，其作法係將第一及第二延 遲內部時鐘信號之匹配責務循環週期以修正責務循環誤 差； 一第一延遲模型單元，用於估計第一責務循環控制時 鐘信號移動至一資料輸入/輸出接腳（D Q接腳）期間所產 生之一延遲大小，同時藉估計之延遲大小以補償第一責 務循環控制時鐘信號，並輸出一第一補償時鐘信號； 一第一直接相位檢知器，用於接收外部時鐘信號，藉 比較外部時鐘信號與第一補償時鐘信號以產生一第一檢 1296171 波信號，並且輸出第一檢波信號至延遲線路單元； k 一第二延遲模型單元，用於估計第二責務循環控制時 鐘信號移動至資料輸入/輸出接腳（D Q接腳）期間所產生 之一延遲大小，並且依據所估計之延遲大小以補償第一 責務循環控制時鐘信號，以輸出一第二補償時鐘信號； 以及 一第二直接相位檢知器，用於藉比較外部時鐘信號及 第二補償時鐘信號以產生一第二檢波信號，並且輸出此 第二檢波信號。 2 .如申請專利範圍第1項所述之裝置，其中該延遲線路單 元包含： 一第一控制裝置，用於產生一第一控制信號，根據第 一檢波信號以控制一延遲大小； 一第一延遲線路，用於接收來自於緩衝器之第一控制 信號及第一內部時鐘信號，並且產生第一延遲內部時鐘 信號，其作法係將第一內部時鐘信號依第一控制信號而 φ 延遲一預定之延遲大小； 一第二控制裝罝，用於產生一第二控制信號，依據第 二檢波信號以控制一延遲大小；以及 一第二延遲線路，用於接收來自於緩衝器之第二控制 信號及第一內部時鐘信號，依據第二控制信號以延遲第 一內部時鐘信號，藉以產生一第二延遲內部時鐘信號， 以及對該延遲時鐘輸入信號反相以輸出該第二延遲內部 時鐘信號。 -2- 1296171 t 3 .如申請專利範圍第〗項所述之裝置，其中該責務循環誤 差控制器包含： 一第一相位檢知器，用於接收第一延遲內部時鐘信號 及第二延遲內部時鐘信號之一反相信號，並且產生一相 位檢測信號，其作法係選擇第一延遲內部時鐘信號及第 二延遲內部時鐘信號之下降緣中具有前行下降緣之一信 號； 一混合器控制器，用於根據相位檢測信號以決定複數 個加權値，並且輸出複數個加權値； 一第一相位混合器，藉接收加權値以產生一第一責務 循環控制時鐘信號，並且輸出第一責務循環控制時鐘信 號至第一延遲模型單元，其中，第一責務循環控制時鐘 is號之產生係藉將1減去加權値所得値加至第一延遲內 部時鐘信號，以及將加權値加至第二延遲內部時鐘信號 :以及 一第二相位混合器，用於產生一第二責務循環控制時 鐘信號，接收加權値以及輸出第二責務循環控制時鐘信 號，其中，第二責務循環控制時鐘信號之產生，係藉將 加權値加至第一時鐘信號，並且將1減去加權値之所得 値加至第二時鐘信號。 4 .如申請專利範圍第1項所述之裝置，其中該延遲線路單 元包含： 一第三控制裝置，用於產生一第一控制信號，能根據 第一檢波信號以控制一延遲大小，並且輸出此一產生之 1296171 第一控制信號； - 一第一移位暫存器，用於接收第一控制信號，並且輸 出第三控制信號，其產生之第三控制信號係控制一延遲 大小，而其作法是將該外部時鐘信號根據第一控制信號 而向右或向左移位； 一第三延遲線路，用於接收來自於緩衝器之第三控制 信號及外部時鐘信號，產生一第一內部延遲時鐘信號， 其作法是根據第三控制信號以將第一內部時鐘信號延遲 | ——預定之大小，以及將第一時鐘信號輸出至責務循環誤 差控制器； 一第四控制裝置，用於產生一第二控制信號以根據第二 檢波信號而控制一延遲大小’以及輸出第二控制信號； 一第二移位暫存器，用於接收第二控制信號’以及產 生一第四控制信號，藉向右或向左移位該外部時鐘信號 以控制延遲大小，並且輸出第四控制信號；以及 一第四延遲線路’用於接收第四控制信號’並且輸出 φ 第三控制信號，其產生之一第三控制信號係依據第一控 制信號而向右或向左移動外部時鐘信號’因而控制一延 遲大小。 5 .如申請專利範圍第4項所述之裝置，其中第三延遲線路 包含： _ 一粗調延遲線路’具有複數個單元延遲細胞元’彼此 依序連接以產生並輸出一第一混合器輸入信號及一第二 混合器輸入信號’其中’第一混合器輸入信號及第二混 -4- 1296171 合器輸入信號具有一延遲差，其大小爲粗調延遲線路中 之一單元延遲細胞元；以及 一第三相位混合器，用於接收來自於粗調延遲線路之 第一及第二混合器輸入信號，並且微調延遲大小。 6 .如申請專利範圍第4項所述之裝置，其中第四延遲線路 包含： 一粗調延遲線路，具有複數個單元延遲細胞元，彼此 依序連接，以產生並輸出一第一混合器輸入信號及第二 混合器輸入信號，其中，第一混合器輸入信號及第二混 合器輸入信號具有一延遲差，其大小爲粗調延遲線路中 之一單元延遲細胞元；及 一第三相位混合器，用於接收來自於粗調延遲線路之 第一及第二混合器輸入信號，並且微調延遲大小。 7 .如申請專利範圍第1項所述之裝置，其中該延遲線路單 元包含： 一第五控制裝置，用於產生一第五控制信號，以根據 第一檢波信號而控制一延遲大小； 複數個延遲細胞元，用於接收來自於緩衝器之第一內 部時鐘信號，並且產生複數個相位延遲信號，其作法是 將第一內部時鐘信號通過該複數個延遲細胞元； 一第一信號產生裝置，用於產生第一延遲內部時鐘信 號，其作法是在複數個相位延遲信號之中，選擇並調整 兩相鄰之相位延遲信號，且根據第五控制信號以完成上 述選擇及調整，然後輸出第一延遲內部時鐘信號至責務 1296171 ▲ 、 · 循環誤差控制器； - 一第六控制裝置，用於產生一第六控制信號，能根據 第二檢波信號以控制一延遲大小，以及用於輸出第六控 制信號；及 一第二信號產生裝置，用於產生第二延遲內部時鐘信 號，其作法是根據第六控制信號而於複數個相位延遲信 號之中，選擇並且調整二相鄰之相位延遲信號，然後輸 出第二延遲內部時鐘信號至責務循環誤差控制器。 8 .如申請專利範圍第7項所述之裝置，其中第一信號產生 裝置包含： 一多工器，用於接收複數個相位延遲信號，並且根據 第五控制信號而在複數個相位延遲信號之中，選擇二相 鄰之相位延遲信號，彼此具有一延遲差達於一單元延遲 細胞元；以及 一第四相位混合器，用於混合來自於多工器之二相鄰 之相位延遲信號，以產生第一延遲內部時鐘信號，其作 φ 法是將二相鄰之相位延遲信號之相位加以匹配，然後輸 出第一延遲內部時鐘信號。 9 .如申請專利範圍第7項所述之裝置，其中第二信號產生 裝置包含： 一多工器，用於接收複數個相位延遲信號，並且根據 第六控制信號而在複數個相位延遲信號之中，選擇二相 鄰之相位延遲信號，其具有一延遲差爲一單元延遲細胞 元；以及 -6- 1296171 一第四相位混合器，用於混合來自於多工器之二相鄰 之相位延遲信號，藉匹配二相鄰相位延遲信號之相位， 以產生第一延遲內部時鐘信號，然後輸出第一延遲內部 時鐘信號。 1 〇 .如申請專利範圍第1項所述之裝置，其中責務循環誤 差控制器包含Z 一第一相位檢知器，用於接收並反相第一延遲內部時 鐘信號及第二延遲內部時鐘信號，藉選擇第一延遲內部 時鐘信號及第二延遲內部時鐘信號之具有前行下降緣者 ，以產生一相位檢測信號； 一混合器控制器，用於根據輸入自第二相位檢知器之 相位檢測信號，以決定一加權値，並且輸出此一加權値 至第一相位混合器及第二相位混合器； 一第一相位混合器，用於接收加權値，並且產生第一 責務循環控制時鐘信號，其作法係藉將1減去加權値之 値加至第一延遲內部時鐘信號，以及將加權値加至第二 延遲內部時鐘信號；及 一第二相位混合器，用於接收加權値，並且產生第二 責務循環控制時鐘信號，其作法係藉將加權値加至第一 延遲內部時鐘信號，以及將1減去加權値之結果値加至 第二延遲內部時鐘信號。 1 1 .如申請專利範圍第5項所述之裝置，其中第三相位混 合器包含： 複數個第一混合細胞元，用於接收來自於第三控制裝 1296171 置或第四控制裝置之一控制信號至其中一輸入埠，以及 接收來自於粗調延遲線路之第一混合器輸入信號至另一 輸入埠，並且當控制信號爲低信號時，輸出一高阻抗信 號，另外當控制信號爲高電位信號時，輸出第一混合器 輸入信號； 複數個第二混合細胞元，用於接收來自於粗調延遲線 路之第二混合器輸入信號至其中一輸入埠，以及接收來 自於第三控制裝置或第四控制裝置之控制信號至另一輸 入瑋，並且當控制信號爲低態信號時，輸出一高阻抗信 號，否則即輸出第二混合器輸入信號；以及 一反相器，用於將複數個第一混合細胞元與複數個第 二混合細胞元之輸出信號根據控制信號使其加以反相， 並且輸出一反相之輸出信號至責務循環誤差控制裝置。 1 2 .如申請專利範圍第 8項所述之裝置，其中第四相位混 合器包含： 複數個第一混合細胞元，用於接收來自於第五控制裝 置或第六控制裝置之一控制信號至其中一輸入埠，以及 接收來自於多工器之第一混合器輸入信號至另一輸入埠 ，並且當控制信號爲低態信號時，輸出一高阻抗信號， 而當控制信號爲高態信號時，輸出第一混合器輸入信號 複數個第二混合細胞元，用於接收來自於多工器之第 二混合器輸入信號至其中一輸入埠，以及接收來自於第 五控制裝置或第六控制裝置之控制信號至另一輸入埠， 1296171 並且虽控制丨5 5虎爲低Sg fg號時’輸出—·高阻抗信號，否 則輸出第二混合器輸入信號；以及 一反相器，根據控制信號，將複數個第一混合細胞元 及複數個第二混合細胞元之輸出信號予以反相，並且輸 出一反相之輸出信號至責務循環誤差控制裝置。 1 3 ·如申請專利範圍第1 1項所述之裝置，其中第一混合細 胞元包含： 一第一 PMOS電晶體，具有一源極埠連接至一電壓源 ，其閘極埠係用於接收第一混合器輸入信號及第二混合 器輸入信號之一，且來自於粗調延遲線路以作爲一混合 器輸入信號； 一第二PMOS電晶體，具有一源極埠連接至第一 PMOS 電晶體之一汲極埠，一閘極埠接收控制信號之一反相信 號，以及一汲極埠連接至輸出埠； 一第一 NMOS電晶體，具有一源極璋連接至一接地， 以及一閘極璋接收混合器輸入信號；以及 一第二NMOS電晶體，具有一源極埠連接至第一 NMOS 電晶體之一汲極埠，一鬧極捧接收控制信號，以及一汲 極埠連接至輸出璋。 1 4 .如申請專利範圍第1 2項所述之裝置，其中第一混合細 胞元包含： 一第一 PMOS電晶體，具有一源極璋連接至一電壓源’ 一閘極埠用於接收來自於多工器之第一混合器輸入信號及 第二混合器輸入信號之一，作爲一混合器輸入信號； 1296171 一第二PMOS電晶體，具有 /句〜源極璋連接至第一 PM〇S 電晶體之一汲極埠，一閘極追m ^ β ^ , 辰 m ®辱用於接收控制信號之一反 相信號，以及一汲極埠連接窆輸出璋； -第-NM〇S電晶冑H源極土阜連接至一接地’ 以及-閘極埠用於接收來自於多工器之混合器輸入信號； 以及 第二NMOS電晶體， 源極璋連接至第一 N Μ 0 S 電晶體之一汲極埠，一閘極埠用於接收控制信號，以及 一汲極埠連接至輸出埠。 1 5 .如申請專利範圍第1 1項所述之裝置，其中第二混合細 胞元包含： 一第一 PMOS電晶體，具有〜源極埠連接至一電壓源 ，一閘極璋用於接收來自於粗調延遲線路之第一混合器 輸入信號及第二混合器輸入信號之一，作爲一混合器輸 入信號， _ 一第二PMOS電晶體，具有一源極瑋連接至第一 PMOS 電晶體之一汲極捧，一閘極埠用於接收控制信號之一反 相信號，以及一汲極埠連接至輸出埠； 一第一 NMOS電晶體，具有~源極卑連接至一接地， 以及一閘極埠用於接收混合器輸入信號；以及 一第二NMOS電晶體，具有一源極；t阜連接至第一 NMOS 電晶體之一汲極埠，一閘極埠用於接收控制信號，以及 一汲極埠連接至輸出埠。 1 6 .如申請專利範圍第1 2項所述之裝置，其中第二混合細 -10- 1296171 胞元包含： 一第一 PMOS電晶體，具有一源極埠連接至一電壓源 ，一閘極埠用於接收來自於多工器之第一混合器輸入信 號及第二混合器輸入信號之一，作爲一混合器輸入信號 一第二PMOS電晶體，具有一源極埠連接至第一 PMOS 電晶體之一汲極埠，一閘極埠用於接收控制信號之一反 相信號，以及一汲極埠連接至輸出埠； 一第一 NMOS電晶體，具有一源極ί阜連接至一接地， 以及一閘極埠用於接收來自於多工器之混合器輸入信號 :以及 一第二NMOS電晶體，具有一源極埠連接至第一 NMOS 電晶體之一汲極埠，一閘極埠用於接收控制信號，以及 一汲極埠連接至輸出埠。 17.—種用於校正責務循環週期之數位式延遲閉鎖迴路裝 置之操作方法，包含下列步驟： a)判斷一外部信號及一第一時鐘信號或一第二時鐘信 號之上升緣是否匹配； b )若上升緣爲匹配，則選擇一第一延遲內部時鐘信號 及一第二延遲內部時鐘信號之間具有一前行下降緣之信 號； c) 加一小於0.5之値至一步驟b)未被選擇之信號，以 及加一大於〇 . 5之値至步驟b)選擇之一信號；以及 d) 匹配責務循環週期信號以修正責務循環誤差。 1296171 ^ ¥ 1 8 .如申請專利範圍第1 7項所述之方法，其中又包含下列 · 步驟： e)若上升緣並不匹配，則控制一延遲大小使上升緣能 夠匹配。 1 9 . 一種用於校正責務循環週期之數位式延遲閉鎖迴路裝 置之操作方法，包含下列步驟： a)判斷一外部信號及一第一補償信號或一第二補償信 號之上升緣是否匹配； b )若上升緣爲匹配，則判斷第二責務循環控制時鐘信 號及第一責務循環控制時鐘信號之下降緣是否匹配； c) 加一小於〇 . 5之値至一具有非前行下降緣之信號， 且加一大於〇 . 5之値至一具有前行下降緣之信號，然後 若下降緣爲不匹配時，則回到步驟 b)，而若下降緣爲 匹配，則結束本方法；以及 d) 匹配責務循環週期信號以修正責務循環誤差。 2 0 .如申請專利範圍第.1 9項所述之方法，其中又包含下列 φ 步驟： e) 若上升緣爲不匹配，則控制一延遲大小，使上升緣 能夠匹配。 -12-