JPH10117131A - パルスデューティ悪化検出回路 - Google Patents
パルスデューティ悪化検出回路Info
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- JPH10117131A JPH10117131A JP26955396A JP26955396A JPH10117131A JP H10117131 A JPH10117131 A JP H10117131A JP 26955396 A JP26955396 A JP 26955396A JP 26955396 A JP26955396 A JP 26955396A JP H10117131 A JPH10117131 A JP H10117131A
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- clock
- monitored
- duty
- monitoring
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Abstract
(57)【要約】
【課題】 監視精度の高いパルスデューティ悪化検出回
路を実現する。 【解決手段】 所定パルス幅を有し前記被監視信号に略
同期した監視信号１５を生成し、この監視信号１５を被
監視信号であるクロック１４の遷移タイミングでラッチ
し、このラッチ内容に応じて被監視信号のパルスデュー
ティの悪化を検出する。監視信号１５は、ゲート回路を
用いた遅延回路３でクロック１４に同期した基準信号１
０を上記所定パルス幅に対応する時間だけ遅延させ、こ
の遅延クロック１２とクロック１４とを論理積して生成
する。
路を実現する。 【解決手段】 所定パルス幅を有し前記被監視信号に略
同期した監視信号１５を生成し、この監視信号１５を被
監視信号であるクロック１４の遷移タイミングでラッチ
し、このラッチ内容に応じて被監視信号のパルスデュー
ティの悪化を検出する。監視信号１５は、ゲート回路を
用いた遅延回路３でクロック１４に同期した基準信号１
０を上記所定パルス幅に対応する時間だけ遅延させ、こ
の遅延クロック１２とクロック１４とを論理積して生成
する。
Description
【０００１】
【発明の属する技術分野】本発明はパルスデューティ悪
化検出回路に関し、特にクロックパルスのデューティ
（ＤＵＴＹ）の悪化を検出する回路に関する。
化検出回路に関し、特にクロックパルスのデューティ
（ＤＵＴＹ）の悪化を検出する回路に関する。
【０００２】
【従来の技術】現在の通信機器装置は、外部から受信す
るクロックを基準として動作するように設計されてい
る。装置のクロック受信部では、外部からクロックを受
信し、そのクロックを基準として多種の周波数のクロッ
クを生成し、装置内各部へ分配している。従って、装置
各部のクロック受信部には、これらの各種クロックに異
常が発生した場合に警報を発出し、関連部分への異常ク
ロックの送出を禁止する等の処置を行うために、クロッ
ク断検出機能及びＤＵＴＹ監視機能を備えている。
るクロックを基準として動作するように設計されてい
る。装置のクロック受信部では、外部からクロックを受
信し、そのクロックを基準として多種の周波数のクロッ
クを生成し、装置内各部へ分配している。従って、装置
各部のクロック受信部には、これらの各種クロックに異
常が発生した場合に警報を発出し、関連部分への異常ク
ロックの送出を禁止する等の処置を行うために、クロッ
ク断検出機能及びＤＵＴＹ監視機能を備えている。
【０００３】従来のこの種の回路が特開平４―２９４６
３２号公報に記載されている。この従来回路について図
面を参照して説明する。
３２号公報に記載されている。この従来回路について図
面を参照して説明する。
【０００４】従来回路の場合、図５に示すように、被監
視クロック１０を反転させるインバータ６と、被監視ク
ロック１０の立上りに同期した基準パルス２２を発生す
る単安定マルチバイブレータ（Ｍｏｎｏｓｔａｂｌｅ
Ｍｕｌｔｉ Ｖｉｂｒａｔｏｒ；以下ＭＭＶと略す）２
０と、被監視クロック１０の立下りに同期した基準パル
ス２３を発生するＭＭＶ２１と、基準パルス２２をイン
バータ６の出力１６の立上りによりサンプリングするＦ
Ｆ（フリップフロップ）７と、基準パルス２３を被監視
クロック１０の立上りによりサンプリングするＦＦ８
と、ＦＦ７の出力１７とＦＦ８の出力１８との論理積を
ＤＵＴＹ監視結果１９として出力するＡＮＤゲート９と
から構成される。
視クロック１０を反転させるインバータ６と、被監視ク
ロック１０の立上りに同期した基準パルス２２を発生す
る単安定マルチバイブレータ（Ｍｏｎｏｓｔａｂｌｅ
Ｍｕｌｔｉ Ｖｉｂｒａｔｏｒ；以下ＭＭＶと略す）２
０と、被監視クロック１０の立下りに同期した基準パル
ス２３を発生するＭＭＶ２１と、基準パルス２２をイン
バータ６の出力１６の立上りによりサンプリングするＦ
Ｆ（フリップフロップ）７と、基準パルス２３を被監視
クロック１０の立上りによりサンプリングするＦＦ８
と、ＦＦ７の出力１７とＦＦ８の出力１８との論理積を
ＤＵＴＹ監視結果１９として出力するＡＮＤゲート９と
から構成される。
【０００５】かかる構成において、被監視クロック１０
はＭＭＶ２０，２１の各トリガ入力となっており、ＭＭ
Ｖ２０は被監視クロック１０の立上りによりトリガさ
れ、ＭＭＶ２１は被監視クロック１０の立下りによりト
リガされる。ＭＭＶ２０，２１の各出力パルス２２，２
３はＦＦ７，８により各々ラッチされる。このラッチタ
イミングは、ＦＦ７においては被監視クロック１０の立
下りタイミングであり、ＦＦ８においてはその立上りタ
イミングである。ＦＦ７の出力１７とＦＦ８の出力１８
とはＡＮＤゲート９へ入力され、このＡＮＤゲート９の
出力１９がＤＵＴＹ監視結果１９となっている。
はＭＭＶ２０，２１の各トリガ入力となっており、ＭＭ
Ｖ２０は被監視クロック１０の立上りによりトリガさ
れ、ＭＭＶ２１は被監視クロック１０の立下りによりト
リガされる。ＭＭＶ２０，２１の各出力パルス２２，２
３はＦＦ７，８により各々ラッチされる。このラッチタ
イミングは、ＦＦ７においては被監視クロック１０の立
下りタイミングであり、ＦＦ８においてはその立上りタ
イミングである。ＦＦ７の出力１７とＦＦ８の出力１８
とはＡＮＤゲート９へ入力され、このＡＮＤゲート９の
出力１９がＤＵＴＹ監視結果１９となっている。
【０００６】今、ＭＭＶ２０，２１の時定数ｔをｔ＝Ａ
×Ｔとなるように予め設定しておく。ここで、Ａは基準
となるＤＵＴＹ比、Ｔは被監視クロックの周期である。
従って、ＭＭＶ２０，２１の各出力パルス２２，２３
は、被監視クロック１０の立上り，立下りに各々同期し
て基準ＤＵＴＹ比を有する基準パルスとなる。そこで、
この両出力パルスの各レベルを被監視クロック１０の立
上り及び立下りによりＦＦ７，８を用いてサンプリング
すれば、ＦＦ７，８の出力１７，１８には被監視クロッ
ク１０の基準ＤＵＴＹ比からの増減に応じたレベルが得
られることになる。
×Ｔとなるように予め設定しておく。ここで、Ａは基準
となるＤＵＴＹ比、Ｔは被監視クロックの周期である。
従って、ＭＭＶ２０，２１の各出力パルス２２，２３
は、被監視クロック１０の立上り，立下りに各々同期し
て基準ＤＵＴＹ比を有する基準パルスとなる。そこで、
この両出力パルスの各レベルを被監視クロック１０の立
上り及び立下りによりＦＦ７，８を用いてサンプリング
すれば、ＦＦ７，８の出力１７，１８には被監視クロッ
ク１０の基準ＤＵＴＹ比からの増減に応じたレベルが得
られることになる。
【０００７】図６，図７は図５の動作を示すタイムチャ
ートであり、各図の波形１０，１６〜１９，２２，２３
は図５の各部信号１０，１６〜１９，２２，２３と対応
している。
ートであり、各図の波形１０，１６〜１９，２２，２３
は図５の各部信号１０，１６〜１９，２２，２３と対応
している。
【０００８】図６は被監視クロック１０のＤＵＴＹ比が
正常な場合の波形を示す図である。この場合は、ＦＦ
７，８の出力パルス１７，１８共にハイレベルとなり、
ＡＮＤゲート９の出力１９はハイレベル（正常）を示し
ている。
正常な場合の波形を示す図である。この場合は、ＦＦ
７，８の出力パルス１７，１８共にハイレベルとなり、
ＡＮＤゲート９の出力１９はハイレベル（正常）を示し
ている。
【０００９】図７は被監視クロック１０のＤＵＴＹ比が
基準ＤＵＴＹ比Ａよりも大なる場合の波形を示す図であ
る。この場合は、ＦＦ７の出力パルス１７がローレベル
に変化して、ＡＮＤゲート９の出力１９もローレベル
（異常）を示すことになる。
基準ＤＵＴＹ比Ａよりも大なる場合の波形を示す図であ
る。この場合は、ＦＦ７の出力パルス１７がローレベル
に変化して、ＡＮＤゲート９の出力１９もローレベル
（異常）を示すことになる。
【００１０】
【発明が解決しようとする課題】上述した従来技術で
は、被監視クロックのエッジ部分の位相変動を監視する
ために、ＭＭＶを使用している。このＭＭＶは、内部の
抵抗値やコンデンサの値を変更することによって、出力
パルスの幅を変化させることができる。このため、パル
ス幅の設定のステップは数μｓ程度の精度となり、それ
が被監視クロックのエッジ部分の位相変動に対する許容
範囲の設定精度となる。従って、数ＭＨｚを越えるよう
な周波数では監視精度が悪化する、あるいは、監視でき
ないという欠点があった。さらに、ＭＭＶに付加する抵
抗やコンデンサは温度依存性が大きいため、これも監視
精度を悪化させる要因になるという欠点があった。
は、被監視クロックのエッジ部分の位相変動を監視する
ために、ＭＭＶを使用している。このＭＭＶは、内部の
抵抗値やコンデンサの値を変更することによって、出力
パルスの幅を変化させることができる。このため、パル
ス幅の設定のステップは数μｓ程度の精度となり、それ
が被監視クロックのエッジ部分の位相変動に対する許容
範囲の設定精度となる。従って、数ＭＨｚを越えるよう
な周波数では監視精度が悪化する、あるいは、監視でき
ないという欠点があった。さらに、ＭＭＶに付加する抵
抗やコンデンサは温度依存性が大きいため、これも監視
精度を悪化させる要因になるという欠点があった。
【００１１】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はより監視精度
の高いパルスデューティ悪化検出回路を提供することで
ある。
るためになされたものであり、その目的はより監視精度
の高いパルスデューティ悪化検出回路を提供することで
ある。
【００１２】
【課題を解決するための手段】本発明によるパルスデュ
ーティ悪化検出回路は、所定のパルスデューティを有す
る被監視信号についての該パルスデューティの悪化を検
出する回路であって、所定パルス幅を有し前記被監視信
号に略同期した監視信号を生成する監視信号生成手段
と、この生成監視信号を前記被監視信号の遷移タイミン
グでラッチするラッチ手段と、このラッチ内容に応じて
前記被監視信号のパルスデューティの悪化を検出する手
段とを含むことを特徴とする。
ーティ悪化検出回路は、所定のパルスデューティを有す
る被監視信号についての該パルスデューティの悪化を検
出する回路であって、所定パルス幅を有し前記被監視信
号に略同期した監視信号を生成する監視信号生成手段
と、この生成監視信号を前記被監視信号の遷移タイミン
グでラッチするラッチ手段と、このラッチ内容に応じて
前記被監視信号のパルスデューティの悪化を検出する手
段とを含むことを特徴とする。
【００１３】また、監視信号生成手段は、前記被監視信
号に同期した基準信号を前記所定パルス幅に対応する時
間だけ遅延させる遅延手段と、この遅延信号と前記被監
視信号との所定論理によって前記監視信号を生成する論
理回路とを含み、前記遅延手段にはゲート回路を用い
る。
号に同期した基準信号を前記所定パルス幅に対応する時
間だけ遅延させる遅延手段と、この遅延信号と前記被監
視信号との所定論理によって前記監視信号を生成する論
理回路とを含み、前記遅延手段にはゲート回路を用い
る。
【００１４】要するに、本回路は、受信クロックのＤＵ
ＴＹ比（１／Ｎ ＤＵＴＹ）異常を検出する回路であ
る。そして、受信クロックの立上り及び立下り部分の位
相変動を監視し、その変動幅が予め決められた許容範囲
内にあれば、ＤＵＴＹ比は正常と判定し、範囲外となっ
た場合は、ＤＵＴＹ比は異常と判定する構成をとってい
る。また、本回路では、クロックのエッジの変動幅を監
視するための範囲を汎用ゲートを利用することにより数
ｎｓ単位で設定することができるため、クロックのＤＵ
ＴＹ比の監視精度を向上することができる。
ＴＹ比（１／Ｎ ＤＵＴＹ）異常を検出する回路であ
る。そして、受信クロックの立上り及び立下り部分の位
相変動を監視し、その変動幅が予め決められた許容範囲
内にあれば、ＤＵＴＹ比は正常と判定し、範囲外となっ
た場合は、ＤＵＴＹ比は異常と判定する構成をとってい
る。また、本回路では、クロックのエッジの変動幅を監
視するための範囲を汎用ゲートを利用することにより数
ｎｓ単位で設定することができるため、クロックのＤＵ
ＴＹ比の監視精度を向上することができる。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１６】図１は本発明によるパルスデューティ悪化
検出回路の実施の形態を示すブロック図であり、図５と
同等部分は同一符号により示されている。図において、
本回路は、監視対象信号となるクロックを生成する被監
視クロック生成部１００と、監視対象となるクロックに
ほぼ同期し所定のパルス幅を有する監視信号を生成する
ＤＵＴＹ監視信号生成部３００と、この生成した監視信
号により被監視クロックのＤＵＴＹの悪化を検出するＤ
ＵＴＹ監視部２００とを含んで構成されている。
検出回路の実施の形態を示すブロック図であり、図５と
同等部分は同一符号により示されている。図において、
本回路は、監視対象信号となるクロックを生成する被監
視クロック生成部１００と、監視対象となるクロックに
ほぼ同期し所定のパルス幅を有する監視信号を生成する
ＤＵＴＹ監視信号生成部３００と、この生成した監視信
号により被監視クロックのＤＵＴＹの悪化を検出するＤ
ＵＴＹ監視部２００とを含んで構成されている。
【００１７】被監視クロック生成部１００は、基準クロ
ック１０を入力し分周した結果を出力するクロック分周
回路１と、クロック分周回路１の出力１１を入力し被監
視クロック１４を出力する遅延回路２とから構成されて
いる。
ック１０を入力し分周した結果を出力するクロック分周
回路１と、クロック分周回路１の出力１１を入力し被監
視クロック１４を出力する遅延回路２とから構成されて
いる。
【００１８】ＤＵＴＹ監視信号生成部３００は、基準ク
ロック１０を入力とし、予め決められた遅延を与えて出
力する遅延回路３と、基準クロック１０を反転させるイ
ンバータ４と、遅延回路３の出力１２とインバータ４の
出力１３とを受信しＤＵＴＹ監視信号１５を出力する第
１のＡＮＤゲート５とから構成されている。
ロック１０を入力とし、予め決められた遅延を与えて出
力する遅延回路３と、基準クロック１０を反転させるイ
ンバータ４と、遅延回路３の出力１２とインバータ４の
出力１３とを受信しＤＵＴＹ監視信号１５を出力する第
１のＡＮＤゲート５とから構成されている。
【００１９】ＤＵＴＹ監視部２００は、被監視クロック
１４を反転させるインバータ６と、被監視クロック１４
の立上りタイミングでＤＵＴＹ監視信号１５をラッチす
るＦＦ７と、インバータ６の出力１６の立上りタイミン
グでＤＵＴＹ監視信号１５をラッチするＦＦ８と、ＦＦ
７の出力１７とＦＦ８の出力１８とを入力としＤＵＴＹ
監視結果を出力する第２のＡＮＤゲート９とから構成さ
れている。
１４を反転させるインバータ６と、被監視クロック１４
の立上りタイミングでＤＵＴＹ監視信号１５をラッチす
るＦＦ７と、インバータ６の出力１６の立上りタイミン
グでＤＵＴＹ監視信号１５をラッチするＦＦ８と、ＦＦ
７の出力１７とＦＦ８の出力１８とを入力としＤＵＴＹ
監視結果を出力する第２のＡＮＤゲート９とから構成さ
れている。
【００２０】次に動作について説明する。まず、被監視
クロック生成部１００においては、基準クロック１０を
受信したクロック分周回路１が、基準クロック１０を２
分周する。そして、その結果を、遅延回路２において、
監視に必要な時間だけ遅延させ、被監視クロック１４と
して出力する。ここで、監視に必要な遅延時間は、後述
するＤＵＴＹ監視信号１５と被監視クロック１４との位
相を合わせるための時間である。
クロック生成部１００においては、基準クロック１０を
受信したクロック分周回路１が、基準クロック１０を２
分周する。そして、その結果を、遅延回路２において、
監視に必要な時間だけ遅延させ、被監視クロック１４と
して出力する。ここで、監視に必要な遅延時間は、後述
するＤＵＴＹ監視信号１５と被監視クロック１４との位
相を合わせるための時間である。
【００２１】また、ＤＵＴＹ監視信号生成部３００にお
いては、基準クロック１０を基に、ＤＵＴＹ監視信号１
５が生成される。遅延回路３において基準クロック１０
を決められた時間だけ遅延させた遅延クロック１２と、
インバータ４において基準クロック１０を反転させた反
転クロック１３とを、ＡＮＤゲート５に入力することに
より、ＤＵＴＹ監視信号１５が生成される。ＤＵＴＹ監
視信号１５は、遅延回路３において定められた遅延時間
に等しい幅を持つハイレベルのパルスで、基準クロック
１０と同じ周期である。
いては、基準クロック１０を基に、ＤＵＴＹ監視信号１
５が生成される。遅延回路３において基準クロック１０
を決められた時間だけ遅延させた遅延クロック１２と、
インバータ４において基準クロック１０を反転させた反
転クロック１３とを、ＡＮＤゲート５に入力することに
より、ＤＵＴＹ監視信号１５が生成される。ＤＵＴＹ監
視信号１５は、遅延回路３において定められた遅延時間
に等しい幅を持つハイレベルのパルスで、基準クロック
１０と同じ周期である。
【００２２】尚、このハイレベルの幅は、被監視クロッ
ク１４のＤＵＴＹの変動幅の許容範囲を示すものとな
る。上述した遅延回路３によう位相合わせとは、被監視
クロック１４の立上りタイミング及び立下りタイミング
をこの許容範囲内に合わせ込むことをいう。
ク１４のＤＵＴＹの変動幅の許容範囲を示すものとな
る。上述した遅延回路３によう位相合わせとは、被監視
クロック１４の立上りタイミング及び立下りタイミング
をこの許容範囲内に合わせ込むことをいう。
【００２３】ＤＵＴＹ監視部２００においては、ＤＵＴ
Ｙ監視信号１５により、被監視クロック１０を監視し、
監視結果をＤＵＴＹ監視結果１９として出力する。ＦＦ
７は、被監視クロック１４の立上りにより、ＤＵＴＹ監
視信号１５をラッチし、ラッチ結果を出力する。被監視
クロック１４はインバータ６により反転され、その出力
１６の立上りにより、ＦＦ８はＤＵＴＹ監視信号１５を
ラッチし、そのラッチ結果を出力する。すなわち、ＦＦ
７において被監視クロック１４の立上り位相を監視し、
ＦＦ８において立下り位相を監視している。
Ｙ監視信号１５により、被監視クロック１０を監視し、
監視結果をＤＵＴＹ監視結果１９として出力する。ＦＦ
７は、被監視クロック１４の立上りにより、ＤＵＴＹ監
視信号１５をラッチし、ラッチ結果を出力する。被監視
クロック１４はインバータ６により反転され、その出力
１６の立上りにより、ＦＦ８はＤＵＴＹ監視信号１５を
ラッチし、そのラッチ結果を出力する。すなわち、ＦＦ
７において被監視クロック１４の立上り位相を監視し、
ＦＦ８において立下り位相を監視している。
【００２４】本例の場合、ＦＦ７，８で共にハイレベル
をラッチすれば、被監視クロック１４の立上り位相と立
下り位相とが変動幅の許容範囲内にあることになる。一
方、ＦＦ７，８のいずれかにおいてローレベルをラッチ
すれば、被監視クロック１４の立上り位相又は立下り位
相が変動幅の許容範囲外（ＤＵＴＹ比異常）であること
となる。そして、ＡＮＤゲート９は、ＦＦ７の出力１７
である立上り位相の監視結果とＦＦ８の出力１８である
立下り位相の監視結果との論理積をとり、ＤＵＴＹ監視
結果１９として出力する。本例の場合、ＤＵＴＹ比監視
結果１９のレベルが、ハイであれば「正常」、ローであ
れば「異常」となる。
をラッチすれば、被監視クロック１４の立上り位相と立
下り位相とが変動幅の許容範囲内にあることになる。一
方、ＦＦ７，８のいずれかにおいてローレベルをラッチ
すれば、被監視クロック１４の立上り位相又は立下り位
相が変動幅の許容範囲外（ＤＵＴＹ比異常）であること
となる。そして、ＡＮＤゲート９は、ＦＦ７の出力１７
である立上り位相の監視結果とＦＦ８の出力１８である
立下り位相の監視結果との論理積をとり、ＤＵＴＹ監視
結果１９として出力する。本例の場合、ＤＵＴＹ比監視
結果１９のレベルが、ハイであれば「正常」、ローであ
れば「異常」となる。
【００２５】図２，図３は図１の回路動作を示すタイム
チャートであり、各図の波形１０〜１９は図１の各部信
号１０〜１９の波形と対応している。
チャートであり、各図の波形１０〜１９は図１の各部信
号１０〜１９の波形と対応している。
【００２６】図２には、被監視クロック１４のＤＵＴＹ
比が正常な（５０％）場合の各部信号の波形が示されて
おり、図３にはＤＵＴＹ比５０％よりも大きくなり、許
容範囲を越えた場合の各部信号の波形が示されている。
図２，３において、ＤＵＴＹ監視信号１５のパルス幅ｔ
３はＤＵＴＹ変動幅の許容範囲を示している。そして、
被監視クロック１４でＤＵＴＹ監視信号１５をラッチす
ることにより立上りの正常性を判定し、インバータ６の
出力１６でＤＵＴＹ監視信号１５をラッチすることによ
り立下りの正常性を判定している。
比が正常な（５０％）場合の各部信号の波形が示されて
おり、図３にはＤＵＴＹ比５０％よりも大きくなり、許
容範囲を越えた場合の各部信号の波形が示されている。
図２，３において、ＤＵＴＹ監視信号１５のパルス幅ｔ
３はＤＵＴＹ変動幅の許容範囲を示している。そして、
被監視クロック１４でＤＵＴＹ監視信号１５をラッチす
ることにより立上りの正常性を判定し、インバータ６の
出力１６でＤＵＴＹ監視信号１５をラッチすることによ
り立下りの正常性を判定している。
【００２７】なお、図２及び図３における時間ｔ１は遅
延回路３による一定の遅延時間であり、時間ｔ２はその
遅延時間の１／２の時間を基準クロック１０の半周期に
相当する時間を加えた時間である。
延回路３による一定の遅延時間であり、時間ｔ２はその
遅延時間の１／２の時間を基準クロック１０の半周期に
相当する時間を加えた時間である。
【００２８】図２の場合は、被監視クロック１４の立上
りタイミング１４１でＤＵＴＹ監視信号１５のハイレベ
ルをラッチし、インバータ６の出力１６の立上りタイミ
ング１６１でもＤＵＴＹ監視信号１５のハイレベルをラ
ッチしている。このため、被監視クロック１４の立上り
及び立下りのタイミングがＤＵＴＹ変動幅の許容範囲内
にあることを示しており、ＤＵＴＹ監視結果１９もハイ
レベルとなり正常と判断される。
りタイミング１４１でＤＵＴＹ監視信号１５のハイレベ
ルをラッチし、インバータ６の出力１６の立上りタイミ
ング１６１でもＤＵＴＹ監視信号１５のハイレベルをラ
ッチしている。このため、被監視クロック１４の立上り
及び立下りのタイミングがＤＵＴＹ変動幅の許容範囲内
にあることを示しており、ＤＵＴＹ監視結果１９もハイ
レベルとなり正常と判断される。
【００２９】一方、図３の場合は、被監視クロック１４
の立上りタイミング１４１でＤＵＴＹ監視信号１５のハ
イレベルをラッチしているが、インバータ６の出力１６
の立上りタイミング１６２ではＤＵＴＹ監視信号１５の
ローレベルをラッチしている。このため、被監視クロッ
ク１４の立下りタイミングはＤＵＴＹ変動幅の許容範囲
外（ＤＵＴＹ異常）であることを示しており、ＤＵＴＹ
監視結果１９はローレベルとなり異常と判定される。
の立上りタイミング１４１でＤＵＴＹ監視信号１５のハ
イレベルをラッチしているが、インバータ６の出力１６
の立上りタイミング１６２ではＤＵＴＹ監視信号１５の
ローレベルをラッチしている。このため、被監視クロッ
ク１４の立下りタイミングはＤＵＴＹ変動幅の許容範囲
外（ＤＵＴＹ異常）であることを示しており、ＤＵＴＹ
監視結果１９はローレベルとなり異常と判定される。
【００３０】以上説明したように、本回路例は、ＤＵＴ
Ｙ監視信号により被監視クロックの立上り及び立下り
を、汎用ゲートによって決められた変動許容範囲内にあ
るかどうかを監視することで、高精度なクロックのＤＵ
ＴＹ監視を実現させているのである。
Ｙ監視信号により被監視クロックの立上り及び立下り
を、汎用ゲートによって決められた変動許容範囲内にあ
るかどうかを監視することで、高精度なクロックのＤＵ
ＴＹ監視を実現させているのである。
【００３１】ここで、本発明においても従来技術と同様
に、クロックのエッジの変動幅を監視することにより、
ＤＵＴＹの悪化を検出している。しかし、本発明ではそ
の変動幅の設定に汎用ゲートを使用しているので、従来
のＭＭＶを用いた回路に比べて監視精度を向上させるこ
とができる。すなわち、本回路では、基準クロックを分
周して被監視クロックを生成し、そのエッジを後述のＤ
ＵＴＹ監視信号によって監視することによりＤＵＴＹの
悪化を検出している。
に、クロックのエッジの変動幅を監視することにより、
ＤＵＴＹの悪化を検出している。しかし、本発明ではそ
の変動幅の設定に汎用ゲートを使用しているので、従来
のＭＭＶを用いた回路に比べて監視精度を向上させるこ
とができる。すなわち、本回路では、基準クロックを分
周して被監視クロックを生成し、そのエッジを後述のＤ
ＵＴＹ監視信号によって監視することによりＤＵＴＹの
悪化を検出している。
【００３２】変動幅を規定するためのＤＵＴＹ監視信号
は、基準クロックと基準クロックを遅延させたものとの
論理積をとることによって生成される定周期パルスであ
る。そして、その遅延手段としては上記の汎用ゲートを
使用している。従って、一般に汎用ゲートの遅延が数ｎ
ｓ程度であることからＭＭＶによる設定方法に比べて遥
かに監視精度を向上させることができるのである。
は、基準クロックと基準クロックを遅延させたものとの
論理積をとることによって生成される定周期パルスであ
る。そして、その遅延手段としては上記の汎用ゲートを
使用している。従って、一般に汎用ゲートの遅延が数ｎ
ｓ程度であることからＭＭＶによる設定方法に比べて遥
かに監視精度を向上させることができるのである。
【００３３】図４は本発明によるパルスデューティ悪化
検出回路の他の実施の形態を示すブロック図であり、図
１又は図５と同等部分は同一符号により示されている。
検出回路の他の実施の形態を示すブロック図であり、図
１又は図５と同等部分は同一符号により示されている。
【００３４】上述した図１の実施形態では被監視クロッ
クの２倍の周波数（一般に整数倍）のクロックを入力と
しているが、本実施形態では２逓倍回路２４を用いてい
る。すなわち、ＤＵＴＹ監視信号生成部３００の入力段
に２逓倍回路２４を設けているのである。こうすること
により、図１中のクロック分周回路１は不要になるので
ある。
クの２倍の周波数（一般に整数倍）のクロックを入力と
しているが、本実施形態では２逓倍回路２４を用いてい
る。すなわち、ＤＵＴＹ監視信号生成部３００の入力段
に２逓倍回路２４を設けているのである。こうすること
により、図１中のクロック分周回路１は不要になるので
ある。
【００３５】なお以上は、監視対象がクロック信号の場
合について説明したが、他の信号のデューティを監視す
る場合についても本発明が適用できることは明白であ
る。
合について説明したが、他の信号のデューティを監視す
る場合についても本発明が適用できることは明白であ
る。
【００３６】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００３７】（５）前記基準信号は、前記被監視信号の
Ｎ倍（Ｎは２以上の整数）の繰返し周波数を有する信号
であることを特徴とする請求項２〜４のいずれかに記載
のパルスデューティ悪化検出回路。
Ｎ倍（Ｎは２以上の整数）の繰返し周波数を有する信号
であることを特徴とする請求項２〜４のいずれかに記載
のパルスデューティ悪化検出回路。
【００３８】（６）前記被監視信号を逓倍する逓倍手段
を更に含み、前記基準信号は前記逓倍手段によって前記
被監視信号を逓倍した信号であることを特徴とする請求
項２〜４のいずれかに記載のパルスデューティ悪化検出
回路。
を更に含み、前記基準信号は前記逓倍手段によって前記
被監視信号を逓倍した信号であることを特徴とする請求
項２〜４のいずれかに記載のパルスデューティ悪化検出
回路。
【００３９】
【発明の効果】以上説明したように本発明は、所定パル
ス幅を有し前記被監視信号に略同期した監視信号を生成
し、この生成監視信号を被監視信号の遷移タイミングで
ラッチし、このラッチ内容に応じて被監視信号のパルス
デューティの悪化を検出することにより、監視精度の高
い回路を実現できるという効果がある。また、ゲート回
路を用いて被監視信号に同期した基準信号を上記所定パ
ルス幅に対応する時間だけ遅延させ、この遅延信号と被
監視信号との所定論理によって監視信号を生成すること
により、監視精度をより高くすることができるという効
果がある。
ス幅を有し前記被監視信号に略同期した監視信号を生成
し、この生成監視信号を被監視信号の遷移タイミングで
ラッチし、このラッチ内容に応じて被監視信号のパルス
デューティの悪化を検出することにより、監視精度の高
い回路を実現できるという効果がある。また、ゲート回
路を用いて被監視信号に同期した基準信号を上記所定パ
ルス幅に対応する時間だけ遅延させ、この遅延信号と被
監視信号との所定論理によって監視信号を生成すること
により、監視精度をより高くすることができるという効
果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態によるパルスデューティ悪
化検出回路の構成を示すブロック図である。
化検出回路の構成を示すブロック図である。
【図２】図１の各部の動作を示すタイムチャートであ
る。
る。
【図３】図１の各部の動作を示すタイムチャートであ
る。
る。
【図４】本発明の他の実施の形態によるパルスデューテ
ィ悪化検出回路の構成を示すブロック図である。
ィ悪化検出回路の構成を示すブロック図である。
【図５】従来のパルスデューティ悪化検出回路の構成を
示すブロック図である。
示すブロック図である。
【図６】図５の各部の動作を示すタイムチャートであ
る。
る。
【図７】図５の各部の動作を示すタイムチャートであ
る。
る。
１ クロック分周回路 ２，３ 遅延回路 ４，６ インバータ ５，９ ＡＮＤゲート ７，８ フリップフロップ ２４ クロック２逓倍回路
Claims (4)
- 【請求項１】 所定のパルスデューティを有する被監視
信号についての該パルスデューティの悪化を検出する回
路であって、所定パルス幅を有し前記被監視信号に略同
期した監視信号を生成する監視信号生成手段と、この生
成監視信号を前記被監視信号の遷移タイミングでラッチ
するラッチ手段と、このラッチ内容に応じて前記被監視
信号のパルスデューティの悪化を検出する手段とを含む
ことを特徴とするパルスデューティ悪化検出回路。 - 【請求項２】 前記監視信号生成手段は、前記被監視信
号に同期した基準信号を前記所定パルス幅に対応する時
間だけ遅延させる遅延手段と、この遅延信号と前記基準
信号との所定論理によって前記監視信号を生成する論理
回路とを含むことを特徴とする請求項１記載のパルスデ
ューティ悪化検出回路。 - 【請求項３】 前記遅延手段は、ゲート回路であること
を特徴とする請求項１又は２記載のパルスデューティ悪
化検出回路。 - 【請求項４】 前記ラッチ手段は、前記生成監視信号を
前記被監視信号の立上り及び立下りの両タイミングで夫
々ラッチすることを特徴とする請求項１〜３のいずれか
に記載のパルスデューティ悪化検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26955396A JPH10117131A (ja) | 1996-10-11 | 1996-10-11 | パルスデューティ悪化検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26955396A JPH10117131A (ja) | 1996-10-11 | 1996-10-11 | パルスデューティ悪化検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10117131A true JPH10117131A (ja) | 1998-05-06 |
Family
ID=17473990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26955396A Withdrawn JPH10117131A (ja) | 1996-10-11 | 1996-10-11 | パルスデューティ悪化検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10117131A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014524692A (ja) * | 2011-08-11 | 2014-09-22 | バルーフ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 測定値送信装置 |
-
1996
- 1996-10-11 JP JP26955396A patent/JPH10117131A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014524692A (ja) * | 2011-08-11 | 2014-09-22 | バルーフ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 測定値送信装置 |
| US9323605B2 (en) | 2011-08-11 | 2016-04-26 | Balluff Gmbh | Measured value transmitting device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |