JPH095394A - Ｉｃテストシステムの比較回路 - Google Patents
Ｉｃテストシステムの比較回路Info
- Publication number
- JPH095394A JPH095394A JP7179466A JP17946695A JPH095394A JP H095394 A JPH095394 A JP H095394A JP 7179466 A JP7179466 A JP 7179466A JP 17946695 A JP17946695 A JP 17946695A JP H095394 A JPH095394 A JP H095394A
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Abstract
(57)【要約】
【目的】 期待値サイクルシフト回路を採用したＩＣテ
ストシステム比較回路を提供する。 【構成】 ＤＵＴから出力された信号はコンパレータ３
２に入力されるよう接続され、コンパレータ３２にはＤ
ＵＴからの出力信号を抽出するストローブ信号Ｓ２２が
入力できるようタイミング発生器と接続した遅延回路３
９と接続され、コンパレータ３２の出力信号Ｄ１１はＦ
Ｆ３４に入力されるよう接続され、ＦＦ３４で保持され
た出力信号Ｄ３３は比較回路６に入力出来るように接続
され、期待値側のＦＦ３５で保持された出力信号Ｄ３８
は比較回路６に入力出来るように接続され、ＦＦ３５の
入力側に期待値データＤ３０を入力する構成において、
直列入力並列出力型シフトレジスタ３６の入力側に期待
値データを入力できるように接続して、シフトした並列
出力ｔ0 、ｔ1 、ｔ2 、ｔn を入力するマルチプレクサ
３７と接続し、マルチプレクサ３７の出力を入力するＦ
Ｆ３５と接続した。
ストシステム比較回路を提供する。 【構成】 ＤＵＴから出力された信号はコンパレータ３
２に入力されるよう接続され、コンパレータ３２にはＤ
ＵＴからの出力信号を抽出するストローブ信号Ｓ２２が
入力できるようタイミング発生器と接続した遅延回路３
９と接続され、コンパレータ３２の出力信号Ｄ１１はＦ
Ｆ３４に入力されるよう接続され、ＦＦ３４で保持され
た出力信号Ｄ３３は比較回路６に入力出来るように接続
され、期待値側のＦＦ３５で保持された出力信号Ｄ３８
は比較回路６に入力出来るように接続され、ＦＦ３５の
入力側に期待値データＤ３０を入力する構成において、
直列入力並列出力型シフトレジスタ３６の入力側に期待
値データを入力できるように接続して、シフトした並列
出力ｔ0 、ｔ1 、ｔ2 、ｔn を入力するマルチプレクサ
３７と接続し、マルチプレクサ３７の出力を入力するＦ
Ｆ３５と接続した。
Description
【０００１】
【産業上の利用分野】本発明は、被試験用半導体（以下
ＤＵＴと称する）をＩＣテストシステムでテストをする
際、内部パターン発生器から発生するテストパターンを
ＤＵＴに加え、その出力を期待値データと比較するＩＣ
テストシステムの比較回路に関する。
ＤＵＴと称する）をＩＣテストシステムでテストをする
際、内部パターン発生器から発生するテストパターンを
ＤＵＴに加え、その出力を期待値データと比較するＩＣ
テストシステムの比較回路に関する。
【０００２】
【従来の技術】従来技術によるＩＣテストシステムはＤ
ＵＴからの出力をストローブ信号のタイミングにより取
得し、期待値と比較して良否を判定する機能を有する。
このとき、ストローブ信号と期待値はテストレート（テ
スト周期）信号により規定されるテスト周期ごとに与え
られ、ストローブ信号を発生させるタイミングは可変遅
延回路による制御が可能である。
ＵＴからの出力をストローブ信号のタイミングにより取
得し、期待値と比較して良否を判定する機能を有する。
このとき、ストローブ信号と期待値はテストレート（テ
スト周期）信号により規定されるテスト周期ごとに与え
られ、ストローブ信号を発生させるタイミングは可変遅
延回路による制御が可能である。
【０００３】ＤＵＴの種類によっては、あるテスト周期
におけるＤＵＴへの入力信号に対して、テスト周期を越
えるところに期待値との比較点を持つ場合がある。この
ようなとき、可変遅延回路の設定によりストローブ信号
の発生タイミングをテスト周期を越える点に設定したと
しても、取得したＤＵＴの出力はそのテスト周期以降の
期待値と比較されることになり、位相のずれが生じ、正
しく判定を行うことが出来なかった。
におけるＤＵＴへの入力信号に対して、テスト周期を越
えるところに期待値との比較点を持つ場合がある。この
ようなとき、可変遅延回路の設定によりストローブ信号
の発生タイミングをテスト周期を越える点に設定したと
しても、取得したＤＵＴの出力はそのテスト周期以降の
期待値と比較されることになり、位相のずれが生じ、正
しく判定を行うことが出来なかった。
【０００４】このようにＩＣテストシステムは、テスト
周期を越えて出力されるＤＵＴにたしてもテスト周期ご
とに与えられる期待値との位相ずれがないように比較し
なければならない。
周期を越えて出力されるＤＵＴにたしてもテスト周期ご
とに与えられる期待値との位相ずれがないように比較し
なければならない。
【０００５】従来技術によるテスト周期内での動作を図
３のブロック図と図４と図５のタイミングチャートで説
明する。図３はＩＣテストシステムの比較回路のブロッ
ク図である。ＤＵＴを試験するには１テスト周期のたび
にＤＵＴの入力信号の印加を繰り返している中でストロ
ーブ信号Ｓ２はＤＵＴからの出力信号を抽出してコンパ
レータ２側のフリップ・フロップ（ＦＦ）４で保持し
て、期待値データＤ２も期待値側ＦＦ５で保持して、比
較するためにはコンパレータ２側のＦＦ４の出力信号Ｄ
３と、期待値側ＦＦ５の出力信号Ｄ４のテスト周期を一
致させる必要がある。１テスト周期を越えたテスト周期
でＤＵＴを比較するにはＩＣテストシステムの遅延回路
の設定可能範囲を広げても、ＤＵＴ出力と期待値とがサ
イクルずれを起こすため、比較を行うことが出来ない。
３のブロック図と図４と図５のタイミングチャートで説
明する。図３はＩＣテストシステムの比較回路のブロッ
ク図である。ＤＵＴを試験するには１テスト周期のたび
にＤＵＴの入力信号の印加を繰り返している中でストロ
ーブ信号Ｓ２はＤＵＴからの出力信号を抽出してコンパ
レータ２側のフリップ・フロップ（ＦＦ）４で保持し
て、期待値データＤ２も期待値側ＦＦ５で保持して、比
較するためにはコンパレータ２側のＦＦ４の出力信号Ｄ
３と、期待値側ＦＦ５の出力信号Ｄ４のテスト周期を一
致させる必要がある。１テスト周期を越えたテスト周期
でＤＵＴを比較するにはＩＣテストシステムの遅延回路
の設定可能範囲を広げても、ＤＵＴ出力と期待値とがサ
イクルずれを起こすため、比較を行うことが出来ない。
【０００６】ＤＵＴからの出力データは１テスト周期Ｔ
からｔ(n-1) あるいはｔ(n) だけ遅れた所に発生すると
すると、図４に示すようにＤＵＴからの出力信号を抽出
するストローブ信号Ｓ２によりコンパレータ２を駆動
し、その出力はコンパレータ側ＦＦ４にラッチされ、次
のストローブ信号Ｓ２の入力まで保持される。コンパレ
ータ２の出力信号Ｄ１および期待値データＤ２はレート
信号Ｓ１によりリタイミングされ、それぞれコンパレー
タ２の側のＦＦ４と期待値側のＦＦ５に保持される。
からｔ(n-1) あるいはｔ(n) だけ遅れた所に発生すると
すると、図４に示すようにＤＵＴからの出力信号を抽出
するストローブ信号Ｓ２によりコンパレータ２を駆動
し、その出力はコンパレータ側ＦＦ４にラッチされ、次
のストローブ信号Ｓ２の入力まで保持される。コンパレ
ータ２の出力信号Ｄ１および期待値データＤ２はレート
信号Ｓ１によりリタイミングされ、それぞれコンパレー
タ２の側のＦＦ４と期待値側のＦＦ５に保持される。
【０００７】コンパレータ２側のＦＦ４の出力信号Ｄ３
と期待値側ＦＦ５の出力信号Ｄ４の出力は比較回路６に
入力され、比較結果が出力される、この場合、ＦＦ４の
出力信号Ｄ３のＤ（ｎ）とＦＦ５の出力信号Ｄ４のＥ
（ｎ）のサイクルが一致していることが必要である。
と期待値側ＦＦ５の出力信号Ｄ４の出力は比較回路６に
入力され、比較結果が出力される、この場合、ＦＦ４の
出力信号Ｄ３のＤ（ｎ）とＦＦ５の出力信号Ｄ４のＥ
（ｎ）のサイクルが一致していることが必要である。
【０００８】図５に、ＤＵＴの出力を比較するタイミン
グを決めるストローブ信号Ｓ２の設定値ｔがＴ＜ｔ＜２
Ｔ、すなわちＮ＝２である場合を示す。サイクルｎでの
ＤＵＴ出力がテスト周期を越えるためストローブ信号Ｓ
２の設定値をＴ＜ｔ（ｎ）＜２Ｔであるｔ（ｎ）とし
た。このとき出力信号Ｄ４で示される期待値Ｅ（ｎ）と
比較されるコンパレータ２側のＦＦ４の出力信号Ｄ３は
Ｄ（ｎ）となるべきであるがこの場合Ｄ（ｎ−１）番目
のサイクルのＤＵＴ出力となり位相がずれてしまい正し
く比較することはできない。
グを決めるストローブ信号Ｓ２の設定値ｔがＴ＜ｔ＜２
Ｔ、すなわちＮ＝２である場合を示す。サイクルｎでの
ＤＵＴ出力がテスト周期を越えるためストローブ信号Ｓ
２の設定値をＴ＜ｔ（ｎ）＜２Ｔであるｔ（ｎ）とし
た。このとき出力信号Ｄ４で示される期待値Ｅ（ｎ）と
比較されるコンパレータ２側のＦＦ４の出力信号Ｄ３は
Ｄ（ｎ）となるべきであるがこの場合Ｄ（ｎ−１）番目
のサイクルのＤＵＴ出力となり位相がずれてしまい正し
く比較することはできない。
【０００９】
【発明が解決しようとする課題】ＤＵＴの高速化に伴う
ＤＵＴ内部のパイプライン回路等により、テスト周期を
越えたＤＵＴ出力のサイクル遅れは大きくなる傾向にあ
る。本発明は、テスト周期を越えるところに期待値との
比較点を持つＤＵＴに対して、期待値をテスト周期に同
期して遅延させることによって対応できるＩＣテストシ
ステムの比較回路の提供を目的としている。
ＤＵＴ内部のパイプライン回路等により、テスト周期を
越えたＤＵＴ出力のサイクル遅れは大きくなる傾向にあ
る。本発明は、テスト周期を越えるところに期待値との
比較点を持つＤＵＴに対して、期待値をテスト周期に同
期して遅延させることによって対応できるＩＣテストシ
ステムの比較回路の提供を目的としている。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＩＣテストシステムの比較回路において
は、期待値データの入力側にテスト周期に同期して遅延
させるシフト回路を設けた。
に、本発明のＩＣテストシステムの比較回路において
は、期待値データの入力側にテスト周期に同期して遅延
させるシフト回路を設けた。
【００１１】テスト周期に同期して遅延させるシフト回
路として、従来の期待値側ＦＦにシトレジスタの直列入
力並列出力型とマルチプレクサを組み合わせて設けた。
直列入力並列出力型シフトレジスタに期待値データが入
力されると、直列入力並列出力型シフトレジスタの並列
出力をマルチプレクサに入力するように接続され、マル
チプレクサの出力側は期待値側ＦＦに接続される。
路として、従来の期待値側ＦＦにシトレジスタの直列入
力並列出力型とマルチプレクサを組み合わせて設けた。
直列入力並列出力型シフトレジスタに期待値データが入
力されると、直列入力並列出力型シフトレジスタの並列
出力をマルチプレクサに入力するように接続され、マル
チプレクサの出力側は期待値側ＦＦに接続される。
【００１２】
【作用】上記のように構成されたＩＣテストシステムの
比較回路は１テスト周期の場合と、それ以上のテスト周
期の場合に期待値データをシフトレジスタ直列入力並列
出力型を通過させてテスト周期の調整が行えるようにな
ったので、ＤＵＴの出力がテスト周期のｎ倍（ｎ＞２）
遅れにも対応できるようになった。
比較回路は１テスト周期の場合と、それ以上のテスト周
期の場合に期待値データをシフトレジスタ直列入力並列
出力型を通過させてテスト周期の調整が行えるようにな
ったので、ＤＵＴの出力がテスト周期のｎ倍（ｎ＞２）
遅れにも対応できるようになった。
【００１３】
【実施例】実施例について図面を参照して説明する。本
発明の一実施例によるＩＣテストシステムの比較回路の
ブロック図を図１に、タイミングチャートを図２に示
す。ＤＵＴから出力された信号はコンパレータ３２に入
力されタイミング発生器からのストローブ信号Ｓ２２を
遅延回路３９で遅延させてコンパレータ３２に与えてＤ
ＵＴからの出力信号を抽出する。コンパレータ３２の出
力信号Ｄ１１はＦＦ３４に入力されてレート信号Ｓ１で
保持される。ＦＦ３４に保持された出力信号Ｄ３３は比
較回路６に入力されている。
発明の一実施例によるＩＣテストシステムの比較回路の
ブロック図を図１に、タイミングチャートを図２に示
す。ＤＵＴから出力された信号はコンパレータ３２に入
力されタイミング発生器からのストローブ信号Ｓ２２を
遅延回路３９で遅延させてコンパレータ３２に与えてＤ
ＵＴからの出力信号を抽出する。コンパレータ３２の出
力信号Ｄ１１はＦＦ３４に入力されてレート信号Ｓ１で
保持される。ＦＦ３４に保持された出力信号Ｄ３３は比
較回路６に入力されている。
【００１４】一方期待値側ＦＦ３５に保持された出力信
号Ｄ３８も比較回路６に入力されてＦＦ３４の出力信号
Ｄ３３と比較される。このＦＦ３５の入力側に期待値デ
ータを入力する構成において、直列入力並列出力型シフ
トレジスタ３６とマルチプレクサ３７を組み合わせて設
けた期待値サイクルシフト回路５０を設けた。この期待
値サイクルシフト回路５０でシフトした期待値データＤ
３０をＦＦ３５に入力させる。
号Ｄ３８も比較回路６に入力されてＦＦ３４の出力信号
Ｄ３３と比較される。このＦＦ３５の入力側に期待値デ
ータを入力する構成において、直列入力並列出力型シフ
トレジスタ３６とマルチプレクサ３７を組み合わせて設
けた期待値サイクルシフト回路５０を設けた。この期待
値サイクルシフト回路５０でシフトした期待値データＤ
３０をＦＦ３５に入力させる。
【００１５】直列入力並列出力型シフトレジスタ３６は
期待値データＤ２９を入力し、レート信号Ｓ１のクロッ
クで期待値データＤ２９をシフトする。シフトした並列
出力ｔ0 、ｔ1 、ｔ2 、ｔn をそれぞれマルチプレクサ
３７の入力側に接続した。マルチプレクサ３７は制御信
号によって制御され、期待値データを０段からｍ段シフ
トした期待値データを選択する。そして選択された期待
値データＤ３０をＦＦ３５に入力する。
期待値データＤ２９を入力し、レート信号Ｓ１のクロッ
クで期待値データＤ２９をシフトする。シフトした並列
出力ｔ0 、ｔ1 、ｔ2 、ｔn をそれぞれマルチプレクサ
３７の入力側に接続した。マルチプレクサ３７は制御信
号によって制御され、期待値データを０段からｍ段シフ
トした期待値データを選択する。そして選択された期待
値データＤ３０をＦＦ３５に入力する。
【００１６】図２に示すように、テスト周期を越えるＤ
ＵＴのテスト周期ｔ(n-1) にストローブ信号Ｓ２２を設
定する場合、遅延回路３９の設定値はｔ(n-1) ＜テスト
周期（Ｔ）とするとコンパレータ３２の出力信号Ｄ１１
のテスト周期と入力する期待値データＤ２９のテスト周
期が一致しないため、マルチプレクサ３７の制御によっ
て直列入力並列出力型シフトレジスタ３６が作動して期
待値データをテスト周期と同期して遅らせＦＦ３４の出
力信号Ｄ３３のＤ（ｎ）とＦＦ３５の出力信号Ｄ３８の
Ｅ（ｎ）とテスト周期が一致する。
ＵＴのテスト周期ｔ(n-1) にストローブ信号Ｓ２２を設
定する場合、遅延回路３９の設定値はｔ(n-1) ＜テスト
周期（Ｔ）とするとコンパレータ３２の出力信号Ｄ１１
のテスト周期と入力する期待値データＤ２９のテスト周
期が一致しないため、マルチプレクサ３７の制御によっ
て直列入力並列出力型シフトレジスタ３６が作動して期
待値データをテスト周期と同期して遅らせＦＦ３４の出
力信号Ｄ３３のＤ（ｎ）とＦＦ３５の出力信号Ｄ３８の
Ｅ（ｎ）とテスト周期が一致する。
【００１７】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。
ているので、以下に記載されるような効果を奏する。
【００１８】従来のＩＣテストシステムではテストする
ことが大変困難であった。テスト周期を越えるところに
期待値との比較点を持つＤＵＴに対して、期待値サイク
ルシフト回路をＩＣテストシステムに採用したことによ
って、それは出力がテスト周期のＮ倍遅れになるＤＵＴ
出力に対しても、期待値をテスト周期に同期して遅延さ
せることができ比較が簡単に出来るようになった。
ことが大変困難であった。テスト周期を越えるところに
期待値との比較点を持つＤＵＴに対して、期待値サイク
ルシフト回路をＩＣテストシステムに採用したことによ
って、それは出力がテスト周期のＮ倍遅れになるＤＵＴ
出力に対しても、期待値をテスト周期に同期して遅延さ
せることができ比較が簡単に出来るようになった。
【図１】本発明によるＩＣテストシステムの比較回路の
ブロック図を示す。
ブロック図を示す。
【図２】本発明によるＩＣテストシステムの比較回路の
タイミングチャートを示す。
タイミングチャートを示す。
【図３】従来技術によるＩＣテストシステムの比較回路
のブロック図を示す。
のブロック図を示す。
【図４】従来技術によるＩＣテストシステムの比較回路
のタイミングチャートを示す。
のタイミングチャートを示す。
【図５】従来技術によるＩＣテストシステムの比較回路
のタイミングチャートを示す。
のタイミングチャートを示す。
２、３２ コンパレータ ３、３９ 遅延回路 ４、５、３４、３５ ＦＦ（フリップ・フロップ） ６ 比較回路 ３６ 直列入力並列出力型シフトレジスタ ３７ マルチプレクサ ５０ 期待値サイクルシフト回路 Ｄ１、Ｄ３、Ｄ４、Ｄ１１ 出力信号 Ｄ３３、Ｄ３８ 出力信号 Ｄ２、Ｄ２９、Ｄ３０ 期待値データ Ｓ１ レート信号 Ｓ２、Ｓ２２ ストローブ信号
Claims (3)
- 【請求項１】 ＤＵＴの出力信号と期待値発生部からの
期待値と比較するＩＣテストシステムにおいて、 期待値データ（Ｄ２９）を０段からｍ段シフトして比較
器に与えるＩＣテストシステムの比較回路。 - 【請求項２】 タイミング発生器からの信号を遅延回路
（３９）で遅延させたストローブ信号（Ｓ２２）でＤＵ
Ｔの出力信号を抽出するコンパレータ（３２）と、該コ
ンパレータ（２）の出力信号をレート信号（Ｓ１）で一
時記憶するコンパレータ側ＦＦ（３４）と、期待値デー
タ（Ｄ３０）を該レート信号（Ｓ１）で一時記憶する期
待値ＦＦ（３５）と、該コンパレータ側ＦＦ（３４）の
出力信号（Ｄ３３）と該期待値ＦＦ（３５）の出力信号
（Ｄ３８）とを比較する比較回路（６）とでＤＵＴの出
力信号と期待値データとを比較するＩＣテストシステム
の比較回路において、 期待値データ（Ｄ２９）を入力して、該期待値データ
（Ｄ２９）の複数データをシフトし、該シフトされた任
意の期待値データ（Ｄ２９）を期待値側ＦＦ（３５）に
出力する期待値サイクルシフト回路（５０）、 を具備することを特徴とするＩＣテストシステムの比較
回路。 - 【請求項３】期待値サイクルシフト回路（５０）は、 期待値データ（Ｄ２９）を入力して、該入力データをレ
ート信号（Ｓ１）でシフトし、シフトした複数のシフト
信号（ｔ0、ｔ1 、ｔ2 、ｔn）を並列出力する直列入力
並列出力型シフトレジスタ（３６）と、 該直列入力並列出力型シフトレジスタ（３６）の複数の
シフト信号を入力し、制御信号でいずれかの該シフト信
号を選択し、期待値側ＦＦ（３５）に出力するマルチプ
レクサ（３７）と、 を具備することを特徴とする請求項２記載のＩＣテスト
システムの比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7179466A JPH095394A (ja) | 1995-06-22 | 1995-06-22 | Ｉｃテストシステムの比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7179466A JPH095394A (ja) | 1995-06-22 | 1995-06-22 | Ｉｃテストシステムの比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH095394A true JPH095394A (ja) | 1997-01-10 |
Family
ID=16066350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7179466A Pending JPH095394A (ja) | 1995-06-22 | 1995-06-22 | Ｉｃテストシステムの比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH095394A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003010674A1 (en) * | 2001-07-27 | 2003-02-06 | Advantest Corporation | Phase correction circuit |
-
1995
- 1995-06-22 JP JP7179466A patent/JPH095394A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003010674A1 (en) * | 2001-07-27 | 2003-02-06 | Advantest Corporation | Phase correction circuit |
| US7068086B2 (en) | 2001-07-27 | 2006-06-27 | Advantest Corp. | Phase correction circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040304 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040810 |