JPS6390927A - フレ−ム同期の位相制御回路 - Google Patents
フレ−ム同期の位相制御回路Info
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- JPS6390927A JPS6390927A JP61236210A JP23621086A JPS6390927A JP S6390927 A JPS6390927 A JP S6390927A JP 61236210 A JP61236210 A JP 61236210A JP 23621086 A JP23621086 A JP 23621086A JP S6390927 A JPS6390927 A JP S6390927A
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- JP
- Japan
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- latch
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- bit
- bits
- synchronization
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- 230000005540 biological transmission Effects 0.000 claims abstract description 23
- 238000001514 detection method Methods 0.000 claims abstract description 18
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、フレーム構成を有するディジタル伝送システ
ム、とりわけ高速伝送を行うシステムのフレーム同期を
確立・維持するためのフレーム位相制御回路に関し、更
に具体的にはＬＳＩ化する場合に好適なフレーム同期の
位相制御回路に関する。
ム、とりわけ高速伝送を行うシステムのフレーム同期を
確立・維持するためのフレーム位相制御回路に関し、更
に具体的にはＬＳＩ化する場合に好適なフレーム同期の
位相制御回路に関する。
高速ディジタル伝送に適したフレーム位相制御装置とし
ては、特願昭６１−５６４１号明細書に記載の“フレー
ム同期制御方式”によるものがある。この装置の概要を
第５図を用いて述べる。
ては、特願昭６１−５６４１号明細書に記載の“フレー
ム同期制御方式”によるものがある。この装置の概要を
第５図を用いて述べる。
Ｎ （Ｎは整数で、かつＮ＞１である）ビットの整数倍
の長さのフレーム構成を有するディジタル伝送システム
を想定して説明する。この先行例は、Ｎビットのシフト
レジスタ５１とＮピント及びＮ−１ビットのラッチ回路
５２．５３、（２Ｎ−１）ビットの入力とＮビットの出
力とを有するチャンネルセレクタ５４とから構成される
装置 シフトレジスタ５１には、ディジタル信号が入力１０と
して供給されると共に、クロック９が供給される。また
、チャンネルセレクタ５４には後述のように、選択制御
のための制御信号ｓｃ、−ｓｃ。
の長さのフレーム構成を有するディジタル伝送システム
を想定して説明する。この先行例は、Ｎビットのシフト
レジスタ５１とＮピント及びＮ−１ビットのラッチ回路
５２．５３、（２Ｎ−１）ビットの入力とＮビットの出
力とを有するチャンネルセレクタ５４とから構成される
装置 シフトレジスタ５１には、ディジタル信号が入力１０と
して供給されると共に、クロック９が供給される。また
、チャンネルセレクタ５４には後述のように、選択制御
のための制御信号ｓｃ、−ｓｃ。
が加えられるようになっている。
第５図の構成において、入力１ｏからのディジタル信号
は伝送クロック９で動作するシフトレジスタ５１に供給
される。ラッチ５２．５３はクロック９の１／Ｎの周波
数で動作し、直列の入力信号を（２Ｎ−１）に展開し出
力する。チャンネルセレクタ５４はこの展開出力を選択
しＮ個の位相のうち適切なものを選択し出力する。この
選択制御は同期検出回路（図示せず）の制御信号ＳＣ，
〜ＳＣ，に基づき行われる。
は伝送クロック９で動作するシフトレジスタ５１に供給
される。ラッチ５２．５３はクロック９の１／Ｎの周波
数で動作し、直列の入力信号を（２Ｎ−１）に展開し出
力する。チャンネルセレクタ５４はこの展開出力を選択
しＮ個の位相のうち適切なものを選択し出力する。この
選択制御は同期検出回路（図示せず）の制御信号ＳＣ，
〜ＳＣ，に基づき行われる。
ところで、この構成では、伝送クロックのクロック幅で
動作することが必要な回路はシフトレジスタ５１とラッ
チ５２となりその構成は小さくなる。
動作することが必要な回路はシフトレジスタ５１とラッ
チ５２となりその構成は小さくなる。
しかしながら、ＬＳＩ化を考慮するとラッチ５３゜チャ
ンネルセレクタ５４も同一チップ上に実現されるがこれ
らの構成を含めて考えるとその規模が大きくなる。これ
は、論理ゲートの増大のみならず、消費電力の増大もも
たらすという問題点がある。
ンネルセレクタ５４も同一チップ上に実現されるがこれ
らの構成を含めて考えるとその規模が大きくなる。これ
は、論理ゲートの増大のみならず、消費電力の増大もも
たらすという問題点がある。
本発明の目的は、高速ディジタル伝送に適しより規模が
小さく消費電力の低いフレーム同期の位相制御回路を提
供することにある。
小さく消費電力の低いフレーム同期の位相制御回路を提
供することにある。
本発明は、Ｎ （ＮはＮ＞１で整数）ビットの整数倍の
長さのフレーム構成を有するディジクル伝送システムに
おけるフレーム同期の位相制御回路において、 受信ディジタル信号を入力するＮビットのシフトレジス
タと、 このシフトレジスタのＮビット並列出力を共通に入力し
、そのうちの１ビットを選択し出力するＮ個の選択回路
と、 この選択回路の各出力を伝送クロック周波数の１／Ｎの
クロック周波数でラッチするＮビットのラッチ回路と、 Ｎビットのラッチ出力の全てあるいは一部を入力し同期
信号の検出を行い、検出結果に基づき上記Ｎ個の選択制
御を行う同期検出回路とを有することを特徴としている
。
長さのフレーム構成を有するディジクル伝送システムに
おけるフレーム同期の位相制御回路において、 受信ディジタル信号を入力するＮビットのシフトレジス
タと、 このシフトレジスタのＮビット並列出力を共通に入力し
、そのうちの１ビットを選択し出力するＮ個の選択回路
と、 この選択回路の各出力を伝送クロック周波数の１／Ｎの
クロック周波数でラッチするＮビットのラッチ回路と、 Ｎビットのラッチ出力の全てあるいは一部を入力し同期
信号の検出を行い、検出結果に基づき上記Ｎ個の選択制
御を行う同期検出回路とを有することを特徴としている
。
次に、本発明について図面を参照して説明する。
まず、本発明の第１の実施例を第１図、第２図によって
説明する。
説明する。
第１図に示すように、位相制御回路は、シフトレジスタ
１と、Ｎ個、図示の例ではＮ＝９で９個のセレクタ３１
〜３９と、Ｎビットのラッチ４と、同期検出回路６とを
備えている。
１と、Ｎ個、図示の例ではＮ＝９で９個のセレクタ３１
〜３９と、Ｎビットのラッチ４と、同期検出回路６とを
備えている。
シフトレジスタ１は、受信ディジタル信号が供給される
Ｎビット、図示の例では９ビットのシフトレジスタであ
る。また、各セレクタ３１〜３９は、このシフトレジス
タ１のＮビット並列出力が共通に入力されるもので、そ
のうちの１ビットを選択し出力する。
Ｎビット、図示の例では９ビットのシフトレジスタであ
る。また、各セレクタ３１〜３９は、このシフトレジス
タ１のＮビット並列出力が共通に入力されるもので、そ
のうちの１ビットを選択し出力する。
ラッチ４は、図示の例では９ビットのラッチ回路で、各
セレクタ３１〜３９の各出力を伝送クロック周波数の１
／Ｈのクロック周波数でラッチするようになっている。
セレクタ３１〜３９の各出力を伝送クロック周波数の１
／Ｈのクロック周波数でラッチするようになっている。
そして、同期検出回路６はそのＮビットのラッチ出力を
入力し同期信号の検出を行うもので、この同期検出回路
６は検出結果に基づきセレクタ３１〜３９の選択制御を
行う。同期検出回路６からはセレクタ３１〜３９へ制御
信号６Ｉが与えられ、これを制御するようになっている
。
入力し同期信号の検出を行うもので、この同期検出回路
６は検出結果に基づきセレクタ３１〜３９の選択制御を
行う。同期検出回路６からはセレクタ３１〜３９へ制御
信号６Ｉが与えられ、これを制御するようになっている
。
また、第１図に示すように、カウンタ５が設けられてお
り、このカウンタ５にはクロック９が印加され、その出
力５．がラッチ４に供給されるようになっている。なお
、７は受信部である。
り、このカウンタ５にはクロック９が印加され、その出
力５．がラッチ４に供給されるようになっている。なお
、７は受信部である。
次に、本実施例の動作について説明する。
本実施例では、Ｎビットのシフトレジスタ１に入力され
たディジタル信号はＮビットに展開されてＮ個のセレク
タ３１．３２． ・・・３９に共通に供給される。各
セレクタ３１〜３９はＮビットの入力の１つを選択し、
ラッチ４に供給する。この選択制御によりＮ個位相の内
から適切な位相を選ぶことが可能となる。ラッチ４はカ
ウンタ５からの伝送クロック９のＮ分周出力５Ｉにより
展開されたＮビットデータをラッチする。このラッチ出
力は受信部７に供給されると共に同期検出回路６に入力
される。同期検出回路６はこの展開出力を監視し制御信
号６１により各セレクタ３１〜３９を共通に制御し最適
位相を与える。ここで、第２図は、Ｎビットの整数倍の
周期を有するフレーム構成の一例を示しており、Ｎビッ
トの同期信号Ｆでフレームの開始を与えている。同期検
出回路６は、ラッチ４の出力を監視し同期信号Ｆの周期
的な受信を検出すると、同期信号Ｆがラッチ４から同時
に出力されるよう各セレクタ３１〜３９を制御する。例
えば、図示の例のように、Ｎ＝９とし同期信号Ｆのパタ
ーンを１１１１１１１１０ とし、ＸＸＸＩＩＩＩＩＩ
、ｌｌ０ＸＸＸＸＸＸ（Ｘ・０ｏｒｌ）が周期的にＮ
ビットワードの構成で検出されると、１１１１１１１１
０のワード構成でラッチ４より出力されるよう各セレク
タ３１〜３９を共通に制御する。この選択制御は静的で
よく高速で処理する必要がない。
たディジタル信号はＮビットに展開されてＮ個のセレク
タ３１．３２． ・・・３９に共通に供給される。各
セレクタ３１〜３９はＮビットの入力の１つを選択し、
ラッチ４に供給する。この選択制御によりＮ個位相の内
から適切な位相を選ぶことが可能となる。ラッチ４はカ
ウンタ５からの伝送クロック９のＮ分周出力５Ｉにより
展開されたＮビットデータをラッチする。このラッチ出
力は受信部７に供給されると共に同期検出回路６に入力
される。同期検出回路６はこの展開出力を監視し制御信
号６１により各セレクタ３１〜３９を共通に制御し最適
位相を与える。ここで、第２図は、Ｎビットの整数倍の
周期を有するフレーム構成の一例を示しており、Ｎビッ
トの同期信号Ｆでフレームの開始を与えている。同期検
出回路６は、ラッチ４の出力を監視し同期信号Ｆの周期
的な受信を検出すると、同期信号Ｆがラッチ４から同時
に出力されるよう各セレクタ３１〜３９を制御する。例
えば、図示の例のように、Ｎ＝９とし同期信号Ｆのパタ
ーンを１１１１１１１１０ とし、ＸＸＸＩＩＩＩＩＩ
、ｌｌ０ＸＸＸＸＸＸ（Ｘ・０ｏｒｌ）が周期的にＮ
ビットワードの構成で検出されると、１１１１１１１１
０のワード構成でラッチ４より出力されるよう各セレク
タ３１〜３９を共通に制御する。この選択制御は静的で
よく高速で処理する必要がない。
このように、第１図に示す構成によれば、Ｎビットの整
数倍の長さのフレーム構成を有するディジタル伝送シス
テムにおけるフレーム同期の位相制御回路を構成する場
合、同期位相側ｊ１１回路（同期検出回路は除く）はＮ
ビットのシフトレジスタ１個、ラッチ１個、即ち２Ｎ個
のフリップフロップとＮｔｏｌセレクタＮ個とから構成
される。これに対し第５図に示される先行例は、Ｎビッ
トのシフトレジスタ１個、（２Ｎ−１）ビットのラッチ
、即ち（３Ｎ−１）個のフリップフロップと、Ｎ個のＮ
ｔｏｌセレクタとから構成される。ここで用いるフリッ
プフロップは６ゲートで実現され、Ｎｔ。
数倍の長さのフレーム構成を有するディジタル伝送シス
テムにおけるフレーム同期の位相制御回路を構成する場
合、同期位相側ｊ１１回路（同期検出回路は除く）はＮ
ビットのシフトレジスタ１個、ラッチ１個、即ち２Ｎ個
のフリップフロップとＮｔｏｌセレクタＮ個とから構成
される。これに対し第５図に示される先行例は、Ｎビッ
トのシフトレジスタ１個、（２Ｎ−１）ビットのラッチ
、即ち（３Ｎ−１）個のフリップフロップと、Ｎ個のＮ
ｔｏｌセレクタとから構成される。ここで用いるフリッ
プフロップは６ゲートで実現され、Ｎｔ。
１セレクタはＮ個のゲートで実現されるとすると、第１
図の場合は（１２Ｎ 十Ｎ２）のゲート、先行例は（１
８Ｎ −６＋ Ｎ”）ゲート必要とする。従って、Ｎが
２以上で第１図の構成の方が有利となる。例えば５６０
Ｍｂｐｓ伝送において３５ ＭｂｐｓＸ１６ ｃｈの
ビット多重の構成においては、Ｎ＝１６となり、第１図
の構成によるものの方が極めて有利となる。
図の場合は（１２Ｎ 十Ｎ２）のゲート、先行例は（１
８Ｎ −６＋ Ｎ”）ゲート必要とする。従って、Ｎが
２以上で第１図の構成の方が有利となる。例えば５６０
Ｍｂｐｓ伝送において３５ ＭｂｐｓＸ１６ ｃｈの
ビット多重の構成においては、Ｎ＝１６となり、第１図
の構成によるものの方が極めて有利となる。
次に、本発明の第２の実施例を第３図を用いて説明する
。この実施例はＮ（＝９）ビットの位相□制御を２段に
分けて実現する例である。３ビットのシフトレジスタ１
１、セレクタ３１１．３２１．３３１、ラッチ１４で構
成される部分は、３ビットの位相制御を行う。カウンタ
１５は伝送クロック９０１７３の周波数のクロック１５
．をラッチ１４に供給し、ラッチ１４は３つの位相のう
ちから選択された最適な位相で受信信号を展開し出力す
る。ラッチ１４の３つの出力はモジュール１０１．１０
２．１０３にそれぞれ供給される。モジュール１０１は
、伝送クロック９の１／３の周波数のクロック１５１
で動作するシフトレジスタ２１．３つの位相から最適な
位相を選択するセレクタ３１２．３２２．３３２及び各
セレクタ３１２．３２２゜３３２の出力をラッチする３
ビットのラッチ２４とから構成される。このラッチ２４
は伝送クロック９の１７９の周波数のクロック１５□に
よりラッチを行う。
。この実施例はＮ（＝９）ビットの位相□制御を２段に
分けて実現する例である。３ビットのシフトレジスタ１
１、セレクタ３１１．３２１．３３１、ラッチ１４で構
成される部分は、３ビットの位相制御を行う。カウンタ
１５は伝送クロック９０１７３の周波数のクロック１５
．をラッチ１４に供給し、ラッチ１４は３つの位相のう
ちから選択された最適な位相で受信信号を展開し出力す
る。ラッチ１４の３つの出力はモジュール１０１．１０
２．１０３にそれぞれ供給される。モジュール１０１は
、伝送クロック９の１／３の周波数のクロック１５１
で動作するシフトレジスタ２１．３つの位相から最適な
位相を選択するセレクタ３１２．３２２．３３２及び各
セレクタ３１２．３２２゜３３２の出力をラッチする３
ビットのラッチ２４とから構成される。このラッチ２４
は伝送クロック９の１７９の周波数のクロック１５□に
よりラッチを行う。
モジュール１０２．１０３もこれと同じ構成を有する。
各モジュール１０１．１０２．１０３のラッチ２４の展
開出力は第１の実施例のラッチ４の出力とは同じである
。この実施例においては、同′！ｉＪ４検出回路６の制
御信号６□、６３を用いてセレクタ３１Ｌ ３２Ｌ ３
３１及び各モジュール１０１．１０２．１０３のセレク
タ３１２゜３２２、３３２の選択動作を制御する。この
ように、フレームの単位となるワードのビット数Ｎが増
大しても本発明を多段に構成することにより対処できる
。なお、本実施例においては、シフトレジスタ２１の段
数は２であるが、これは初段をラッチ１４の出力と兼用
しているからであり、３ビットのシフトレジスタの構成
となっている。また、フレーム構成も第２図に示すよう
な構成に限定されるものではなく、第４図に示すような
、Ｎビット／フレームのビット多重の伝送フレームにも
適用できる。この場合、同期検出回路は展開出力を全て
監視することは、必ずしも必要ではなく、同期引き込み
時間に余裕が許されるならば、展開出力のうちの１ビッ
トでもよい。
開出力は第１の実施例のラッチ４の出力とは同じである
。この実施例においては、同′！ｉＪ４検出回路６の制
御信号６□、６３を用いてセレクタ３１Ｌ ３２Ｌ ３
３１及び各モジュール１０１．１０２．１０３のセレク
タ３１２゜３２２、３３２の選択動作を制御する。この
ように、フレームの単位となるワードのビット数Ｎが増
大しても本発明を多段に構成することにより対処できる
。なお、本実施例においては、シフトレジスタ２１の段
数は２であるが、これは初段をラッチ１４の出力と兼用
しているからであり、３ビットのシフトレジスタの構成
となっている。また、フレーム構成も第２図に示すよう
な構成に限定されるものではなく、第４図に示すような
、Ｎビット／フレームのビット多重の伝送フレームにも
適用できる。この場合、同期検出回路は展開出力を全て
監視することは、必ずしも必要ではなく、同期引き込み
時間に余裕が許されるならば、展開出力のうちの１ビッ
トでもよい。
更に、本発明は、同期信号の与え方、同期信号の検出ア
ルゴリズム、同期信号検出回路の構成を限定するもので
はなく、同期信号としてユニークパターンを与えるディ
ジタル伝送システムにも適用できる。
ルゴリズム、同期信号検出回路の構成を限定するもので
はなく、同期信号としてユニークパターンを与えるディ
ジタル伝送システムにも適用できる。
以上説明したように、本発明によれば、フレーム同期の
位相制御回路を構成する場合において、先掲の出願に係
るものに比し、少ない素子数で構成することができるの
で、シフトレジスタ、選択回路、ラッチ回路を同一チッ
プ上に構成する場合でも、論理ゲート数の増大を抑えら
れ、高速ディジタル伝送に適したより規模の小さな消費
電力の低いものとすることができる。
位相制御回路を構成する場合において、先掲の出願に係
るものに比し、少ない素子数で構成することができるの
で、シフトレジスタ、選択回路、ラッチ回路を同一チッ
プ上に構成する場合でも、論理ゲート数の増大を抑えら
れ、高速ディジタル伝送に適したより規模の小さな消費
電力の低いものとすることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
実施例に用いる伝送フレームの一例を示すフレーム構成
図、 第３図は本発明の他の実施例を示すブロック図、第４図
は同じく伝送フレームの他の例の説明図、第５図は先の
出願に係るフレーム位相制御装置のブロック図である。 １、１１．２１ ・・・シフトレジスタ４、１４．２
４ ・・・ラッチ ５．１５ ・・・・・カウンタ ６ ・・・・・・・同期検出回路 ３１．３２，３９，３１１，３２Ｌ３３１，３１２，３
２２，３３２・・・・・セレクタ ７ ・・・・・・・受信部
実施例に用いる伝送フレームの一例を示すフレーム構成
図、 第３図は本発明の他の実施例を示すブロック図、第４図
は同じく伝送フレームの他の例の説明図、第５図は先の
出願に係るフレーム位相制御装置のブロック図である。 １、１１．２１ ・・・シフトレジスタ４、１４．２
４ ・・・ラッチ ５．１５ ・・・・・カウンタ ６ ・・・・・・・同期検出回路 ３１．３２，３９，３１１，３２Ｌ３３１，３１２，３
２２，３３２・・・・・セレクタ ７ ・・・・・・・受信部
Claims (1)
- （１）Ｎ（ＮはＮ＞１で整数）ビットの整数倍の長さの
フレーム構成を有するディジタル伝送システムにおける
フレーム同期の位相制御回路において、 受信ディジタル信号を入力するＮビットのシフトレジス
タと、 このシフトレジスタのＮビット並列出力を共通に入力し
、そのうちの１ビットを選択し出力するＮ個の選択回路
と、 この選択回路の各出力を伝送クロック周波数の１／Ｎの
クロック周波数でラッチするＮビットのラッチ回路と、 Ｎビットのラッチ出力の全てあるいは一部を入力し同期
信号の検出を行い、検出結果に基づき上記Ｎ個の選択制
御を行う同期検出回路とを有することを特徴とするフレ
ーム同期の位相制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236210A JPS6390927A (ja) | 1986-10-06 | 1986-10-06 | フレ−ム同期の位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236210A JPS6390927A (ja) | 1986-10-06 | 1986-10-06 | フレ−ム同期の位相制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6390927A true JPS6390927A (ja) | 1988-04-21 |
Family
ID=16997406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61236210A Pending JPS6390927A (ja) | 1986-10-06 | 1986-10-06 | フレ−ム同期の位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6390927A (ja) |
-
1986
- 1986-10-06 JP JP61236210A patent/JPS6390927A/ja active Pending
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