JP2008281498A - 位相差計測回路 - Google Patents

Abstract

【課題】２つの信号の進み遅れに関係なく、遷移タイミングの差を測定することができる位相差計測回路を提供する。
【解決手段】ＥＸＯＲ１１により、デジタル信号Ｓ１，Ｓ２の位相差に対応したパルス幅の信号Ｓ３が出力される。信号Ｓ３は、インバータ１２で反転された信号Ｓ４と共にセレクタ１３に与えられ、選択信号ＳＥＬに従っていずれか一方が選択され、ゲート制御用の信号Ｓ５としてＡＤＮ１４に与えられる。ＡＮＤ１４には連続したクロック信号ＣＬＫが与えられており、信号Ｓ５でゲート制御されたクロック信号ＣＬＫが、信号Ｓ６としてカウンタ１５に与えられる。カウンタ１５は、信号Ｓ６のパルス数をカウントし、カウント値ＣＮＴを出力する。選択信号で信号Ｓ３，Ｓ４を選択することにより、デジタル信号Ｓ１，Ｓ２の進み遅れに関係なく、遷移タイミングの差を測定できる。
【選択図】図１

Description

本発明は、２つのデジタル信号の遷移タイミングの差を測定する位相差計測回路に関するものである。

図２は、下記特許文献２に記載された従来の位相差計測装置の構成図である。
この位相差計測装置は、２つの被測定信号Ａ１，Ａ２の位相差を計測するもので、被測定信号Ａ１，Ａ２をそれぞれ矩形波Ｖ１，Ｖ２に変換する波形整形器１，２と、これらの矩形波Ｖ１，Ｖ２の排他的論理和を取って位相差パルスＶ３を生成する排他的論理和回路３と論理積回路４を有している。

位相差パルスＶ３と、クロック発生器８で生成された基準クロックパルスＣＫは、論理積回路５で論理積が取られ、その出力信号Ｖ４がカウンタ６でカウントされるようになっている。カウンタ６による基準クロックパルスＣＫのカウントは、矩形波Ｖ１の立ち下りで終了するので、信号処理部７では矩形波Ｖ１の立ち下り後、カウンタ６のカウント値を取り込み、ある比例定数を掛けて位相差を算出し、位相計測値として出力する。その後、次のカウント開始前にリセット信号ＲＳＴにより、カウンタ６をリセットする。

位相の進み遅れについては、矩形波Ｖ１がＶ２よりも進んでいるときは“Ｈ”、遅れているときは“Ｌ”を出力する進み遅れ判別器（Ｄ型フリップフロップ）９の出力信号Ｖ５により、信号処理部７で判断し、位相差に正負符号を付加して出力する。

特開平５−１０９９２号公報 特開平５−１０９９３号公報 特開平８−６１９６１号公報

しかしながら、前記位相差計測装置は、矩形波Ｖ１が“Ｈ”で矩形波Ｖ２が“Ｌ”となっている時間を計測しているだけである。従って、矩形波Ｖ１の位相が矩形波Ｖ２よりも進んでいるときには、矩形波Ｖ１の立ち上がりから矩形波Ｖ２の立ち上がりまでの時間が計測され、矩形波Ｖ１の位相が矩形波Ｖ２よりも遅れているときには、矩形波Ｖ２の立ち下がりから矩形波Ｖ１の立ち下がりまでの時間が計測される。このため、例えば矩形波Ｖ１の位相が矩形波Ｖ２よりも遅れているときに、矩形波Ｖ２の立ち上がりから矩形波Ｖ１の立ち上がりまでの時間を計測することができないという課題があった。

本発明は、２つの信号の進み遅れに関係なく、遷移タイミングの差を測定することができる位相差計測回路を提供することを目的としている。

本発明の位相差計測回路は、測定対象の第１及び第２の２値信号の値が一致しているか否かを示す第３の信号を出力する位相差検出手段と、前記第３の信号の値を反転し、第４の信号として出力する信号反転手段と、選択信号に従って前記第３または第４の信号のいずれか一方を選択し、第５の信号として出力する選択手段と、連続して与えられるクロック信号を前記第５の信号に従ってカウントする計数手段とを備えたことを特徴としている。

本発明では、位相差検出手段によって検出された、測定対象の第１及び第２の２値信号の値が一致しているか否かを示す第３の信号と、信号反転手段によってこの第３の信号の値を反転して出力された第４の信号の、いずれか一方を選択信号に従って選択して第５の信号として出力する選択手段を有している。従って、選択信号によって第３または第４の信号を選ぶことにより、測定対象の２つの２値信号の進み遅れに関係なく、遷移タイミングの差を測定することができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示す位相差計測回路の構成図である。
この位相差計測回路は、測定対象となる２つのデジタル信号Ｓ１，Ｓ２の位相差（例えば、立ち上がりのタイミングの時間差）を計測するもので、デジタル信号Ｓ１，Ｓ２の排他的論理和の信号Ｓ３を出力する位相差検出手段である排他的論理和ゲート（以下、「ＥＸＯＲ」という）１１と、この信号Ｓ３を反転して信号Ｓ４を出力する反転手段であるインバータ１２を有している。信号Ｓ３，Ｓ４は、それぞれ選択手段であるセレクタ１３の第１及び第２入力側に与えられている。

セレクタ１３は、制御端子Ｓに与えられる選択信号ＳＥＬがレベル“Ｌ”（第１の論理レベルで、例えば接地電位レベル）のときに第１入力側（図１においては信号Ｓ３が入力される側）を選択し、この選択信号ＳＥＬがレベル“Ｈ”（第２の論理レベルで、例えば電源電位レベル）のときに第２入力側（図１においては信号Ｓ４が入力される側）を選択するものである。セレクタ１３の出力は、信号Ｓ５として２入力の論理積ゲート（以下、「ＡＮＤ」という）１４の一方の入力側に与えられている。ＡＮＤ１４の他方の入力側には、クロック信号ＣＬＫが与えられ、出力側から信号Ｓ６が出力されるようになっている。信号Ｓ６は、非同期の計数手段であるカウンタ１５のクロック端子Ｃに与えられている。

カウンタ１５は、クロック端子Ｃに与えられる信号Ｓ６の立ち下がりのタイミングで、そのカウント値ＣＮＴを１ずつカウントアップして出力するものである。また、カウンタ１５は、リセット端子Ｒに与えられるリセット信号ＲＳＴが“Ｈ”になったときには、そのカウント値ＣＮＴを０にリセットするようになっている。

図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。

図３の時刻ｔ１で、デジタル信号Ｓ１，Ｓ２が共に“Ｌ”のとき、ＥＸＯＲ１１から出力される信号Ｓ３は“Ｌ”であり、インバータ１２から出力される信号Ｓ４は“Ｈ”である。ここで、選択信号ＳＥＬが“Ｌ”に設定されていると、セレクタ１３では信号Ｓ３が選択され、このセレクタ１３から出力される信号Ｓ５は“Ｌ”となる。従って、ＡＮＤ１４のゲートが閉じ、このＡＤＮ１４から出力される信号Ｓ６は“Ｌ”である。この時刻ｔ１にリセット信号ＲＳＴが与えられると、カウンタ１５はリセットされ、そのカウント値ＣＮＴは０となる。

時刻ｔ２においてデジタル信号Ｓ１が“Ｌ”から“Ｈ”に立ち上がると、ＥＸＯＲ１１から出力される信号Ｓ３は“Ｈ”となり、セレクタ１３から出力される信号Ｓ５も“Ｈ”となる。これにより、ＡＮＤ１４のゲートが開き、このＡＤＮ１４からクロック信号ＣＬＫが信号Ｓ６として出力される。信号Ｓ６はカウンタ１５に与えられ、信号６の立ち下がりのタイミング毎に、このカウンタ１５のカウント値ＣＮＴが１ずつカウントアップされる。

時刻ｔ３においてデジタル信号Ｓ２も立ち上がると、ＥＸＯＲ１１から出力される信号Ｓ３は“Ｌ”となり、セレクタ１３から出力される信号Ｓ５も“Ｌ”となる。これにより、ＡＮＤ１４のゲートが閉じ、信号Ｓ６は“Ｌ”となり、カウンタ１５のカウント動作は停止する。そして、カウンタ１５のカウント値ＣＮＴは、直前の信号Ｓ６の“Ｈ”から“Ｌ”への立ち下がりでカウントアップした値のままに保持される。従って、カウント値ＣＮＴを読み出すことにより、デジタル信号Ｓ１が立ち上がってからデジタル信号Ｓ２が立ち上がるまでの時間を測定することができる。

カウント値ＣＮＴを読み出した後、時刻ｔ４において、カウンタ１５をリセットする。
時刻ｔ５においてデジタル信号Ｓ１が立ち下がると、ＥＸＯＲ１１から出力される信号Ｓ３は再び“Ｈ”となり、セレクタ１３から出力される信号Ｓ５も“Ｈ”となる。これにより、ＡＮＤ１４のゲートが開き、このＡＤＮ１４からクロック信号ＣＬＫが信号Ｓ６として出力される。信号Ｓ６はカウンタ１５に与えられ、信号６の立ち下がりのタイミング毎に、このカウンタ１５のカウント値ＣＮＴが１ずつカウントアップされる。

時刻ｔ６においてデジタル信号Ｓ２も立ち下がると、ＥＸＯＲ１１から出力される信号Ｓ３は“Ｌ”に戻り、セレクタ１３から出力される信号Ｓ５も“Ｌ”となる。これにより、ＡＮＤ１４のゲートが閉じ、信号Ｓ６は“Ｌ”となり、カウンタ１５のカウント動作は停止する。そして、カウンタ１５のカウント値ＣＮＴは、直前の信号Ｓ６の立ち下がりでカウントアップした値のままに保持される。従って、カウント値ＣＮＴを読み出すことにより、デジタル信号Ｓ１が立ち下がってからデジタル信号Ｓ２が立ち下がるまでの時間を測定することができる。

一方、時刻ｔ７のように、選択信号ＳＥＬが“Ｈ”に設定されていると、セレクタ１３では信号Ｓ４が選択される。ここで、被選択信号Ｓ１，Ｓ２が、それぞれ“Ｈ”，“Ｌ”であると、信号Ｓ３は“Ｈ”となり、信号Ｓ４は“Ｌ”となる。従って、セレクタ１３から出力される信号Ｓ５は“Ｌ”となる。従って、ＡＮＤ１４のゲートが閉じ、このＡＤＮ１４から出力される信号Ｓ６は“Ｌ”である。この時刻ｔ７にリセット信号ＲＳＴが与えられると、カウンタ１５はリセットされ、カウント値ＣＮＴは０となる。

時刻ｔ８においてデジタル信号Ｓ１が立ち下がると、ＥＸＯＲ１１から出力される信号Ｓ３は“Ｌ”となり、セレクタ１３から出力される信号Ｓ５は“Ｈ”となる。これにより、ＡＮＤ１４のゲートが開き、このＡＤＮ１４からクロック信号ＣＬＫが信号Ｓ６として出力される。信号Ｓ６はカウンタ１５に与えられ、信号６の立ち下がりのタイミング毎に、このカウンタ１５のカウント値ＣＮＴが１ずつカウントアップされる。

時刻ｔ９においてデジタル信号Ｓ２が立ち上がると、ＥＸＯＲ１１から出力される信号Ｓ３は“Ｈ”となり、セレクタ１３から出力される信号Ｓ５は“Ｌ”となる。これにより、ＡＮＤ１４のゲートが閉じ、信号Ｓ６は“Ｌ”となり、カウンタ１５のカウント動作は停止する。そして、カウンタ１５のカウント値ＣＮＴは、直前の信号Ｓ６の立ち下がりでカウントアップした値のままに保持される。従って、カウント値ＣＮＴを読み出すことにより、デジタル信号Ｓ１が立ち下がってからデジタル信号Ｓ２が立ち上がるまでの時間を測定することができる。

カウント値ＣＮＴを読み出した後、時刻ｔ１０において、カウンタ１５をリセットする。
時刻ｔ１１においてデジタル信号Ｓ１が立ち上がると、ＥＸＯＲ１１から出力される信号Ｓ３は再び“Ｌ”となり、セレクタ１３から出力される信号Ｓ５は“Ｈ”となる。これにより、ＡＮＤ１４のゲートが開き、このＡＤＮ１４からクロック信号ＣＬＫが信号Ｓ６として出力される。信号Ｓ６はカウンタ１５に与えられ、信号６の立ち下がりのタイミング毎に、このカウンタ１５のカウント値ＣＮＴが１ずつカウントアップされる。

時刻ｔ１２においてデジタル信号Ｓ２が立ち下がると、ＥＸＯＲ１１から出力される信号Ｓ３は“Ｈ”に戻り、セレクタ１３から出力される信号Ｓ５は“Ｌ”となる。これにより、ＡＮＤ１４のゲートが閉じ、信号Ｓ６は“Ｌ”となり、カウンタ１５のカウント動作は停止する。そして、カウンタ１５のカウント値ＣＮＴは、直前の信号Ｓ６の立ち下がりでカウントアップした値のままに保持される。従って、カウント値ＣＮＴを読み出すことにより、デジタル信号Ｓ１が立ち上がってからデジタル信号Ｓ２が立ち下がるまでの時間を測定することができる。

以上のように、この実施例１の位相差計測回路は、選択信号ＳＥＬによってカウンタ１５に与えるクロック信号ＣＬＫの供給期間を選択するセレクタ１３を有している。これにより、選択信号ＳＥＬを使用してクロック信号ＣＬＫの供給期間を選択することにより、２つのデジタル信号Ｓ１，Ｓ２の進み遅れに関係なく、遷移タイミングの差を測定することができるという利点がある。

図４は、本発明の実施例２を示す位相差計測回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

この位相差計測回路は、デジタル信号Ｓ１，Ｓ２の位相関係を確認するために、図１の位相差計測回路に、変化検出手段としてのＥＸＯＲ１６とＤ型フリップフロップ（以下、「ＦＦ」という）１７を追加すると共に、２入力のＡＮＤ１４に代えて３入力のＡＮＤ１８を設けたものである。

ＥＸＯＲ１６は、デジタル信号Ｓ１と立ち上がりまたは立ち下がりのタイミングを指定する指定信号Ｒ／Ｆとの排他的論理和の信号Ｓ７を、ＦＦ１７のクロック端子Ｃに与えるものである。ＦＦ１７は、リセット信号ＲＳＴによって初期化され、信号Ｓ７の立ち上がりを検出したときに、出力端子Ｑから信号Ｓ８を“Ｈ”にして出力するものである。ＡＮＤ１８は、信号Ｓ５，Ｓ８が共に“Ｈ”のときに、クロック信号ＣＬＫを信号Ｓ６としてカウンタ１５に与えるものである。その他の構成は、図１と同様である。

図５は、図４の動作を示す信号波形図である。なお、選択信号ＳＥＬによるクロック信号ＣＬＫの供給期間の切り替えについては実施例１と同様であるので、ここでは、選択信号ＳＥＬが“Ｌ”の状態における動作のみを示している。

ＥＸＯＲ１１とセレクタ１３の動作は、実施例１と同様である。
指定信号Ｒ／Ｆには、デジタル信号Ｓ１の立ち上がりを検出する場合には“Ｌ”を、立ち下がりを検出するときには“Ｈ”を設定する。ＥＸＯＲ１６は、指定信号Ｒ／Ｆとデジタル信号Ｓ１の排他的論理和の信号Ｓ７を出力する。これにより、デジタル信号Ｓ１が指定信号Ｒ／Ｆで設定された変化を生じたときに、ＥＸＯＲ１６から出力される信号Ｓ７が立ち上がる。

ＦＦ１７では、信号Ｓ７の立ち上がりにより、信号Ｓ８を“Ｈ”にして出力する。この信号Ｓ８は、指定信号Ｒ／Ｆで指定された変化の検出信号として機能する。

ＡＮＤ１８は、デジタル信号Ｓ１，Ｓ２の位相差に対応する信号Ｓ５と、指定された変化が検出されたことを示す信号Ｓ８と、クロック信号ＣＬＫの論理積を取ることにより、指定された変化が検出された後、デジタル信号Ｓ１，Ｓ２に位相差が発生している期間のみ、クロック信号ＣＬＫを信号Ｓ６としてカウンタ１５に与える。従って、指定された変化が検出されないときは、ＡＮＤ１８からクロック信号ＣＬＫは出力されない。

カウンタ１５の動作は、実施例１と同様である。
以上のように、この実施例２の位相差計測回路は、実施例１の構成に加えて、デジタル信号Ｓ１がデジタル信号Ｓ２に対して位相が進んでいるか遅れているかのいずれかの状態を指定するためのＥＸＯＲ１６とＦＦ１７を有している。これにより、実施例１と同様の利点に加えて、指定した位相関係における位相差のみを計測することができるという利点がある。

図６は、本発明の実施例３を示す位相差計測回路の構成図であり、図４中の要素と共通の要素には共通の符号が付されている。

この位相差計測回路は、実施例２の位相差計測回路に、デジタル信号Ｓ２がデジタル信号Ｓ１に対して位相が進んでいるか遅れているかのいずれかの状態を指定して、指定した位相関係における位相差を計測するための回路を追加したものである。

即ち、この位相差計測回路は、図４の位相差計測回路に、ＥＸＯＲ１６ａ、ＦＦ１７ａ、ＡＮＤ１８ａ及びカウンタ１５ａが追加されている。これらのＥＸＯＲ１６ａ、ＦＦ１７ａ、ＡＮＤ１８ａ、及びカウンタ１５ａの基本的な構成は、ＥＸＯＲ１６、ＦＦ１７、ＡＮＤ１８、及びカウンタ１５による回路構成と同一である。

但し、ＥＸＯＲ１６では指定信号ＲＦ１によって、デジタル信号Ｓ１がデジタル信号Ｓ２に対して位相が進んでいるか遅れているかのいずれかの状態を指定し、指定した位相関係における位相差の計測結果をカウンタ１５からカウント値ＣＮＴ１として出力するのに対し、ＥＸＯＲ１６ａでは指定信号ＲＦ２によって、デジタル信号Ｓ２がデジタル信号Ｓ１に対して位相が進んでいるか遅れているかのいずれかの状態を指定し、指定した位相関係における位相差の計測結果をカウンタ１５ａからカウント値ＣＮＴ２として出力する。

以上のように、この実施例３の位相差計測回路は、実施例２の構成に加えて、デジタル信号Ｓ２がデジタル信号Ｓ１に対して位相が進んでいるか遅れているかのいずれかの状態を指定して計測するためのＥＸＯＲ１６ａ、ＦＦ１７ａ、ＡＮＤ１８ａ及びカウンタ１５ａを有している。これにより、実施例２と同様の利点に加えて、２種類の位相差を同時に計測することができるという利点がある。

図７は、本発明の実施例４を示すカウント回路の構成図である。このカウント回路は、例えば、図１中のＡＮＤ１４とカウンタ１５に代えて設けられるものである。

このカウント回路は、カウント動作を許可するための信号が与えられるイネーブル端子Ｅを備えた２つのカウンタ２１，２２と、インバータ２３と、加算器２４で構成されている。カウンタ２１，２２のイネーブル端子Ｅには、図１中のセレクタ１３から出力される信号Ｓ５がイネーブル信号として共通に与えられている。また、カウンタ２１のクロック端子Ｃにはクロック信号ＣＬＫが与えられ、カウンタ２２のクロック端子Ｃには、このクロック信号ＣＬＫがインバータ２３で反転されて与えられている。更に、カウンタ２１，２２のリセット端子Ｒには、リセット信号ＲＳＴが共通に与えられるようになっている。

一方、カウンタ２１，２２の各カウント結果であるカウント値ＣＮＴａ，ＣＮＴｂは、加算器２４に与えられ、この加算器２４の加算結果がカウント値ＣＮＴとして出力されるようになっている。

このカウント回路では、信号Ｓ６が“Ｈ”である期間中に、クロック信号ＣＬＫの立ち下がりの回数がカウンタ２１でカウントされる。また、同じ期間中におけるクロック信号ＣＬＫの立ち上がりの回数がカウンタ２２でカウントされる。そして、これらのカウンタ２１，２２でカウントされたカウント値ＣＮＴａ，ＣＮＴｂが加算器２４で加算され、最終的なカウント値ＣＮＴとして出力される。従って、カウント値ＣＮＴは、信号Ｓ６が“Ｈ”である期間中のクロック信号ＣＬＫの立ち上がりと立ち下がりの回数の合計となる。

これにより、このカウント回路は、図１中のカウンタ１５の２倍の分解能を有するカウンタとして動作することになり、クロック信号ＣＬＫの周波数を上げずに、計測精度を高くすることができるという利点がある。例えば、ＬＳＩテスタ等からクロック信号ＣＬＫを供給する場合、クロック信号ＣＬＫの速度には限界があるため、このカウント回路は高い計測精度を得るための手段として有効である。

このカウント回路を、実施例２や実施例３のカウンタ１５，１５ａに代えて適用する場合は、信号Ｓ５，Ｓ８の論理積を、カウンタ２１，２２のイネーブル端子Ｅに与えるようにすれば良い。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 測定対象となる２つのデジタル信号Ｓ１，Ｓ２の位相差に対応する信号Ｓ３を出力する位相差検出手段は、ＥＸＯＲに限定するものではない。その他の論理回路で構成することも可能である。
（ｂ） 連続して与えられるクロック信号ＣＬＫを信号Ｓ５に従って制御し、信号Ｓ６として出力する論理ゲートは、ＡＮＤに限定されない。否定的論理積ゲート（ＮＡＮＤ）、論理和ゲート（ＯＲ）、否定的論理和ゲート（ＮＯＲ）等を用いることも可能である。
（ｃ） 信号Ｓ６のパルス数をカウントする計数手段は、この信号Ｓ６の立ち下がりのタイミングでカウントアップするものに限定されない。信号Ｓ６の立ち上がりのタイミングでカウントアップするものでも良い。また、実施例４で説明したようなカウント回路を用いることもできる。
（ｄ） 実施例２において、デジタル信号Ｓ１の立ち上がりまたは立ち下がりの変化検出を指定する指定信号Ｒ／Ｆに従い、この指定信号Ｒ／Ｆで指定された方向にこのデジタル信号Ｓ１が変化したときに、“Ｈ”の信号Ｓ８を出力する変化検出手段は、ＥＸＯＲ１６とＦＦ１７による回路構成に限定されない。実施例３における変化検出手段も同様である。

本発明の実施例１を示す位相差計測回路の構成図である。 従来の位相差計測装置の構成図である。 図１の動作を示す信号波形図である。 本発明の実施例２を示す位相差計測回路の構成図である。 図４の動作を示す信号波形図である。 本発明の実施例３を示す位相差計測回路の構成図である。 本発明の実施例４を示すカウント回路の構成図である。

符号の説明

１１，１６，１６ａ ＥＸＯＲ
１２，２３ インバータ
１３ セレクタ
１４，１８，１８ａ ＡＮＤ
１５，１５ａ，２１，２２ カウンタ
１７，１７ａ ＦＦ
２４ 加算器

Claims (5)

1. 測定対象の第１及び第２の２値信号の値が一致しているか否かを示す第３の信号を出力する位相差検出手段と、
   前記第３の信号の値を反転し、第４の信号として出力する信号反転手段と、
   選択信号に従って前記第３または第４の信号のいずれか一方を選択し、第５の信号として出力する選択手段と、
   連続して与えられるクロック信号を前記第５の信号に従ってカウントする計数手段とを、
   備えたことを特徴とする位相差計測回路。
2. 前記計数手段は、
   前記第５の信号が与えられたときに前記クロック信号の立ち下がりの回数をカウントする第１のカウンタと、
   前記第５の信号が与えられたときに前記クロック信号の立ち上がりの回数をカウントする第２のカウンタと、
   前記第１及び第２のカウンタのカウント値を加算してカウント結果を出力する加算器とを備えたことを特徴とする請求項１記載の位相差計測回路。
3. 測定対象の第１及び第２の２値信号の値が一致しているか否かを示す第３の信号を出力する位相差検出手段と、
   前記第３の信号の値を反転し、第４の信号として出力する信号反転手段と、
   選択信号に従って前記第３または第４の信号のいずれか一方を選択し、第５の信号として出力する選択手段と、
   前記第１の２値信号の変化検出を指定する指定信号に従い、該指定信号で指定された方向に該第１の２値信号が変化したときに、検出信号を出力する変化検出手段と、
   連続して与えられるクロック信号を前記第５の信号と前記検出信号に従ってカウントする計数手段とを、
   備えたことを特徴とする位相差計測回路。
4. 測定対象の第１及び第２の２値信号の値が一致しているか否かを示す第３の信号を出力する位相差検出手段と、
   前記第３の信号の値を反転し、第４の信号として出力する信号反転手段と、
   選択信号に従って前記第３または第４の信号のいずれか一方を選択し、第５の信号として出力する選択手段と、
   前記第１の２値信号の変化検出を指定する第１の指定信号に従い、該第１の指定信号で指定された方向に該第１の２値信号が変化したときに、第１の検出信号を出力する第１の変化検出手段と、
   連続して与えられるクロック信号を前記第５の信号と前記第１の検出信号に従ってカウントする第１の計数手段と、
   前記第２の２値信号の変化検出を指定する第２の指定信号に従い、該第２の指定信号で指定された方向に該第２の２値信号が変化したときに、第２の検出信号を出力する第２の変化検出手段と、
   前記クロック信号を前記第５の信号と前記第２の検出信号に従ってカウントする第２の計数手段とを、
   備えたことを特徴とする位相差計測回路。
5. 前記計数手段は、
   前記第５の信号と前記検出信号が与えられたときに前記クロック信号の立ち下がりの回数をカウントする第１のカウンタと、
   前記第５の信号と前記検出信号が与えられたときに前記クロック信号の立ち上がりの回数をカウントする第２のカウンタと、
   前記第１及び第２のカウンタのカウント値を加算してカウント結果を出力する加算器とを備えたことを特徴とする請求項３または４記載の位相差計測回路。

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