SU595872A1 - Устройство дл регулировани передачи данных - Google Patents

Description

1

Изобретение относитс  к технике св зи и может использоватьс  в устройствах дл  устранени  временных сдвигов данных, прннимаемых но двум лини м св зи.

Известны устройства дл  регулированн  передачи данных.

Однако из известных устройств дл  регулировани  .ачи данных содержит в каждой линии буферные накопители на полный кадр информации н линию задержки цикловых импульсов, выходной сигнал которой считывает данные одиовременно со всех накопителей 1.

Однако использование накопителей с большим объемом пам ти приводит к задержке сигнала н усложн ет аппаратуру.

Наиболее близким техническим решением к изобретению  вл етс  устройство дл  регулировани  передачи данных, содержащее генератор сигналов считывани , выход которого через блок буферной задержки считывани  подключен к входу первого индикатора резерва пам ти и через первый элемент ИЛИ - к входу разрешени  сдвига регистра пам ти, выход которого подключен к сигнальному входу блока выравниваюшей задержки непосредственно, а к сигнальному входу регистра пам ти - через коммутатор записи, иричем вход записи блока выравниваюш,ей задержки соединен с выходом блока буферной

задержки считывани , а вход считывани -с выходом генератора сигналов считывани  2.

Иаиболее сушественным недостатком такого устройства  вл етс  больша  задержка данных, поступающих в нам ть при регулн юваннп .

Цель изобретени  - сокращение времени задержки данных при регулированнн.

Дл  достнжспн  поставленной цепи в устройство дл  регулировани  передачи данных, содержащее генератор снгналов счнтыванн , выход которого через блок буферной задержки счнтывани  нодключен к входу первого индикатора резерва пам ти и через первый элемент ИЛИ - к входу разрешени  сдвига регистра пам ти, выход которого подключен к сигнальному входу блока выравнНБаюн;ей задержки непосредственно, а к сигнальному входу регистра нам ти - через коммутатор запнсн, причем вход записи блока выравннвающей задержки соединен с выходом блока буферной задержкн счнтывани , а вход счнтывани - с выходом генератора сигналов считывани , введены коммутатор линий св зи , блок буферной задержки четных кадрон, блок буферной задержки нечетных кадров, триггер коммутации каналов запнсн, элемент И, второй н третий элементы ИЛИ, коммутатор сигнала цнклической перезаписи, индикаТО ) конца цикла, коммутатор установлен, второй индикатор резерва пам ти и блок циклической перезаписи, при этом выход сигналов записи иачетиых кадров коммутатора липий св зи подключсп к первому входу блока буферной задержки нечетных кадров и через торой элемент Р1ЛИ - к второму входу блока буферной задержки четиых кадров, а выход сигналов записи четных кадров коммутатора линий св зи подключеи к первому вход блока буферной задержки четпых кадров, выход которого и ВВ1ХОД блока буферной задержки нечетпых кадров соединены с н.ходами блока циклической церсзаписи п с входами триггера коммутации каналов записи, выход которого соединен с управл юн1им входом ксПШутатора сигнала циклической перезаписи , сигнальный вход которого соединен с первым выходом блока циклической псрезапнс 1 , а выходы подключены к вторым входам и второго индикаторов резерва пам ти , выход сигнала никла коммутатора линии св зи соединен с первым установочным г)ходом индикатора конца цикла, выход которого подключен к установочным входам иидиx .iTopa резерва пам ти через последовательiio соединенные элемент PI и коммутатор установки , управл ющий вход которого соеди;iOf; с соответствующим выходом коммутатора линий , а выходы спгиалов даппых коммутг .тора линий св зи подключены к коммутлтогу запис, управл юн1ие входы которого соединены с выходами иидикаторов резерва TPMSiTii, нодключсиными Т1у;-тнй элемент . к третьему управл ющему входу коммутатора запиеи и к; другому входу элемента И, выход которого подключен к входу управлеги  фазой генератора сигналов считывани , к другому входу которого подключеи второй выход блока циклической перезаписи, нсг-вый выход которого подключен к вторым входам блока буфер; ой задержки считывани , блока буферной задержки нечетных кадров , другому входу второго элемента ИЛИ, к :,торому ВХОД} индикатора конца цикла и к npyiOMy входу первого элемента ИЛИ, а третн выход блока цикличеекой пер-езапиеи сос-дпнеи с Т1)етьими входами блоков буферной зад-ржки четиых и нечетных кадров и блока буфер11ой задержки считывани , четвор-тый ВВ1ХОД блока циклической перезаписи подключен к т)етьему входу иидикатора конца цикла, а вход второго ипдикатора резерва пам ти сосдииеп с соответствующим входом icpiioro индикатора резерва пам ти.

На чертеже приведена ст)уктурпа  электрическа  схема предложс1и- ого устройства .тл  регулировани  передачи данных.

Устройство дл  регулнровапи  передачи данных содержит генер;/гор 1 сигиалов счи;Ы1;а/1И , выход которого через блок 2 буферной задс|)-:(н считьгзаки  подключен к входу первого индикатора 3 резерва пам ти и через первый элемент Р1ЛИ 4 - к входу разоещели  двига регистра 5 пам ти, вь;ход которого

подключен к еигнальному входу блока 6 выравнивающей задержки нeпocjJeдcтвeинo, а к сигнальному входу регистра 5 пам ти - через коммутатор 7 записи, прггчем вход записи блока 6 выравнивающей заде)жки соедииеи с выходом блока 2 буферной задержки считываии , а вход считывани  - с выходом геие)атора 1 сигиалов считывани , коммутатор 8 линий св зи, на входы которого ПОСТУпают две группы сигпалов с двух линий св зи , блок 9 буферной .задержки четных кадров, блок 10 буферной задсрж;ки печетиьгх кадров, триггер П коммутации каиалов зациси, элемент И 12, второй элемеит PI Л И 13, тре ий

элемеит ИЛИ 14, коммутатор 15 сигнала цнклической персзапиеи, индикатор 16 копца цикла, коммутатор 17 установки, второй иидикатор 18 резерва пам ти и блок 19 циклической перезаписи, при этом выход енгпалов

записи нечетных кадров коммутатора 8 линий ев зи под,ключен к первому входу блока 10 буферпой задержки псчетпых кадров п через второй элемеит ИЛИ 13 - к второ.му входу блока 9 буферпой задержки четных кадров.

му входу блока 9 буферной задержки четных кадров, выход которого и выход блока 10 буферной за.гтержки печетных кадров еоединены

е входами блока 19 никлической пе|)езапнсн и е входами триггер.а 1 ком.тутаг1ии каналов запиеи, 15ыход которого еосдииеп с упоавл юП1 ,им входом коммутатора 15 сщиала цик.чической перезаписи, сигнальный вход которого

соедннен с первым выходом блока 19 ц 1клической перезапиеи, а выходы подключеиы к вторым входам первого ппдикатора 3 резерва пам ти и второго индикатора 18 резерва пам ти , выход сигиала цик;1а коммутатора 8 шпий св зи соедииеи е первым устаповочпым

входом ипдикатора 16 конца цикла, выход которого подключен к устаповочиым входам первого иидикатора 3 р езерва пам ти и второго индикато)а 18 резерва пам ти через иоеледовательно соедипепные эле.мент PI 12 н коммутатор 17 устаповилн, унравл юнхий 13ХОД которого соеди)-:еп е соо1ветствуюлнм выходом коммутатора 8 линий св зи, а выходы сигналов даппых коммутатора 8 липий

ев зи но.тключены к ко.ммутатору 7 , уиравл ющие входы которого соедииеиы с выходами первого иидикатора 3 резерва пам ти н второго ипдпкатора 18 резерва пам ти, подключенными через третий элемсп 14 к

третьему управл ющему входу коммутато1)а 7 запиеи и к другому входу элемента И 12, выход которого подключеп к входу управлени  коррекцией фазы генератора 1 сигналов считыванн , к другому входу которого подключей второй выход блока 19 цикличес :ой нерезаииси, нервыii выход которого подключен к второму входу первого элемента 11ЛИ 4 и к вторым входам блока 2 буферпой задерЖки считывани , блока 10 буферной задержки

нечетных кадров и другому входу второго элемента ИЛИ 13, а третий выход блока 19 циклической перезаписи соединен с третьими входами блока 2 буферной задержки считывани , блока 9 буферной задержки четных кадров и блока 10 буферной задержки нечетных кадров , четвертый выход блока 19 циклической перезаписи подключен к третьему входу индикатора 16 конца цикла, а вход второго индикатора резерва пам ти соединен с соответствующим входом первого индикатора резерва пам ти.

Устройство дл  регулировани  передачи данных работает следующим образом.

На вход устройства с двух линий св зи поступают сигналы данных, представл ющие собой последовательность кадров длительностью TK, которые могут следовать друг за другом с паузой длительностью не более Гп, когда кадр данных в одной линии оканчиваетс  раньще пли позже, чем начинаетс  кадр в другой линии.

Одновременно на вход коммутатора 8 поступают синхроимпульсы, цикловые импульсы и импульсы начала кадра. На выходе устройства имеетс  при этом непрерывный поток информации, синфазный с синхроимпульсами.

2Т,

Регистр 5 имеет

разр дов, где т длительность единичного интервала. Входные сигналы данных через коммутаторы 7 и 8 ввод тс  в регистр Бис помощью генератора 1 считываютс  на выход устройства «непрерывный поток информации. Считывание данных производитс  начина  со старщего разр да регистра 5, при этом, если кадры данных не перекрываютс , то запись в первых W  чейках всегда отсутствует, а л-W  чеек зан то. Занись производитс  в W-ый разр д, поэтому данные в регистре 5 циклически перезаписываютс  с его выхода через коммутатор 7 на вход первого разр да. Циклическа  перезапись осуществл етс  в течение интервала , где А - период высокочастотного сигнала тактовой синхронизации, а интервал Гц формируетс  блоком 19 при поступлении единичного элемента, запись которого в регистр 5 производитс  в момент, задержанный относительно начала интервала перезаписи па Брем  Wf. Величипа W вычисл етс  и хранитс  в индикаторах 3 и 18. Дл  того чтобы операции считывани  и записи не накладывались друг на друга по времени используетс  блок 2. При этом, если импульс считывани  по вл етс  на выходе генератора 1 в момент интервала перезаписи, то он задерживаетс  в блоке 2 до конца интервала на врем  не более лА. Дл  компенсации флуктуации момента считывани  и получени  равномерного сигнала данных между выходом регистра 5 и выходом всего устройства включен блок 6. Дл  записи данных в регистр 5 одновременно с двух линий при перекрытии кадров используютс  два канала записи с индикаторами 3 и 18. В момент прпхода первого единичного элемента последуюп1его кадра резерв пам ти в индикаторе, соответствующем текущему кадру , составл ет We и до конца кадра остаетс  М единичных элементов. Тогда первый едиипчпый элемент последующего кадра записываетс  в (We-Л)-ую  чейку, а L-ый в (We- -М-L+ 1)-ую  чейку.

Номер  чейки, в которую доллчсн записыватьс  очередной единичпый элемент текущего кадра, хранптс  в основном индикаторе 3, а последующего кадра - в пндекаторе 18. Причем величина А выбираетс  из услови  .

Дл  исключени  потерь бита текущего пли

последующего кадра, которому соответствует синхроимпульс записи, приход п1,ий во врем  циклической перезаписи по последующему или текущему кадру, с выхода коммутатора 8 указанпый синхроимпульс записи поступает

в блок 19 через блоки 9 и 10. Начальное число в индикатор 18 записываетс  в соответствии с числом, наход щимс  в индикаторе 3, и числом еп1,е не прин тых бит текущего кадра. Дл  этого служит индикатор 16.

Переключение каналов записи производитс  коммутатором 8. Нечетные кадры заппсываютс  по капалу, включающему в себ  коммутатор 8, блок 10, блок 19, индикатор 3 и верхнюю  чейку коммутатора 7. Четные кадры заипсываютс  по каналу, включающему в себ  коммутатор 8, блок 9, блок 19, индикатор 18 и среднюю  чейку коммутатора 7. Подключепие выхода блока 19 к соответствующему индикатору осуществл етс 

коммутатором 15, управл емым триггером 11, состо ние которого зависит от по влени  сиихроимпульса заппсп на выходе блока 9 пли 10. Выбор дополшггсльпого индикатора резерва пам ти, соответств ющего последнему кадру, в который устапавливаетс  начальный сигнал, осуществл етс  коммутатором 17, управл емым сигналом с выхода коммутатора 8. Выход элемента НЛН -1 подключен к входу регпстра 5, а выход э.юмеита Р-1ЛР1 13 -к входу блока 9. Элемент HЛPi 14 подключен выходом к входу комм татора 7 и входу элемента Н 12.

Такое устройство обеспечивает сокращение времени задержки данных при регулировании

II повыщает надежность путем уменьшени  объема пакопител .

Формула и 3 о б р е т е п п  

Устройство дл  регулировапи  передачи данных, содержаи,ее генератор сигналов считывани , выход которого через блок буферной задержки считывани  подключен к входу первого индикатора резерва пам ти и через первый элемент НЛН - к входу разрспюпи  сднпга регпстра пам ти, выход которого подключен к с гп;,л Л10му блока вырапниваюп1 ,ей задержки пспосредствонпо, а к сигпальпому регпстра пам ти -- чсре: коммутатор записи, причем вход заппсп блока выравпиваюпдей задержки соединен с выхо