JPS63267094A - 時間スイツチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタル交換機において通話路スイッチとし
て使用される時間スイッチに関し、特に小形、大容量が
実現できる時間スイッチに関する。

（従来の技術） 従来、時間スイッチとしては各種のものが提案されてい
るが、ここでは、最も一般的な書換え可能形メモリ（Ｒ
ＡＭ）開時間スイッチとシフトレジスタφゲートマトリ
クス形時間スイッチとを従来例として示す。

第２図（Ａ）は、従来のＲＡＭ形時開時間スイッチ成例
である。ここで、９０１は時間スイッチメモリ、９０２
は保持メモリ、９０３はシーケンシャルカウンタ、９０
４は入力端子、９０５は出力端子、９０６は制御端子で
ある。

まず、制御端子９０６よりタイムスロット入れ替え情報
が入力され、時間スイッチ９０１に書き込むべきアドレ
ス番号順が保持メモリ９０２へ書き込まれる。次に、入
力端子９０４より入力したディジタル信号列は、タイム
スロット単位に保持メモリ９０２に書き込まれたアドレ
ス番号順に従い、時間スイッチメモリ９０１へ書き込ま
れる。

次に、時間スイッチメモリ９０１からの読み出しは、シ
ーケンシャルカウンタ９０３に従い、アドレス＃１〜＃
ｎまで順番に行われ出力端子９０５へ出力される。

次に従来のシフトレジスタ・ゲートマトリクス形時間ス
イッチを第２図（Ｂ）について説明する。

ここで、１００１は入力シフトレジスタ、１００２は出
力シフトレジスタ、１００３はゲートマトリクス、１０
０４はゲートマトリクス１００３の各叉点対応に設置さ
れる保持メモリ、１００５は入力端子、１００６は出力
端子、１００７は制御端子である。以下、動作の説明を
行う。

まず、制御端子１００７よりタイムスロット入れ替え情
報が入力され、該情報はゲートマトリクス１００３中の
閉じるべき叉点に対応する保持メモリ１００４へ書き込
まれる。一方、入力端子１００５より入力したディジタ
ル信号列は、入力シフトレジスタ１００１へ順次送られ
、ディジタル信号列の各タイムスロットが空間上に展開
される。

次に、前記保持メモリ１００４の内容に従いゲートマト
リクス１００３の各叉点が閉じられ、入力シフトレジス
タ１００１の出力線１０１１〜１０１ｎの各線から出力
シフトレジスタ１００２の入力線１０２１〜１０２ｎの
各線まで１対１に接続される任意のパスが形成され、入
力シフトレジスタ１００１の内容が出力シストレジスタ
１００２の任意の位置へ転送される。次に、出力シフト
レジスタ１００２の内容は、右から順次出力端子１００
６へ出力される。

（発明が解決しようとする問題点） 前述した、ＲＡＭ形時開時間スイッチ入出力ディジタル
信号列速度がＲＡＭの書き込み・読み出し速度によって
制限され、多重度が低く押えられるという欠点を有する
。

また、シフトレジスタ拳ゲートマトリクス形時間スイッ
チの場合には、ゲートマトリクスのハード量がスイッチ
多重度（ｎ）の２乗のオーダで増大するため、スイッチ
の小形・大容墓化が困難であった。

本発明の目的は、上記問題点の双方を解決するとともに
、制御情報の書き替え速度の高速化も実現できる時間ス
イッチを提供することにある。

（問題点を解決するための手段） 上記の目的を達成するため、本第１の発明は、複数チャ
ネルのディジタル信号列が時分割多重されてなる入力信
号と複数の制御信号とを入力し、前記制御信号に基いて
チャネル間の時間順序入れ替えを行い出力する時間スイ
ッチにおいて、前記入力信号を１チャネル単位で遅延さ
せて第一の出力線へ出力するとともに、前記制御信号が
論理値“１”のときには第二の出力線へ出力し論理値“
０“のときには前記第二の出力線へ出力しない出力制御
回路を複数有し、各出力制御回路を、第一の出力線の出
力が次段の入出力制御回路の入力信号として入力するよ
うに、順次縦続接続して構成される出力制御回路群と、
該出力制御回路群の前記第二の出力線群の論理和をとり
出力する論理回路とを備えることを特徴としている。

また、本第２の発明は、複数チャネルのディジタル信号
列が時分割多重されてなる入力信号と複数の制御信号と
して光信号を用い、前記制御信号に基いてチャネル間の
時間順序入れ替えを行い出力する時間スイッチにおいて
、ハーフミラ−と光遅延線とからなり、入力信号をハー
フミラ−に入力し分岐された光信号の一方は光遅延線を
介して１チャネル分遅延させて第一の出力線へ出力し、
もう一方の光信号は第二の出力線へ出力し、制御信号は
前記ハーフミラ−の透過光または反射光が前記第二の出
力線へ出力されるように入力するようにした出力制御回
路を複数有し、各出力制御回路を、第一の出力線を次段
の入出力制御回路群の入力信号として入力するように、
順次縦続接続して構成される出力制御回路群と、該入出
力制御回路群の前記第二の出力線群を人力する光結合器
と、光結合器の出力を入力し予め設定された光信号レベ
ル以上の光信号が入力されるとこれを検出する光検出器
とを備えることを特徴としている。

本第３の発明は、入力タイムスロット位置と出力タイム
スロット位置の差を示すｎビットからなるヘッダ情報と
、データ情報とを含むディジタル信号の複数チャネルが
時分割多重されてなるディジタル信号列を入力し、前記
ヘッダ情報に基いてタイムスロット位置の入れ替えを行
い出力する時間スイッチにおいて、ディジタル信号列を
入力し、ヘッダ情報を第一の出力線へ出力し、データ情
報を第二の出力線へ出力するヘッダ抽出回路と、前記ヘ
ッダ抽出回路の第一の出力線へ出力されたヘッダ情報を
入力し、ｎビットからなる該ヘッダ情報に対してＮ−２
個の出力を有し、ヘッダ情報の値ｉ　（０〜２”−１）
仲対して、第１番目の出力端子に１データ情報分憂上１
タイムスロット分以下の時間幅を有する制御信号を（ｉ
＋１）タイムスロットだけ遅延させて出力する制御回路
と、前記ヘッダ抽出回路の第二の出力線へ出力されたデ
ータ情報と前記Ｎ個の制御信号を入力し、該データ情報
を１タイムスロット単位で遅延させて第一の出力線へ出
力するとともに、前記制御信号が論理値“１“のときに
は第二の出力線へ出力し論理値“０“のときには第二の
出力線へ出力しない出力制御回路を複数存し、各出力制
御回路を第一の出力線の出力が次段の入出力制御回路の
入力信号として入力するように、順次縦続接続して構成
され、前記データ情報を第１段目の入出力制御回路の入
力信号として与え、前記制御回路のＮ個の制御信号を各
出力制御回路の制御信号として与えるようにした出力制
御回路群と、該出力制御回路群の前記第二の出力線群の
論理和をとり出力する論理回路とを備えることを特徴と
している。

（作用） 時間スイッチの機能は、入力ディジタル信号列の任意の
タイムスロットを任意位相だけ遅延させるものと記述す
ることができる。即ち、下記のような数式で記述できる
。

ｆ　（ｔ）−ＣＩ　　（ｔ　）　ｇ　（ｔ　−Ｔ　）＋
　Ｃ２（ｔ）ｇ　　（ｔ　　２Ｔ） ＋・・・・・・ｃ　　（ｔ）ｇ　　（ｔ−ｎＴ）ここで
、ｔは時間、Ｔはタイムスロット長（位相）、ｎはタイ
ムスロット数、ｇ　（ｔ）は入力信号、ｃｔ（ｔ）、・
・・ｃｎ　（ｔ）は制御信号、　ｆ（１）は出力信号で
ある。

本発明は基本的に、人力ディジタル信号列の位相を任意
数だけ遅延させる手段と、任意位相だけ遅延された信号
の任意のものを選択する手段とにより、前述の時間スイ
ッチの機能を実現するものである。

従来のこの種の機能は、前述の如く入力ディジタル信号
列をＲＡＭに一時蓄積し、読み出し順序を制御すること
で実現するＲＡＭ形時開時間スイッチたは、入力ディジ
タル信号列を入力シフトレジスタにより空間的に展開し
、マトリクススイッチを用いて入出力シフトレジスタの
任意の入出力線間を接続し、出力シフトレジスタにより
時系列的に出力することにより実現するシフトレジスタ
・ゲートマトリクス形時間スイッチによって実現されて
いた。したがって、入力ディジタル信号列の位相を任意
数だけ遅延させる手段と、任意位相だけ遅延された信号
の任意のものを選択する手段とは明確に分離されていな
かった。本発明は、上記二つの手段を明確に分離したこ
とに従来技術との差異がある。即ち、 本箱１の発明によれば、シフトレジスタを用いて入力デ
ィジタル信号列の位相を任意数だけ遅延させ、制御信号
の論理値によって任意の位置の前記出力制御回路群の第
二の出力線の出力を制御し、該第二の出力線の複数個の
論理和をとることにより任意位相だけ遅延された信号の
任意のものを選択する。

また、本箱２の発明によれば、入力信号と制御信号とし
て光信号を用い、出力制御回路群の光遅延線を用いて入
力ディジタル信号列を位相の任意数だけ遅延させ、任意
数遅延された光入力信号と光制御信号をハーフミラ−に
入射し、該ハーフミラ−の一方の出力を光結合器に入力
し、該光結合器の出力を光検出器に入力し、予め設定さ
れた光信号レベル以上の光信号を検出することにより任
意位相だけ遅延された信号の任意のものを選択する。

また、本箱３の発明によれば、前記第１の発明の作用に
加え、入力ディジタル信号列の位相遅延量を指示するへ
歩ダ情報から、前記第１の発明における時間スイッチを
動作させるのに必要な制御信号を論理回路によって生成
する。

したがって、入力ディジタル信号列を一時蓄積するＲＡ
Ｍを用いないため高速動作が可能であり、また、ゲート
マトリクスを用いないため、少いハード量で時間スイッ
チを構成できる。したがって、スイッチの大容量化が実
現可能である。また、第３の発明によれば、制御情報に
基づく時間スイッチの制御が論理回路でハードウェア処
理できるため、制御情報の書換え速度の高速化も可能で
ある。

各本発明の作用をパラレルアルゴリズム理論を用いて、
さらに詳しく説明する。パラレルアルゴリズム理論では
、一定の処理を行うモジュールとモジュール間を結ぶア
ームからなるネットワークによって特定の機能を実現し
く与えられた問題を解き）、そのネットワークのノード
数（Ａ）と処理遅延時間（Ｔ）とのトレードオフを評価
し、最適なネットワーク構成を得ることを目的としてい
る。上記トレードオフを評価する尺度としては、一般に
Ａｒ１が使用される。

本発明の利用分野である時間スイッチの場合、前述の機
能を実現するネットワークは、ノード数がｎのオーダ（
以下、Ａ　−０（ｎ）と示す）、処理遅延時間もｎのオ
ーダ（Ｔ−〇（ｎ））であることが下限値であることは
明らかである。即ち、「Ａｒ１−０（ｎ３））であれば
最適である」といえる。

従来技術で示したシフトレジスタ・ゲートマトリクス形
スイッチの場合は、Ａ　”　Ｏ（ｎ２）　、Ｔ　−０（
ｎ）　１．’、ＡＴ２−０（ｎ’　）であり、最適でな
い。

これに対して、本発明によれば、Ａ−０（ｎ）、Ｔ＝Ｏ
（ｎ）　１．’、ＡＴ２＝Ｏ（ｎ３）となり、最適ネッ
トワークが得られる。

（実施例） 第１図（Ａ）　（Ｂ）は第１の発明の第１の実施例を示
すものである。ここでは、簡単のためタイムスロット数
を４とするとともに、１チャネル幅−１ビットの例を示
している。図中１０１〜１０４は、入力信号と制御信号
を入力し、入力信号を１タイムスロット分遅延させて第
一の出力線１１１〜１１４へ出力するとともに、制御信
号が論理値“１＃のときには第二の出力線１３１〜１３
４へ出力するモジュールとしての出力制御回路（以下単
にモジュール）で、それぞれｐフリップフロップ１０１
１〜１０４１とアンドゲート１０１２〜１０４２とから
なる。１４０は、モジュール１０１〜１０４を第一の出
力線１１１〜１１４の出力が次段の入力信号として入力
するように縦続接続されたモジュール群すなわちシフト
レジスタ、１５０は該モジュール群１４０の前記第二の
出力線群１３１〜１３４の論理和をとり出力する論理回
路、１６０は入力端子、１６１はクロック信号を入力す
るクロック端子、１７０は出力端子、１２１〜１２４は
制御端子である。

以下、第１図（Ｂ）のタイムチャートを用いて動作を説
明する。ここでは、動作の一例として、チャネル情報Ａ
を２タイムスロツトシフト、チャネル情報ＢおよびＣを
３タイムスロツトシフト、チャネル情報りを４タイムス
ロツトシフトする場合について説明する。まず、入力端
子１６０より入力されたチャネル情報ＡＯはモジュール
１０１へ入力され制御端子１２１が論理値“Ｏｍである
から第一の出力線１１１へ１タイムスロット分遅延され
て出力される。次に、モジュール１０２では′、制御端
子１２２が論理値“１＃であるからチャネル情報ＡＯが
第一の出力線１１２および第二の出力線１３２へ１タイ
ムスロット分遅延されて出力される。同時に、モジュー
ル１０１には次のチャネル情報ＢＯが入力されるが、制
御端子１２１が論理値＃０”であるため第一の出力線１
１１へ１タイムスロット分遅延されて出力される。以下
同様に、チャネル情報Ａ−Ｄがモジュール間を１タイム
スロット分遅延されて転送されていく過程で、制御端子
１２１〜１２４が論理値“１”であるときには各モジュ
ールの第二の出力線１３１〜１３４への１タイムスロッ
ト分遅延されて出力される。

論理回路１５０では、モジュール群１４０の第二の出力
線群の論理和をとり出力端子１７０へ出力すれば、タイ
ムスロット間の時間順序が入れ替えられた出力ディジタ
ル信号列が得られる。

前述の実施例では１チャネル幅−１ビットの例を示した
が、１チャネル幅−ｎビットの場合には第３図（Ａ）に
示すごとく、各モジュール（例えば１０１）のＤフリッ
プフロップを１０１１−１〜１０１１−ｎの如くｎ段に
構成すればよい。或は第３図（Ｂ）に示すごとく、第１
図に示す回路全体をＡとすると、該回路Ａをｎ面もつよ
うに構成し、各回路の入力端子１６０の前段に直並列変
換回路Ｓ／Ｐを、出力端子１７０の後段に並直列変換回
路Ｐ／Ｓを設けるようにしてもよく、或は又第３図（Ａ
）と第３図（Ｂ）とを組合せる手段を用いてもよい。

第４図（Ａ）　（Ｂ）は、第１の発明の第２の実施例を
示すものであり、フレーム内ＴＳＳＩを保証する（入力
ディジタル信号列における同一フレーム内のチャネル情
報（例えばＡＯ〜Ｄｏ）は、出力ディジタル信号列にお
ける同一フレーム内に必ず存在することを保証するもの
）場合の構成例である。

図中２０１〜２０７は前述したと同様のモジュール、２
１１〜２１７は第一の出力線、２３１〜２３７は第二の
出力線、２０１１〜２０７１はＤフリップフロップ、２
０１２〜２０７２はゲート回路であり、タイムスロット
数をｎとすれば、第１図の例ではモジュール数をｎとす
るのに対して、第４図（Ａ）ではモジュール数を２ｎ−
１とする点以外は第１図と同様であるため、タイムチャ
ートを第４図（Ｂ）に示し、動作の詳細な説明は省略す
る。

第５図（Ａ）　（Ｂ）は第２の発明の実施例を示すもの
である。図中５０１〜５０４はハーフミラ−１５１１〜
５１３は光遅延線、５２１は光結合器、５２２は光検出
器であり、第１図と同一の番号は同一の機能を実現する
ものである。ただし、入力信号および制御信号として光
信号を用いる点が第１図と異る。

以下、動作を説明する。入力端子１６Ｇより入力された
光信号は、ハーフミラ−５０１により分岐され、光遅延
線５１１を経て第一の出力線１１１、並びに第二の出力
線１３１へ出力される。このとき、制御端子１２１に光
信号が入力されていればこの光信号が第二の出力線１３
１に加算されて出力される。以下、ハーフミラ−５０２
〜５゜４、光遅延１１５１２〜５１３を通過する光信号
も同様に、制御端子１２２〜１２４に光信号が入力され
れば、第二の出力線１３２〜１３４へ加算されて出力さ
れる。光結合器５２１では、モジュール群１４０の第二
の出力線群１３１〜１３４から人力される光信号を結合
し光検出器５２２へ出力する。光検出器５２２では、予
め設定された光信号レベル以上の光信号が入力されると
これを検出し出力端子１７０へ出力する。尚、この光検
出レベルを第５図（Ｂ）に示すように、入力光または制
御光のみ入射した場合の光レベル以上、入力光および制
御光が加算されたときの光レベル以下とする。また制御
光のハーフミラ−での反射光の影響を除去するには、ハ
ーフミラ−の前段に光アイソレータを挿入すれば良い。

第６図（＾）（Ｂ）は第３の発明の実施例を示すもので
ある。第１図との違いは以下の手段を追加したことであ
る。なお、クロック端子１６１は図の簡略の為省略しで
ある。図中７１０は入力されたディジタル信号列からヘ
ッダ情報を抽出するヘッダ抽出回路、７２Ｇは、前記ヘ
ッダ抽出回路？１０の出力信号を入力し、ｎビットから
なる該ヘッダ情報に対してＮ　＝　２　ｆ１個の出力を
有し、ヘッダ情報の値ｉ　（０〜２”−１）に対して、
第五番目の出力端子に１データ情報分以上１タイムスロ
ット分以下の時間幅を有するパルス信号をｉ＋１タイム
スロットだけ遅延させて出力する制御回路、７２１はシ
フトレジスタ、７２２はラッチ、７２４〜７２６はゲー
ト回路、７２７−１〜７２７−１０は遅延回路、７３０
は位相調整回路、７４Ｇは入力端子、７５０はトリガ端
子である。

第６図（Ｂ）のタイムチャートを用いて動作を説明する
。ここでは簡単のため、入力タイムスロット位置と出力
タイムスロット位置の差を示すヘッダ情報が２ビツトの
場合を示しである。ヘッダ情報とデータ情報とを含むデ
ィジタル信号の複数チャネルが時分割多重されたディジ
タル信号列が、入力端子７４０へ入力されると、まず、
ヘッダ抽出回路７１０によってヘッダ情報７６０とデー
タ情報７７０に分離される。次に、ヘッダ情報は制御凹
路７２０内のシフトレジスタ７２１へ入力され並列に展
開される。トリガ端子７５０には１データ情報分以上１
タイムスロッ、ト分以下の時間幅を有するパルス信号が
与えられ、シフトレジスタ７２１の内容がラッチ７２２
へ転送されるとともに、ゲート回路７２４，７２５，７
２６．遅延回路７２７−１〜７２７−１０によって前記
ヘッダ情報の値ｉ　（０〜２ｎ−１）に基いて第１番目
の出力端子に前記パルス信号が（ｉ＋１）タイムスロッ
トだけ遅延されて出力される。例えば、ヘッダＡＯが“
０１“であるがら制御端子１２２へ１タイムスロット分
遅延されて出方され、ヘッダＢＯはｍ１ｏ″であるから
制御端子１２３へ２タイムスロット分遅延されて出力さ
れる。

一方、データ情報７７０は位相調整回路７３０によって
入力端子１６０と制御端子１２１〜１２４間の入力タイ
ミングが調整されて、出力端子１６０へ入力される。以
下の動作は第１図に示す第１の実施例と同様である。

（発明の効果） 以上説明したように、本発明によれば、バラレルアルゴ
リズム理論に基いた最適な時間スイッチを構成できる。

即ち、最小オーダのハード量（面積）で最小オーダの遅
延時間特性を有する時間ス、イッチを提供可能である。

したがって、スイッチの大規模化と入出力ディジタル信
号列の高速化、制御情報の書き替え速度の高速化を同時
に実現することが可能である。本発明は、回路のＬＳＩ
化あるいは、光回路化に適しており、ハード量と特性の
トレードオフの良好な時間スイッチを提供可能である。

【図面の簡単な説明】

第１図（Ａ）は第１の発明の第１の実施例を示す構成図
、第１図（Ｂ）は第１図（Ａ）の動作を説明するタイム
チャート、第２図（＾）は従来のＲＡＭ形時開時間スイ
ッチ成図、第２図（Ｂ）は従来の“シフトレジスタ・ゲ
ートマトリクス開時向スイッチの構成図、第３図（Ａ）
　（Ｂ）　　は第１の発明の第１の実施例の変形を示す
構成図、第４図（Ａ）は第１の発明の第２の実施例を示
す構成図、第４図（Ｂ）は第４図（Ａ）の動作を説明す
るタイムチャート、第５図（Ａ）は第２の発明の実施例
を示す構成図、第５図（Ｂ）は光検出器の閾値を説明す
る図、第６図（Ａ）は第３の発明の実施例を示す構成図
、第６図（Ｂ）は第６図（Ａ）の動作を説明するタイム
チャートである。 １０１〜１０４・・・出力制御回路、１１１〜１１４・
・・第一の出力線、１２１〜１２４・・・制御端子、１
３１〜１３４・・・第二の出力線、１４０・・・出力制
御回路群、１５０・・・論理回路、１６０・・・入力端
子、１７０・・・出力端子、

Claims (3)

【特許請求の範囲】
1. （１）複数チャネルのディジタル信号列が時分割多重さ
   れてなる入力信号と複数の制御信号とを入力し、前記制
   御信号に基いてチャネル間の時間順序入れ替えを行い出
   力する時間スイッチにおいて、前記入力信号を１チャネ
   ル単位で遅延させて第一の出力線へ出力するとともに、
   前記制御信号が論理値“１”のときには第二の出力線へ
   出力し論理値“０”のときには前記第二の出力線へ出力
   しない出力制御回路を複数有し、各出力制御回路を、第
   一の出力線の出力が次段の入出力制御回路の入力信号と
   して入力するように、順次縦続接続して構成される出力
   制御回路群と、 該出力制御回路群の前記第二の出力線群の論理和をとり
   出力する論理回路と からなる時間スイッチ。
2. （２）複数チャネルのディジタル信号列が時分割多重さ
   れてなる入力信号と複数の制御信号として光信号を用い
   、前記制御信号に基いてチャネル間の時間順序入れ替え
   を行い出力する時間スイッチにおいて、 ハーフミラーと光遅延線とからなり、入力信号をハーフ
   ミラーに入力し分岐された光信号の一方は光遅延線を介
   して１チャネル分遅延させて第一の出力線へ出力し、も
   う一方の光信号は第二の出力線へ出力し、制御信号は前
   記ハーフミラーの透過光または反射光が前記第二の出力
   線へ出力されるように入力するようにした出力制御回路
   を複数有し、各出力制御回路を、第一の出力線を次段の
   入出力制御回路群の入力信号として入力するように、順
   次縦続接続して構成される出力制御回路群と、 該入出力制御回路群の前記第二の出力線群を入力する光
   結合器と、 光結合器の出力を入力し予め設定された光信号レベル以
   上の光信号が入力されるとこれを検出する光検出器と からなる時間スイッチ。
3. （３）入力タイムスロット位置と出力タイムスロット位
   置の差を示すｎビットからなるヘッダ情報と、データ情
   報とを含むディジタル信号の複数チャネルが時分割多重
   されてなるディジタル信号列を入力し、前記ヘッダ情報
   に基いてタイムスロット位置の入れ替えを行い出力する
   時間スイッチにおいて、 ディジタル信号列を入力し、ヘッダ情報を第一の出力線
   へ出力し、データ情報を第二の出力線へ出力するヘッダ
   抽出回路と、 前記ヘッダ抽出回路の第一の出力線へ出力されたヘッダ
   情報を入力し、ｎビットからなる該ヘッダ情報に対して
   Ｎ＝２＾ｎ個の出力を有し、ヘッダ情報の値ｉ（０〜２
   ＾ｎ−１）に対して、第１番目の出力端子に１データ情
   報分以上１タイムスロット分以下の時間幅を有する制御
   信号を（ｉ＋１）タイムスロットだけ遅延させて出力す
   る制御回路と、 前記ヘッダ抽出回路の第二の出力線へ出力されたデータ
   情報と前記Ｎ個の制御信号を入力し、該データ情報を１
   タイムスロット単位で遅延させて第一の出力線へ出力す
   るとともに、前記制御信号が論理値“１”のときには第
   二の出力線へ出力し論理値“０”のときには第二の出力
   線へ出力しない出力制御回路を複数有し、各出力制御回
   路を第一の出力線の出力が次段の入出力制御回路の入力
   信号として入力するように、順次縦続接続して構成され
   、前記データ情報を第１段目の入出力制御回路の入力信
   号として与え、前記制御回路のＮ個の制御信号を各出力
   制御回路の制御信号として与えるようにした出力制御回
   路群と、 該出力制御回路群の前記第二の出力線群の論理和をとり
   出力する論理回路と からなる時間スイッチ。