JPH0865318A

JPH0865318A - 非同期転送モード・データ・セル・ルーティング装置

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Publication number: JPH0865318A
Application number: JP15372695A
Authority: JP
Inventors: Charles Minc; シャール・ミン
Original assignee: METSUTO; MET
Current assignee: METSUTO; MET
Priority date: 1994-06-20
Filing date: 1995-06-20
Publication date: 1996-03-08
Anticipated expiration: 2019-11-10
Also published as: FR2721416B1; EP0689319B1; US5546393A; FR2721416A1; ES2181758T3; DE69527678T2; EP0689319A1; DE69527678D1; JP3585997B2

Abstract

(57)【要約】【目的】伝達を過度に遅らせず、セル間の競合を避け
る非同期転送モード・データ・セル・ルーティング装置
を提供する。【構成】ルーティング・ビット発生器は、シリアル・
シフト・モードとパラレル転送モードとを有する２^Ｎビ
ットの状態レジスタＳＲＥと、状態ビットが占有セルを
示す場合に１単位だけインクリメントするＬビットの第
１のカウンタ４７と、状態レジスタのシリアル出力端Ｓ
ＳＥから得られる状態ビットが自由セルを示す場合に１
単位だけデクリメントするＬビットの第２のカウンタ４
８と、カスケード接続された各々２^ＮビットのＬアドレ
ッシング・レジスタ（ＳＲ０，ＳＲ１，…）と、マルチ
プレクサ（５０）とからなり、ルーティング・ビット挿
入手段（４０）を備えたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、非同期転送モード（Ａ
ＴＭ）での通信の分野に関し、特に、ＡＴＭ型でのバイ
ナリ・データ・パケット（あるいはセル）・スイッチで
の逆オメガ・ネットワークの使用に関する。

【０００２】

【従来の技術および発明が解決しようとする課題】ＡＴ
Ｍ技術は、音声やビデオ・データ、コンピュータ・デー
タ、その他のデータを表すセルによってデータが運ばれ
る広帯域統合サービス・ネットワークについて考慮され
ている。ここでは、「セルの情報ビット」は、ユーザ情
報を表すビットとネットワーク情報（ＡＴＭセルのヘッ
ダ）を表すビットとの両方を意味すると理解される。

【０００３】２^N 個の入力端およびＬ段（Ｌ≦Ｎ）から
なる逆オメガ・ネットワークは、バイナリ・スイッチン
グ要素からなる２^N-1 行Ｌ列のマトリックスから構成さ
れ、バイナリ・スイッチング要素は以下のルール（各列
の入力端と出力端のボトムからトップへｉ＝０〜ｉ＝２
^N-1 で番号付ける）に従って相互接続された２つの入力
端と２つの出力端を有する。

【０００４】・０列の２^N 個の入力端は、２^N オーダー
の入力を構成する。・列Ｊ−１の出力端ｉは、列ｊの入力端Ｒｒｏｔ（ｉ）
に接続される。ただし、０≦ｉ≦２^N−１かつ１≦ｊ≦
Ｌ−１。・列Ｌ−１の出力端ｉは、ネットワークの出力端Ｒｒｏ
ｔ（ｉ）を構成する。ただし、０≦ｉ≦２^N−１。

【０００５】０と２^N −１間のｉは、Ｎビットで２進表
記され、表記Ｒｒｏｔ（ｉ）は０と２^N −１間の上記数
（ｉを表すＮビットに対応する２進表現）を使用し、右
への円順列を示す。例えば、Ｎ＝５かつｉ＝２５＝［１
１００１］₂ の場合、Ｒｒｏｔ（ｉ）＝［１１１００］
₂ ＝２８となる。逆オメガ・ネットワークの各段は、２
^N-1 バイナリ・スイッチング要素の列と、次の列に向け
て配置された相互連結パターンから成る。

【０００６】バイナリ・スイッチングをしている要素１
５は、図１のダイヤグラムに例示されている。下位の入
力端ＩＮ０と上位の入力端ＩＮ１は、各々２つの各自の
ＡＮＤゲート１６，１７と１８，１９の入力端に接続さ
れる。ＯＲゲート２０は、それぞれＡＮＤゲート１６と
１８の出力端に接続された２つの入力端と、要素１５の
下位の出力ＳＳ０を構成する出力端を有する。ＯＲゲー
ト２１は、それぞれＡＮＤゲート１７と１９の出力端に
接続された２つの入力端と、要素１５の上位の出力ＳＳ
１を構成する出力端を有する。

【０００７】要素１５は、さらに、クロック信号Ｈｇが
入力端され、Ｄ入力端が要素１５の上位の入力端ＩＮ１
に接続されるＤフリップフロップ２２を包含する。ＡＮ
Ｄゲート１６と１９の第２の入力端は、それぞれフリッ
プフロップ２２のＱ出力端に接続され、ＡＮＤゲート１
７と１８の第２の入力端は、それぞれフリップフロップ
２２の反転出力端ｉに接続される。

【０００８】例として、図２は３２個の入力端と図１で
示されたタイプのバイナリ・スイッチングをしている要
素１５から成る５つの段（Ｎ＝Ｌ＝Ｓ）を有する逆オメ
ガ・ネットワーク２４から構成されるスイッチング・フ
ァブリック（構造）を示す。図３は、３２個の入力端と
４つの段（Ｎ＝５，Ｌ＝４）を備え、集結段２６で補わ
れてなる逆オメガ・ネットワーク２５を有するスイッチ
ング・ファブリックを示す。図４は、３２個の入力端と
２つの段（Ｎ＝５，Ｌ＝２）を備え、３つの連続した集
結段２９，３０および３１で補われた逆オメガ・ネット
ワーク２８を有するスイッチング・ファブリックを示
す。

【０００９】図３と４の構造において、Ｎ−Ｌ個連続し
た集結段が各々２／１（総体的な構造は２^N 個の入力端
と２^L 個の出力端）の集結比率をそれぞれ有し、ｋ段目
の集結段は、列状に整理された２^N-k のＯＲゲート３３
から成る。各ＯＲゲート３３は、それぞれ前段（集結段
あるいは逆オメガ・ネットワークの最後の段）の２つの
連続的な出力端に接続された２つの入力端を有する。換
言すれば、２つの入力端が前段の出力端２ｉおよび２ｉ
＋１に接続されるＯＲゲート３３によって、ｋ番目の集
結段（１≦ｋ≦Ｎ−Ｌおよび０≦ｉ≦２^N-k −１）の出
力端ｉが、提供される。

【００１０】図２または３または４で図示されたタイプ
のファブリックの入力端に達している各データ・セル
は、セルをｂ（ｊ）＝１の場合に上位の出力端ＳＳ１
へ、ｂ（ｊ）＝０の場合に下位の出力端ＳＳ０へルーテ
ィングすることによって、少くともＬビットのヘッダ
（逆オメガ・ネットワークの列ｊのバイナリ・スイッチ
ング要素でスイッチングを制御するためのヘッダの（ｊ
＋１）番目のビットｂ（ｊ）、ただし、０≦Ｊ≦Ｌ−
１）を有する。

【００１１】このスイッチングは、セルの転送の間だけ
ビットｂ（ｊ）のフリップフロップ２２への記憶を許容
するよう調整されたクロック信号Ｈｇを列ｊの要素１５
へ送ることによって成し遂げられる。したがって、２つ
のセルが同時に全く同じルーティング・ビットｂ（ｊ）
を有する２つの入力端ＩＮ０およびＩＮ１に達するなら
ば、競合がバイナリ・スイッチング要素１５で起こる虞
れがある。

【００１２】種々のセルのために前述の方法で前述の競
合が発生するのを避けるためには、ルーティング・ビッ
トｂ（ｊ）を生成することが望ましい。逆オメガ・ネッ
トワークは、セルフ・ルーティングの性質を有する。こ
のことは、図２においてＮ＝Ｌの場合、各セルのヘッダ
の範囲内で包含され、かつ列の逆順で捉えられるルーテ
ィング・ビットｂ（Ｎ−１）...ｂ（１）,ｂ（０）が、
出力端アドレスのバイナリ表現であること、すなわち、
セルがルーティングされる逆オメガ・ネットワークの出
力端の数であることを表す。

【００１３】このセルフ・ルーティング特性は、Ｌ＜Ｎ
かつ逆オメガ・ネットワークの第Ｌ段が図３および４に
示されたようにＮ−Ｌの集結段に後続するというケース
に一般化可能である。Ｌのルーティング・ビットｂ（Ｌ
−１）、…、ｂ（０）は同様に出力端アドレス、すなわ
ちセルがルーティングされる総体的なファブリックの出
力端の数のバイナリ表現である。

【００１４】図２または３または４に表されるようなス
イッチング・ファブリックにおける競合を排除するルー
ティング・アルゴリズムが、文献（FR-A-2 678 794）に
開示されている。このアルゴリズムは、各自由セルの到
着に伴って、第１のカウント変数のデクリメントの結果
として自由または占有セルに出力アドレスを割り当て、
各占有セルの到着に伴って、第２のカウント変数のイン
クリメントの結果として占有セルに出力アドレスを割り
当てることからなる。

【００１５】これは出力端の下降円弧方向の自由セルの
ルーティング、および出力端の上昇円弧方向の占有セル
のルーティングを逆オメガ・ネットワーク中の競合の危
険なしで確認する。Ｌ＜Ｎで、２^L を超えるセルが同時
に入力端に到着することが可能であれば、逆オメガ・ネ
ットワークのＬ段で競合は引き起こされないが、集結段
に通じるＯＲゲートで衝突を引き起こすかもしれない。
前述の衝突を避けるために、そのアルゴリズムは、ゼロ
に設定されるよう２^L を超えるセルを提供する。前述の
設定はゼロに合わせるので、セルの損失を起こす、しか
し、ノックアウト・スイッチの集線装置のように前述の
損失の可能性は一般にかなり低い。

【００１６】各セル時間に、上述のアルゴリズムは、Ｌ
ビットの２^N 個のアドレスの計算とスイッチング・ファ
ブリックの２^N 個の入力端に同時にアドレスされる２^N
個の自由あるいは占有セルの挿入を含む。ソフトウェア
・インプリメンテーションは、重要なセル伝逹遅延を導
入する連続した計算および挿入を必要とする。同様な困
難は、ハードウェア・インプリメンテーションの場合に
も存在する。本発明の目的は、過度にそれらの伝逹を遅
らせないでセルの間の競合を避けるルーティング・ビッ
ト発生器を有する逆オメガ・ネットワークを含んだスイ
ッチング・ファブリックを構築することである。

【００１７】

【課題を解決するための手段】このように、本発明は、
Ｌ段および同期したセルを受信する２つの入力端を有す
る逆オメガ・ネットワークと、Ｌ≦Ｎである２つの整数
ＬおよびＮと、以下を含むルーティング・ビット発生器
を有する非同期転送モード・データ・セル・ルーティン
グ装置を提案する。シリアル・シフト・モードと各々が
ネットワークの２^N 個の入力端の一つに割り当てられた
セルが自由セルであるか占有セルであるかをか示す２^N
個の状態ビットを受け取るパラレル転送モードとを有す
る２^N ビットの状態レジスタと、シリアル・シフト・モ
ードにおいて状態レジスタのシリアル出力端から得られ
る状態ビットが占有セルを示す場合に１単位だけインク
リメントするＬビットの第１のカウンタと、シリアル・
シフト・モードにおいて状態レジスタのシリアル出力端
から得られる状態ビットが自由セルを示す場合に１単位
だけデクリメントするＬビットの第２のカウンタと、シ
リアル・シフト・モードおよびパラレル転送モードを備
え、１≦ｉ≦Ｌである場合にパラレル転送モードにおい
て（ｉ＋１）番目のアドレッシング・レジスタがｉ番目
のアドレッシング・レジスタの内容を受け取るようカス
ケード接続された各々２^N ビットのＬアドレッシング・
レジスタと、各々Ｌ個のアドレッシング・レジスタのシ
リアル入力端にアドレスされたＬ個の出力端ビット、Ｌ
ビットの第１のカウンタの出力端に接続され、シリアル
・シフト・モードにおいて状態レジスタのシリアル出力
端から得られる状態ビットが占有セルを示す場合に選択
される第１のＬビット入力端、およびＬビットの第２の
カウンタの出力端に接続され、シリアル・シフト・モー
ドにおいて状態レジスタのシリアル出力端から得られる
状態ビットが自由セルを示す場合に選択される第２のＬ
ビット入力端を有するマルチプレクサとからなり、さら
に、パラレル転送モードにおいてネットワークの各入力
端にアドレスされた各セルの先頭にＬ番目のアドレッシ
ング・レジスタの一つから連続的に受け取るＬ個のアド
レス・ビットからなるルーティング・ビットを挿入する
ために、Ｌ番目のアドレッシング・レジスタから２^N 個
のアドレス・ビットのＬセットを連続的に受け取るルー
ティング・ビット挿入手段を備える。

【００１８】

【作用】本ルーティング装置は、次に述べる通り作用す
る。逆オメガ・ネットワークの入力端に位置する２^N 個
のセルの各グループに対して、状態レジスタは、まず、
パラレルに２^N 個の対応する状態ビットを受け取る。次
に、２^N 個のセルのアドレスが２つのカウンタのいずれ
かによって順次計算し、ビット毎にＬ個のアドレッシン
グ・レジスタへロードする２^N のシフト操作を実行する
ために、状態およびアドレッシング・レジスタが、シリ
アル・シフト・モードに置かれる。

【００１９】このように２^N のアドレスがロードされる
と、それらがパラレルに転送され、対応するセルのヘッ
ダとして挿入される。したがって、この手続きは、ルー
ティング・ビット発生器の１＋２^N ＋Ｌクロック・サイ
クルのオーダーのみを要求する。したがって、発生器
は、逆オメガ・ネットワークの中でさらに競合がないこ
とを保証する。

【００２０】Ｎ＞Ｌの場合、Ｌ段の逆オメガ・ネットワ
ークに後続して、図３および図４を参照して説明したよ
うに配列されたＮ−Ｌの集結段が好適に設けられる。状
態レジスタのシリアル出力端と入力端の間にシリアル・
シフト・モードにおける状態レジスタのシリアル出力端
から供給される状態ビットの状態レジスタのシリアル入
力端への転送のための抽出手段を含むフィードバック・
ラインを設け、これが状態レジスタによる２^N 個の状態
ビットを並列の１セットとする受け取り以前に転送され
た占有セルを示す情報ビットの数が２^N を超過しない間
に、シリアル・シフト・モードで状態レジスタのシリア
ル出力端から供給される状態ビットを状態レジスタのシ
リアル入力端に転送し、かつ状態ビットの前記数が２^L
を越えたとき、自由セルを表す状態ビット値を状態レジ
スタのシリアル入力端に転送するため、優位性が存在す
る。

【００２１】第一のアドレッシング・レジスタがパラレ
ル転送モードで状態レジスタの内容を受け取るような方
法で、状態レジスタは、Ｌアドレッシング・レジスタに
カスケード接続される。このように、ルーティング・ビ
ット挿入手段は、２^N 個のアドレス・ビットのＬセット
の後の、抽出手段によって抽出された２^N 状態ビットを
Ｌ番目のアドレッシング・レジスタから受け取る。挿入
手段は、抽出された状態ビットが自由セルを示すために
情報ビットにゼロをセットするよう配列される。このこ
とは、全ての自由セルと同様、２^L を超過した占有セル
がゼロに設定されるため、集結段における衝突を防止す
る。

【００２２】Ｌ＝Ｎの場合、キャパシティのオーバフロ
ーが逆オメガ・ネットワークの中で起こらないので、フ
ィードバック・ラインは、状態レジスタのシリアル出力
端をそのシリアル入力端に直接に接続することができ
る。本発明によるそのルーティング装置のもう一つの特
性は、その出力端でトラヒック平等化を確実にすること
である。換言すれば、２^N 入力端ラインにおける占有セ
ルのどのような分配であろうとも、占有セルは、統計学
的にそのスイッチング・ファブリック（Ｌ＜Ｎ）の２^L
の出力端に一様に分布される。

【００２３】本発明に従う装置は、さらに２^N 対１のマ
ルチプレクサとして作用する。この場合、そのルーティ
ング・ビット挿入手段は、各セルの先頭およびＬ個のア
ドレス・ビットの後に、このセルに対応する抽出された
（Ｌ＜Ｎ）また抽出されていない（Ｌ＝Ｎ）Ｌ個のアド
レス・ビットを挿入し、全てのスイッチング・ファブリ
ックの２^L 個の出力端の各々が、このセルの先頭に挿入
された状態ビットが占有セルを示す場合にだけセルのデ
ータの書き込みが行われるよう出力キューに接続され
る。多重送信することは、２^L のキューを装置の出力端
へ巡回的に読み出すことによって成し遂げられる。Ｎ＜
Ｌの場合、そのような２^N 対１のマルチプレクサは、作
用的には、ノックアウト・タイプ・スイッチのマルチプ
レクサに似ている。しかしながら、ノックアウト・シス
テムと比べて、提案されたマルチプレクサは、極めて少
ない論理構成要素ですむという利点を有する。本発明の
他の特徴および長所は、以下の好適で制限のない実施例
内の記載、および以下の説明する添付の図面を参照して
明らかになるであろう。

【００２４】図１（前出）は、逆オメガ・ネットワーク
の中で使用できるバイナリ・スイッチング要素のダイヤ
グラムである。図２〜図４（前出）は、各々逆オメガ・
ネットワークを包含している３つのスイッチング・ファ
ブリックのダイヤグラムである。図５は、２^N 対１のマ
ルチプレクサとして作用する発明によるルーティング装
置の総体的な概要のダイヤグラムである。図６は、Ｎ＝
５かつＬ＝４の場合の図５の装置の中で使用できるルー
ティング・ビット発生器のダイヤグラムである。図７
は、図６の発生器の一部を形成しているレジスタのより
詳細なダイヤグラムである。図８は、図７に従ってビッ
トをレジスタに格納するための要素のダイヤグラムであ
る。図９は、図５の装置中のルーティング・ビット挿入
手段のマルチプレクサのダイヤグラムである。図１０
は、セルの先頭のルーティング・ビットの挿入を説明し
ているタイミング・ダイヤグラムを示す。図１１は、Ｎ
＝Ｌ＝Ｓの場合の図５の装置の中で使用できるルーティ
ング・ビット発生器のダイヤグラムである。

【００２５】

【実施例】図５の中で表された装置は、同期させられた
方法で２^N 個の入力端Ｉ（０）..，Ｉ（２^N −１）に到
着する２^N 個のＡＴＭセルのセットを処理する。CCITT
の勧告に従って、各セルは、例えば、８つのビットの５
３バイトから成る。図５に示されるように、２^N の入力
端Ｅ（０），…，Ｅ（２^N −１）、および２^L の出力端
Ｓ（０），…，Ｓ（２^L −１）は、Ｒ０からＲ７の入力
端にアドレスされ、かつこれらのファブリックのランク
と同様に出力端にルーティングされた一つの８ビットお
よび同様な各バイト８ビットパラレルでルーティングす
るために供給される。

【００２６】そのような平行処理（与えられた情報ビッ
ト・レートのために処理速度を向上させることを可能に
する）は、異なる方法で実現されてもよい。例えば、ス
イッチング・ファブリックＲ０〜Ｒ７が、図２〜図４の
いずれかに従って、Ｌ段と２^N 個の入力端とを有する逆
オメガ・ネットワークと後続するＮ−Ｌ集結段によって
なる。

【００２７】２^N 個のマルチプレクサ６０のセット４０
は、第１のＬビットｂ（０），…，ｂ（Ｌ−１）が逆オ
メガ・ネットワークの列０，…，Ｌ−１の中でのスイッ
チングの制御に使用されるものを含むＬ＋１のルーティ
ング・ビットを各セルの先頭に挿入する。Ｌ＋１のルー
ティング・ビットは、装置の入力端Ｉ（０）〜Ｉ（２^L
−１）に共通する８ビット・パラレル処理チャネルの各
々について同様である。そのルーティング・ビットは、
各々が装置の入力端の一つに関している２^N ビットのＬ
＋１だけ連続したセットの形で発生器４２から受け取ら
れる。

【００２８】前段に位置する設備は、２^N の入力端セル
の情報ビットは別として、０≦ｉ≦２^N −１の場合、各
々が入力端Ｉ（ｉ）に供給されたセルの一つが自由（Ｃ
Ａ（ｉ）＝０）あるいは占有（ＣＡ（ｉ）＝１）であ
るか否かを示す２^N 個の状態ビットＣＡ（０），…，Ｃ
Ａ（２^N −１）を供給する。これらの状態ビットは、パ
ラレル入力端４３上のルーティング・ビット発生器４２
へ２^N のバイナリ・ラインによって供給される。

【００２９】Ｎ＝５かつＬ＝４である場合に使用できる
ルーティング・ビット発生器４２が図６に示され、ファ
ブリックＲ０〜Ｒ７が図３に示されている。発生器４２
は、各々２^N ＝３２ビットのＬ＋１＝５のレジスタＳＲ
Ｅ、ＳＲ０からＳＲ３を包含する。これらのレジスタの
各々は、パラレル転送モードおよびシリアル・シフト・
モードを備える。レジスタＳＲＥ、ＳＲ３、ＳＲ２、Ｓ
Ｒ１およびＳＲ０が、パラレル転送モードで、０≦ｉ≦
２^N −１の場合、ｉ＋１番目のアドレッシング・レジス
タＳＲ（Ｌ−１−ｉ）にｉ番目のアドレッシング・レジ
スタＳＲ（Ｌ−ｉ）の内容がロードされ、レジスタＳＲ
３にレジスタＳＲＥの内容がロードされ、レジスタＳＲ
Ｅに、パラレル入力端４３で受け取られる２^N 個の状態
ビットＣＡ（０），…，ＣＡ（２^N −１）がロードさ
れ、ＳＲ０の内容が挿入手段４０へ転送されるようカス
ケード接続される。

【００３０】シリアル・シフト・モードで、各レジスタ
は、そのシリアル入力端ＥＳＥ、ＥＳ３、ＥＳ２、ＥＳ
１、およびＥＳ０（図６の中の左）で１つのビットを受
け取り、図中右方向へその内容をシフトする。フィード
バック・ライン４５は、状態レジスタＳＲＥのシリアル
出力端ＳＳＥをそのシリアル入力端ＥＳＥに接続する。

【００３１】シフト・レジスタの構造は、図７および図
８の中で詳述される。各レジスタは、各々パラレル入力
端Ｄ０、シリアル入力端Ｄ１、モード選択入力端ＳＥ、
クロック入力端Ｃ、および出力端ＯＰを有する２^N ＝３
２の選択および記憶要素５２からなり、すべての入力端
ＳＥが、モード選択信号ＳＨＬＤ（ＳＨＬＤ＝１はシリ
アル・シフト・モードに対応し、ＳＨＬＤ＝０はパラレ
ル転送モードに対応する）を受け取る。

【００３２】クロック入力端Ｃは全て、クロック転送の
ための信号ＣＫ（ビット・クロック）を受け取る。信号
ＳＨＬＤとＣＫは、装置の図示せぬ時間ベースによって
提供される。要素５２（図８）は、Ｑ出力端が要素５２
の出力端ＯＰを構成するクロック入力端Ｃに受け取られ
た信号によって同期がとられるＤフリップフロップ５４
を包含する。フリップフロップ５４のＤ入力端は、２つ
の入力端がそれぞれ２つのＡＮＤゲート５６、５７の出
力端に接続されるＯＲゲート５５の出力端に接続され
る。

【００３３】ＡＮＤゲート５６は、要素５２の入力端Ｄ
１とＳＥに接続された入力端を有する。ＡＮＤゲート５
７は、要素５２の入力端Ｄ０と入力端ＳＥに接続された
反転入力端に接続された入力端を有する。したがって、
ＳＨＬＤ＝１の場合、シリアル入力端Ｄ１が１つのビッ
トをフリップフロップ５４に格納するために選択され、
ＳＨＬＤ＝０の場合、パラレル入力端Ｄ０が選択され
る。状態レジスタＳＲＥのパラレル入力端Ｄ０は、パラ
レル転送モード（ＳＨＬＤ＝０）で状態ビットＣＡ
（ｉ）を受け取るために入力端４３の３２のラインに接
続される。

【００３４】２つの連続したレジスタをカスケード接続
するために、第１のレジスタの要素５２の出力端ＯＰ
は、第２のレジスタの対応する要素５２のパラレル入力
端Ｄ０に接続される。レジスタのシリアル入力端ＥＳ
Ｅ、ＥＳ３が、このレジスタ（例えば図７に示されるよ
うな状態ビットＣＡ（３１）に対応しているレジスタ）
の第１の要素５２のシリアル入力端Ｄ１から成る。次
に、レジスタ（２≦ｉ≦３２）のｉ番目の要素５２は、
この同じレジスタの中の（ｉ−１）番目の要素５２の出
力端ＯＰに接続され、シリアル入力端Ｄ１を有する。状
態レジスタＳＲＥのシリアル出力端ＳＳＥは、このレジ
スタの最後の要素５２の出力端ＯＰから成る。

【００３５】フィードバック・ライン４５は、ＡＮＤゲ
ート５８とＬ＋１＝５ビットのカウンタ５９から構成さ
れる抽出手段（図６に表される例）を包含する。ＡＮＤ
ゲート５８の出力端は、一方では状態レジスタＳＲＥの
シリアル入ＥＳＥに、他方ではカウンタ５９のインクリ
メント入力端に接続される。ＡＮＤゲート５８の入力端
が、状態レジスタのシリアル出力端ＳＳＥに接続され、
その他の２つの入力端がそれぞれ、モード選択信号ＳＨ
ＬＤとカウンタ５９の最上位ビットＭＳＢの論理的な補
数を受け取る。

【００３６】３２の状態ビットＣＡ（ｉ）の各セットの
到着の前に、カウンタ５９がゼロに初期化される。２^N
＝３２個の状態ビットＣＡ（０），…，ＣＡ（３１）が
パラレルに状態レジスタＳＲＥ（ＳＨＬＤ＝０）にロー
ドされると、発生器４２が、セルをルーティングするた
めのアドレスの設定において計算される３２のシリアル
・シフト・サイクル（ＳＨＬＤ＝１）を実行する。発生
器４２は、この目的のためにＬ＝４ビットの２つのカウ
ンタ４７，４８を含む。

【００３７】シリアル・シフト・モードにおいて、カウ
ンタ４７は、フィードバック・ライン４５により転送さ
れ抽出された状態ビットＦＣＡ（ｉ）が１（占有セル）
に等しいときにはカウント値Ｃ０が１単位だけインクリ
メントされるよう、インクリメント入力端がゲート５８
をＡＮＤゲートの出力端に接続されるよう構成され、カ
ウンタ４８は、状態ビットＦＣＡ（ｉ）が０（自由セ
ル）に等しいときにはカウント値ＣＬが１単位だけデク
リメントされるよう、デクリメント入力端がインバータ
４９を通してゲート５８をＡＮＤゲートの出力端に接続
するよう構成されている。

【００３８】マルチプレクサ５０は、それぞれカウンタ
４７および４８によるカウント値Ｃ０およびカウント値
ＣＬを受け取るＬ＝４ビットの２つの入力端を備える。
マルチプレクサ５０のＬ＝４ビットの出力端は、それぞ
れアドレッシング・レジスタＳＲ０〜ＳＲ３のシリアル
入力端ＥＳ０〜ＥＳ３にアドレスされる。シリアル・シ
フト・モードで転送され抽出された状態ビットＦＣＡ
（ｉ）に基づいて、フィードバック・ラインによってマ
ルチプレクサ５０の入力端の選択が実行される。ただ
し、ＦＣＡ（ｉ）＝１（占有セル）の場合には値ＣＬが
選択され、ＦＣＡ（ｉ）＝０（自由セル）の場合には値
Ｃ０が選択される。

【００３９】スタートアップ時に、カウンタ４７および
４８は、ＣＬ＝Ｃ０−１なる値Ｃ０およびＣＬに初期化
される。この初期化条件は、同時にルーティングされる
べき２^N ＝３２個の状態ビットのセットにおける自由セ
ルおよび占有セルの両方へ一つまたは同一のアドレスを
送る。与えられた２^N ＝３２個の状態ビットのセットの
ために、１に等しい（占有セル）状態ビットＣＡ（ｉ）
の数が２^L ＝１６を超過しない限り、カウンタ５９の最
上位ビットＭＳＢは０であり続け、フィードバック・ラ
イン４５は単に状態ビットＦＣＡ（ｉ）＝ＣＡ（ｉ）を
転送する。１６以上の占有セルが存在すると、ＭＳＢビ
ットは値１をとり、ＡＮＤゲート５８をディセーブルと
する。そして、フィードバック・ライン４５が同時にル
ーティングされた占有セルの数を２^L −１６に制限して
いる値ＦＣＡ（ｉ）＝０を送る。

【００４０】０≦ｉ≦３１の場合、入力端Ｉ（ｉ）にア
ドレスされたセルｉに関し、逆オメガ・ネットワークの
列ｊのセルｉのルーティングを制御するアドレス・ビッ
トｂ_i （０），…，ｂ_i （３）は、それぞれアドレッシ
ング・レジスタＳＲ０〜ＳＲ３に導かれる。逆順ｂ_i
（３），…，ｂ_i （０）を考慮すると、これらのビット
は、セルｉの出力端アドレスのバイナリ表現とみなされ
る。カウンタ４７、４８のカウント・モード、およびマ
ルチプレクサ５０による選択モードは、逆オメガ・ネッ
トワークにおいて競合がないことを確実にする。

【００４１】３２のシリアル・シフト・サイクルの後、
３２のアドレスはレジスタＳＲ０〜ＳＲ３に存在し、抽
出された状態ビットＦＣＡ（ｉ）はレジスタＳＲＥに対
応する位置にある。発生器４２はＬ＋１＝５回の転送サ
イクル（ＳＨＬＤ＝０）を、連続して挿入手段４０に２
^N ＝３２のアドレス・ビットのＬ＝４セットおよび抽出
された２^N ＝３２の状態ビットのセットを送るようパラ
レルに実行する。そして、発生器４２は、供給されるセ
ルの次のセットに関する状態ビットを受け取り、処理す
る準備ができている。

【００４２】図９は、セルの先頭にアドレスおよび状態
ビットを挿入する挿入手段４０のマルチプレクサ６０を
示す。入力端Ｂは、発生器４２の最後のアドレッシング
・レジスタＳＲ０で、セルに関する位置の出力端に接続
される。アドレス・ビットｂ（０）〜ｂ（３）および抽
出された状態ビットＦＣＡは、図１０の第２ラインで明
確にしたように、この入力端で連続して受け取られる。

【００４３】マルチプレクサ６０の入力端Ｂは、ビット
・クロックＣＫが入力されるＤフリップフロップ６１の
入力端Ｄに接続され、時間ベースに基づいて、ビットｂ
（０）〜ｂ（３）およびＦＣＡ（図１０の第３ライン参
照）の到着の間にＳＥＬＤ＝１（イネーブル）となるよ
うな信号ＳＥＬＤによってイネーブルとなる。ビットＦ
ＣＡがフリップフロップ６１（図１０の第４ライン）に
保管されてとどまるように、信号ＳＥＬＤは、次に０に
反転する。

【００４４】挿入は、例えば、Ｄフリップフロップ６２
（図１０の第５ライン）で１クロックだけ遅延された信
号ＳＥＬＤ、あるいは時間ベースにおいて同様な手法で
生成されるような信号に対応する選択信号ＳＥＬＭによ
って制御される。マルチプレクサ６０の８ビットの入力
端Ａは、装置の入力端Ｉ（ｉ）の一つから発生している
情報ビットを受け取る。

【００４５】セルの重要な情報（１ラインにつき５３の
ビット）は、図１０の第６ラインに示されるように、信
号ＳＥＬＭの２つのパルスの間が到着すると、ＳＥＬＭ
＝１の場合に情報の流れが中断されるよう形成される。
マルチプレクサ６０は、２つの入力端がそれぞれフリッ
プフロップ６１と６２のＱ出力端に接続されるＡＮＤゲ
ート６４を包含する。もう一つのＡＮＤゲート６５は、
フリップフロップ６１のＱ出力端に接続された入力端と
反転入力端が、そのフリップフロップ６２のＱ出力端に
接続されるよう構成される。

【００４６】入力端Ａに関する各バイナリ・ラインにお
いて、マルチプレクサ６０は、ＡＮＤゲート６６の出力
端に接続された入力端を有するゲート６６とＯＲゲート
６７を包含する。ＯＲゲート６７の他の入力端は、ＡＮ
Ｄゲート６４の出力端に接続される。ＡＮＤゲート６６
の入力端は、それぞれＡＮＤゲート６５の出力端および
前記バイナリ・ラインに接続される。マルチプレクサ６
０の８ビットの出力端は、スイッチ・ファブリックＲ０
〜Ｒ７のランクと同様な入力端にアドレスされたバイナ
リ・ストリームを提供するＯＲゲート６７からの８つの
出力端から成る。

【００４７】ファブリックＲ０〜Ｒ７のランクと同様な
入力端に転送される信号は、図１０の最後の２ラインに
図示されている。ルーティング・ビットは、ＳＥＬＭ＝
１の間に、そのセルの先頭に、ＡＮＤゲート６４および
ＯＲゲート６７を介して挿入される。セルに関する抽出
された状態ビットＦＣＡが１（占有セル）に等しいと
き、そのセルの情報ビットは、ＡＮＤゲート６５、ＡＮ
Ｄゲート６６およびＯＲゲート６７を介して（図１０の
最後から２番目のライン）を経由して次に転送される。

【００４８】セルが自由あるいは自由にする（ＦＣＡ＝
０）場合、ＡＮＤゲート６５は、情報フィールドの期間
だけディセーブルであり続け、情報ビットが、図１０の
最後のラインに示されるようにゼロに設定される。この
ゼロへの設定は、ファブリックの集結段での衝突のリス
クを排除する。

【００４９】図５に図示された実施例において、本発明
によるルーティング装置は、２^N 対１のチャネル・マル
チプレクサとして作用する。各スイッチング・ファブリ
ックＲ０，…，Ｒ７は、２^L 個の出力キューＦ（０），
…，Ｆ（２^L −１）の配列Ｇ０，…，Ｇ７と関連付けら
れる。このファブリックのＮ−Ｌ番目の集結段からの出
力端からなるファブリックの各出力端Ｓ（０），…，Ｓ
（２^L −１）は、ＦＩＦＯ型メモリからなるキューＦ
（０），…，Ｆ（２^L −１）に接続される。

【００５０】ファブリックＲ０〜Ｒ７のランクと同様な
８個の出力端へルーティングされたセルに関する抽出さ
れた状態ビットが１に等しい場合、以下に示す情報ビッ
トの書き込みは８個の関連するキューにより処理され
る。ＦＣＡ＝０であれば、書き込みは行われない。した
がって、キューへの書き込みは、情報ビットと同様に何
らかのパスを経由して転送されてきた信号（抽出された
状態ビット）に応じて決定され、自動的に同期される。

【００５１】キューから装置の出力端７０への読み出し
が、Ｌビットのカウンタの監視のもとに行われる。カウ
ンタ７２が、各セルの転送時間の１単位だけインクリメ
ントされ、キュー配列Ｇ０〜Ｇ７へのＬビットの読み出
しアドレスを提供する。セルが送られるキューのアドレ
ス・ポイントが読み出される。配列Ｇ０〜Ｇ７は、出力
端７０へそのバイトを格納するために、一緒にグループ
化された８ビットを提供する。

【００５２】配列Ｇ０において待っている占有セルが存
在しない場合、カウンタ７２が、インクリメントされ
ず、読み出しも行われない。その出力端（占有セルの到
着のオーダー）の上にそのスイッチング・ファブリック
でのルーティング・モードとキューによるこの管理は、
出力端において、占有セルの到着順序で行われる。

【００５３】上記装置は、Ｌ＜Ｎで、２^N ×１のマルチ
プレクサとして作用できる。例えば、出力キューが省略
された場合、発生器４２によって定義されたルーティン
グ・モードのために、その装置は２^L の出力端において
付加的にトラヒック平等化作用を提供する２^N ×２^L の
集線装置を構成する（８つのビットの出力端が、ファブ
リックＲ０〜Ｒ７のランクと同様にグループ化すること
によって構成される）。

【００５４】Ｌ＝Ｎの場合、ルーティング・ビット発生
器４２が、スイッチング・ファブリックＲ０〜Ｒ７が図
２のようなものであるために、Ｌ＝Ｎ＝Ｓのために、）
図１０のダイヤグラムに従って編集される。このダイヤ
グラムは、図６のものに似ており、５番目のアドレスビ
ットｂ（４）のための外部アドレッシング・レジスタＳ
Ｒ４を備え、カウンタ４７，４８およびマルチプレクサ
５０は５ビットで作用する。

【００５５】Ｌ＝Ｎの場合、フィードバック・ライン４
６が、シリアル出力端ＳＳＥを状態レジスタのシリアル
入力端へ直接接続し、逆オメガ・ネットワークＲ０〜Ｒ
７でキャバシティのオーバーフローが発生したために、
抽出手段は５８，５９の存在目的が無くなる。Ｌ＝Ｎの
場合、装置の作用は、先に述べたものと同一である。し
かしながら、集結段が存在せず、自由（ＣＡ＝０）とし
てつきまとったセルは、出力キューに記録されないため
に、超過したセルをゼロに強制する必要はない。言い換
えると、信号ＳＥＬＭの論理的な補数を直接にＡＮＤゲ
ート６６の入力端にアドレスすることによって、ＡＮＤ
ゲート６５を省略できる。

【００５６】Ｌ＝Ｎの場合、出力キューの配列Ｇ０〜Ｇ
７は省略され、その装置は２^N チャネルのトラヒック・
平等化装置として作用する。この場合、セルの先頭に状
態ビットを挿入することは絶対に必要という訳ではな
い。すなわち、レジスタＳＲ４，…，ＳＲ０（図１１）
が接続されてはならない状態レジスタＳＲＥのシリアル
出力端ＳＳＥと、シリアル出力端ＳＳＥに接続されては
ならない状態レジスタのシリアル入力端ＥＳＥと、マル
チプレクサ６０とが各セル（図９および図１０）の先頭
にアドレス・ビットのみを挿入するように信号ＳＥＬＤ
によって制御できる。

【図面の簡単な説明】

【図１】図１は逆オメガ・ネットワークの中で使用でき
るバイナリ・スイッチング要素を示す図である。

【図２】図２は逆オメガ・ネットワークを包含している
スイッチング・ファブリックのダイヤグラムである。

【図３】図３は逆オメガ・ネットワークを包含している
スイッチング・ファブリックのダイヤグラムである。

【図４】図４は逆オメガ・ネットワークを包含している
３つのスイッチング・ファブリックのダイヤグラムであ
る。

【図５】図５は、２^N 対１のマルチプレクサとして作用
する本発明によるルーティング装置の総体的な概要のダ
イヤグラムを示す図である。

【図６】図６は、Ｎ＝5かつＬ＝4の場合の図5の装置の
中で使用できるルーティング・ビット発生器のダイヤグ
ラムである。

【図７】図７は、図６の発生器の一部を形成しているレ
ジスタのより詳細なダイヤグラムである。

【図８】図８は、図７のビットをレジスタに格納するた
めの要素のダイヤグラムである。

【図９】図９は、図５の装置の中のルーティング・ビッ
ト挿入手段のマルチプレクサのダイヤグラムである。

【図１０】図１０は、セルの先頭のルーティング・ビッ
トの挿入を説明しているタイミング・ダイヤグラムを示
す。

【図１１】図１１は、Ｎ＝Ｌ＝Ｓの場合の図５の装置の
中で使用できるルーティング・ビット発生器のダイヤグ
ラムである。

Claims

【特許請求の範囲】

【請求項１】ＬおよびＮはＬ≦Ｎなる二つの整数であ
り、Ｌ段と同期したセルを受け取る２^N 個の入力端とル
ーティング・ビット発生器（４２）とを備えた少くとも
一つの逆オメガ・ネットワーク（２４；２５；２８）を
有する非同期転送モード・データ・セル・ルーティング
装置であって、前記ルーティング・ビット発生器は、シリアル・シフト
・モードと各々がネットワークの２^N 個の入力端の一つ
に割り当てられたセルが自由セルであるか占有セルであ
るかをか示す２^N 個の状態ビット（ＣＡ（０），…，Ｃ
Ａ（２^N −１））を受け取るパラレル転送モードとを有
する２^N ビットの状態レジスタ（ＳＲＥ）と、シリアル・シフト・モードにおいて状態レジスタのシリ
アル出力端（ＳＳＥ）から得られる状態ビット（ＦＣ
Ａ；ＣＡ）が占有セルを示す場合に１単位だけインクリ
メントするＬビットの第１のカウンタ（４７）と、シリアル・シフト・モードにおいて状態レジスタのシリ
アル出力端（ＳＳＥ）から得られる状態ビット（ＦＣ
Ａ；ＣＡ）が自由セルを示す場合に１単位だけデクリメ
ントするＬビットの第２のカウンタ（４８）と、シリアル・シフト・モードおよびパラレル転送モードを
備え、１≦ｉ≦Ｌである場合にパラレル転送モードにお
いて（ｉ＋１）番目のアドレッシング・レジスタがｉ番
目のアドレッシング・レジスタの内容を受け取るようカ
スケード接続された各々２^N ビットのＬアドレッシング
・レジスタ（ＳＲ０，ＳＲ１，…）と、各々Ｌ個のアドレッシング・レジスタのシリアル入力端
（ＥＳ０，ＥＳ１，…）にアドレスされたＬ個の出力端
ビット、Ｌビットの第１のカウンタ（４７）の出力端に
接続され、シリアル・シフト・モードにおいて状態レジ
スタのシリアル出力端から得られる状態ビット（ＦＣ
Ａ；ＣＡ）が占有セルを示す場合に選択される第１のＬ
ビット入力端、およびＬビットの第２のカウンタ（４
８）の出力端に接続され、シリアル・シフト・モードに
おいて状態レジスタのシリアル出力端から得られる状態
ビット（ＦＣＡ；ＣＡ）が自由セルを示す場合に選択さ
れる第２のＬビット入力端を有するマルチプレクサ（５
０）とからなり、さらに、パラレル転送モードにおいてネットワークの各
入力端にアドレスされた各セルの先頭にＬ番目のアドレ
ッシング・レジスタの一つから連続的に受け取るＬ個の
アドレス・ビット（ｂ（０），ｂ（１），…）からなる
ルーティング・ビットを挿入するために、Ｌ番目のアド
レッシング・レジスタ（ＳＲ０）から２^N 個のアドレス
・ビットのＬセットを連続的に受け取るルーティング・
ビット挿入手段（４０）を備えたことを特徴とする非同
期転送モード・データ・セル・ルーティング装置。
【請求項２】２^N×１のマルチプレクサとして作用
し、Ｌ＝Ｎで特徴付けられ、フィードバック・ライン
（４６）が状態レジスタ（ＳＲＥ）のシリアル出力端
（ＳＳＥ）を直接的にそのシリアル入力端（ＥＳＥ）に
接続し、パラレル転送モードにおいて第１のアドレッシ
ング・レジスタ（ＳＲ４）が状態レジスタの内容を受け
取るよう状態レジスタがＮ個のアドレッシング・レジス
タ（ＳＲ０〜ＳＲ４）にカスケード接続され、ルーティ
ング・ビット挿入手段（４０）が２^N個のアドレス・ビ
ットのＮセットの後にＮ番目のアドレッシング・レジス
タ（ＳＲ０）から２^N 個の状態ビットを受け取り、各セ
ルの先頭およびＮ個のアドレス・ビットの後に挿入順に
整列し、このセルに対応する状態ビット（ＣＡ）とし、
逆オメガ・ネットワーク（Ｒ０〜Ｒ７）の２^N 個の出力
端（Ｓ（０），Ｓ（１），…）の各々が、このセルの先
頭に挿入された状態ビットが占有セルを示す場合にだけ
セルのデータの書き込みが行われるよう出力キュー（Ｆ
（０），Ｆ（１），…）に接続され、２^N 個のキューが
巡回的に出力端（７０）へ読み出されることを特徴とす
る請求項１記載の非同期転送モード・データ・セル・ル
ーティング装置。
【請求項３】Ｎ＜Ｌで特徴付けられ、逆オメガ・ネッ
トワーク（２５；２８）のＬ段にＮ−Ｌ個の連続した集
結段（２６；２９，３０，３１）が後続し、１≦ｋ≦Ｎ
−Ｌのときに２つの入力端（３３）を備えた２^N-k 個の
ＯＲゲートを有するｋ番目の集結段が各々前段の２つの
連続的な出力端に接続され、フィードバック・ライン（４５）が、状態レジスタ（Ｓ
ＲＥ）のシリアル出力端（ＳＳＥ）をそのシリアル入力
端（ＥＳＥ）に接続し、このフィードバック・ライン
は、状態レジスタによる２^N 個の状態ビットを並列の１
セットとする受け取り以前に転送された占有セルを示す
情報ビットの数が２^N を超過しない間に、シリアル・シ
フト・モードで状態レジスタのシリアル出力端から供給
される状態ビットを状態レジスタのシリアル入力端に転
送し、かつ状態ビットの前記数が２^L を越えたとき、自
由セルを表す状態ビット値を状態レジスタのシリアル入
力端に転送するための抽出手段（５８，５９）を有し、状態レジスタ（ＳＲＥ）が、第１のアドレッシング・レ
ジスタ（ＳＲ３）がパラレル転送モードで状態レジスタ
の内容を受け取るようＬ個のアドレッシング・レジスタ
（ＳＲ０）にカスケード接続され、ルーティング・ビット挿入手段（４０）が、Ｌ番目のア
ドレッシング・レジスタから、２^N 個のアドレス・ビッ
トのＬセットの後で、抽出手段によって抽出された２^N
個の状態ビットのセットを受け取り、抽出された状態ビ
ット（ＦＣＡ）が自由セルを示すために各セルの情報ビ
ットをゼロに合わせるよう配列されることを特徴とする
請求項１記載の非同期転送モード・データ・セル・ルー
ティング装置。
【請求項４】２^N×１のマルチプレクサとして作用
し、ルーティング・ビット挿入手段（４０）が、各セルの先
頭およびＬ個のアドレス・ビットの後に、そのセルに対
応する抽出された状態ビット（ＦＣＡ）を挿入するため
に配列され、Ｎ−Ｌ番目の集結段の２^L 個の出力端が各々、このセル
の先頭に挿入された状態ビットが占有セルを示す場合に
だけセルのデータの書き込みが行われるよう出力キュー
（Ｆ（０），…，Ｆ（２^L−１））に接続され、２^N 個
のキューが巡回的に出力端（７０）へ読み出されること
を特徴とする請求項３記載の非同期転送モード・データ
・セル・ルーティング装置。