JP3173373B2

JP3173373B2 - 疑似ランダム２進法シーケンスパターンの発生方法および発生装置

Info

Publication number: JP3173373B2
Application number: JP13230296A
Authority: JP
Inventors: 賢治大利
Original assignee: 安藤電気株式会社
Priority date: 1996-05-27
Filing date: 1996-05-27
Publication date: 2001-06-04
Anticipated expiration: 2016-05-27
Also published as: JPH09321585A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＳＤＨ（Synch
ronous Digital Hierarchy）等のデジタル通信網とその
装置に対する導通試験や回線品質試験を行う場合に使用
する疑似ランダム２進法シーケンス（以下、ＰＲＢＳと
いう）パターンの発生方法および発生装置に関する。

【０００２】

【従来の技術】まず、ＰＲＢＳ（Pseudo Random Binar
y Sequence）パターンを載せるデータフレームの例とし
て、図５に155.52Ｍｂｉｔ／ｓのＳＤＨフレームに 139
264 Ｋｂｉｔ／ｓのＰＤＨ（Plesiochronous Digital H
ierarchy）フレームを非同期マッピングした時のフレー
ム構成図を示す。この図に示すフレーム構成については
後で詳しく説明するが、ＰＤＨフレームには139264Ｋｂ
ｉｔ／ｓ以外にも、44736Ｋｂｉｔ／ｓ，34368Ｋｂｉｔ
／ｓ，6312Ｋｂｉｔ／ｓ，2048Ｋｂｉｔ／ｓ，1544Ｋｂ
ｉｔ／ｓの速度のものがある。

【０００３】これらＰＤＨフレームは、従来よりデジタ
ル通信網のインタフェースとして使用されており、基幹
系通信網であるＳＤＨは、これらＰＤＨフレーム信号を
図５のフレーム構成図に示された情報ビット（Ｉビッ
ト）に載せて運ぶことができる。このことに関しては、
ＩＴＵ−Ｔ（国際電気通信連合、電気通信標準化部門）
のG.708，G.709に定義されており、このような規定に従
って、あるデータフレームに他の種類のデータフレーム
を載せることをマッピングという。また、ＳＤＨの回線
品質や、データの導通等を測定する測定器（以下、ＳＤ
Ｈ測定器という）は、ＰＤＨフレーム信号がＳＤＨフレ
ームにマッピングされた時の情報ビットの代わりにＰＲ
ＢＳパターンを送出し、また、そのビットエラーを測定
することにより、ＰＤＨフレーム信号の導通確認や回線
品質確認をする。

【０００４】次に、基本的なＰＲＢＳパターン発生器の
例として、（２¹⁵−１）ビット長のＰＲＢＳパターン発
生器の構成図を図６に示し説明する。このＰＲＢＳパタ
ーン発生器は、ＩＴＵ−ＴのO.151 で定義されている。
まず、１５個のフリップフロップ３１ａ〜３１ｏによ
り、１５ビットのシフトレジスタ２１を構成し、各ビッ
トのフリップフロップの出力を、次のビットのフリップ
フロップへ入力する。ここで、図６においては、フリッ
プフロップ３１ｄ〜３１ｍの図示を省略しており、ま
た、図示されたフリップフロップについては、そのフリ
ップフロップが何ビット目であるか記載している。例え
ば、フリップフロップ３１ａに図示された「ＦＦ１」
は、１ビット目のフリップフロップであることを意味し
ている。

【０００５】また、１４ビット目のフリップフロップ３
１ｎと、１５ビット目のフリップフロップ３１ｏの出力
を、排他的ＯＲ２２に入力し、排他的ＯＲ２２の出力を
１ビット目のフリップフロップ３１ａに入力する。ここ
で、排他的ＯＲ２２の真理値表を表１に示す。

【表１】

【０００６】このシフトレジスタ２１のパターンを、図
示せぬクロック信号に従って１ビットずつシフトする
と、シフトレジスタ２１内に（２¹⁵−１）ビット長のＰ
ＲＢＳパターンが生成される。１５個のフリップフロッ
プ３１ａ〜３１ｏは、シフトレジスタとして動作するの
で、各フリップフロップからは、ビット位相が異なるだ
けで同じパターンが出力されることになる。図６では、
１５ビット目のフリップフロップ３１ｏからのパターン
を出力とし、ＩＴＵ−Ｔ O.151の規定通り、出力された
パターンをインバータ２３で反転して、（２¹⁵−１）ビ
ット長のＰＲＢＳパターンを出力する。

【０００７】ＳＤＨフレームは、並列処理を容易にする
ためにペイロード内が８ビット単位に区切られており、
インタフェース速度が155.52Ｍｂｉｔ／ｓであれば、通
常、１／８の速度の19.44 ＭＨｚのクロックで８ビット
ずつ並列処理を行う。これは155.52ＭＨｚで動作する回
路の実現が、ＣＭＯＳやＴＴＬ等の低消費電力のデバイ
スでは困難なためである。８ビット単位でデータが載せ
られる場合は、ＰＲＢＳパターンの発生も８ビット単位
で行うことになり、その場合、８倍速つまり８ビット単
位にＰＲＢＳパターンを発生する回路が使用できる。

【０００８】次に、８倍速のＰＲＢＳパターン発生器を
図７に示し説明する。この図におけるＰＲＢＳパターン
発生器は、１クロックの動作でシフトレジスタにおける
シフトが８ビット進むように各フリップフロップが接続
されている。すなわち、１５個のフリップフロップ４１
〜５５において、１ビット目のフリップフロップ４１の
出力を、９ビット目のフリップフロップ４９の入力へ接
続し、以下同様に、２〜７ビット目のフリップフロップ
４２〜４７の出力を、それぞれ対応する１０〜１５ビッ
ト目のフリップフロップ５０〜５５の入力に接続してい
る。

【０００９】また、１〜８ビット目のフリップフロップ
４１〜４８には、各々対応する排他的ＯＲ５６〜６３か
らの出力信号が入力される。そして、排他的ＯＲ５６に
は、７，８ビット目のフリップフロップ４７，４８の出
力がそれぞれ入力され、以下、排他的ＯＲ５７には８，
９ビット目のフリップフロップ４８，４９の出力が、排
他的ＯＲ５８には９，１０ビット目のフリップフロップ
４９，５０の出力がそれぞれ入力されるというように、
排他的ＯＲ５６〜６３には、それぞれ７ビット目以降の
連続する２ビットのフリップフロップの出力が、順次１
ビットずつずれて接続される。さらに、フリップフロッ
プ４８〜５５の出力を反転する８個のインバータ６４〜
７１を設け、これらインバータからの出力が８ビットの
ＰＲＢＳパターンとして出力される。

【００１０】このＰＲＢＳパターン発生器は、図６で説
明したように、シフトレジスタを１ビットシフトするこ
とによりＰＲＢＳパターンが１ビット生成されるのであ
れば、８ビットのＰＲＢＳパターンが必要な場合は、８
ビットシフトさせればよいという考えによる。１ビット
ずつ発生する回路の場合は、図６に示すように、シフト
レジスタの１４ビット目のフリップフロップ３１ｎと１
５ビット目のフロップ３１ｏを排他的ＯＲ２２に入力
し、出力した信号をシフトレジスタの１ビット目のフリ
ップフロップ３１ａに入力する。

【００１１】これに対して図７のように、ＰＲＢＳパタ
ーンを８ビットシフトさせるためには、シフトレジスタ
の１４，１５ビット目のフリップフロップ５４，５５の
各出力を、排他的ＯＲ６３に入力し、その出力を１ビッ
ト目のフリップフロップ４１より７ビット分進んだビッ
ト位置である８ビット目のフリップフロップ４８に入力
する。そして、７ビット目のフリップフロップ４７は、
８ビット目のフリップフロップ４８より１ビット遅いの
で、もう一つ排他的ＯＲ６２を用意し、その排他的ＯＲ
６２に入力する信号も１ビットずつ遅い１３，１４ビッ
ト目のフリップフロップ５３，５４を出力を接続すれば
よい。以下同様に、６ビット目から１ビット目のフリッ
プフロップ４６〜４１も、排他的ＯＲ６１〜５６をそれ
ぞれ専用に用意し、各排他的ＯＲに対し１ビットずつ遅
い２つのシフトレジスタからの出力信号を入力する。

【００１２】そして、フリップフロップ４９〜５５につ
いては、それぞれ８ビット前のフリップフロップ４１〜
４７からの出力を入力する。これにより、１クロック動
作で８ビットシフトする、すなわち、８倍速のＰＲＢＳ
パターン発生器を構成することができる。しかし、この
回路は８倍速固定であり、つまり１クロックの動作で必
ず新たな８ビットのＰＲＢＳパターンが出力されてしま
うため、例えば、８ビットの出力数のうち、任意の数ビ
ットだけにパターンを出力するようなことはできない。
そして、ＳＤＨフレームに載せるＰＤＨフレームの構造
は、並列処理に対して考慮されていないため、並列処理
は非常に困難である。つまり、図７で説明したＰＲＢＳ
パターン発生器では出力することのできない、８ビット
のうち任意の数ビットだけにＰＲＢＳパターンを出力す
る必要がある。

【００１３】この理由について、前述した図５に示すフ
レーム構造図を参照して、詳細に説明する。図５におい
て、ＳＤＨフレームは２７０バイト×９行で表され、信
号の流れは１行目の左端を先頭に右端へ、次に２行目の
左端から右端へと続き９行目の右端で終わる。また、各
行の左から９バイトは、ＳＯＨ（Section Overhead）と
ＡＵ（Administrative Unit）ポインタとからなる、デ
ータを管理するためのバイトで、残り２６１バイトがペ
イロードと呼ばれるデータを載せるエリアである。さら
にペイロードにおいて、各行の左端から１バイトがＰＯ
Ｈ（PATH Overhead）と呼ばれる管理バイトで、残りの
２６０バイト中のＩビット（情報ビット）に、139264Ｋ
ｂｉｔ／ｓのＰＤＨフレーム信号が載せられる。ここ
で、ペイロード内の９行は全て同様の構成であり、図５
では１行目のみを示し、他の８行についてはその図示を
省略している。

【００１４】また、この図において、８ＩはＩビットが
８ビットあることを示し、９６ＩはＩビットが９６ビッ
トあることを示す。つまり、８Ｉは１バイト全て、９６
Ｉは１２バイト全てがＩビットである。Ｒビットは固定
スタッフビットと呼ばれ、何も情報が載らないビットで
ある。すなわち、８Ｒは１バイト全て何の情報も載らな
いことを示している。

【００１５】そして、各行の中にはＸと名付けられたバ
イトが５カ所、Ｚと名付けられたバイトが１カ所ある。
これらバイトのビット構成を同図内に示す。Ｘバイト
は、Ｃビットと呼ばれるスタッフ制御ビット（後述す
る）が１ビット、Ｒビットが５ビット、Ｏビットが２ビ
ットで構成されている。ここで、Ｏビットはオーバヘッ
ドビットと呼ばれ、将来オーバヘッドによる通信が必要
になった場合に備えて設けられたビットである。このよ
うに、各行において５カ所Ｘバイトが存在するので、各
行毎に計５ビットのＣビットが存在していることにな
る。

【００１６】また、ＺバイトはＩビットを６ビット有
し、ここには他のＩビットと同様に139264Ｋｂｉｔ／ｓ
のデータが載せられる。さらに、ＺバイトにはＳビット
と呼ばれるスタッフ調整ビットを１ビット有している。
このビットはＣビットにより制御され、Ｉビットになる
か、または、Ｒビットになるかが決定される。ここで、
通常は各行毎に含まれる５ビットのＣビットは、全て
「１」または「０」のいずれかであり、全てが「１」の
場合、ＳビットはＲビットとなって何もデータは載ら
ず、一方、全てが「０」の場合、ＳビットはＩビットと
なってデータが載せられる。

【００１７】このようにして、データを載せるビット数
を調整することにより、ＳＤＨフレーム（155.52Ｍｂｉ
ｔ／ｓ）とは非同期の、139264Ｋｂｉｔ／ｓのＰＤＨフ
レームを、ＳＤＨフレームに載せることができるが、こ
の時、上述したＺバイトのように、８ビット単位でデー
タが載らないバイトが必ず存在することになる。また、
前述したＳＤＨ測定器としては、139264Ｋｂｉｔ／ｓ以
外の速度のＰＤＨフレームにも対応する必要がある。

【００１８】また、前述した44736Ｋｂｉｔ／ｓ，34368
Ｋｂｉｔ／ｓ，6312Ｋｂｉｔ／ｓ，2048Ｋｂｉｔ／ｓ，
1544Ｋｂｉｔ／ｓのＰＤＨフレームにも、８ビット単位
でＳＤＨフレームにデータが載らないバイトが存在し、
それらバイトのビット構成を表２に示す。なお、この表
に示す各ビット構成は、ＩＴＵ−ＴのG.709 内にも規定
されており、この表では分かり易いようにデータが載ら
ないビットを一括して「−」で示し、データを載せ得る
ビットを「Ｉ」で示している。

【表２】

【００１９】この表に示すように、８ビット単位でデー
タが載らないバイトのビット構成は何種類もあり、その
ようなビット構成のバイトにＰＲＢＳパターンを載せる
場合は、並列処理をするのではなく、１ビットずつシリ
アルにパターンを発生し、必要なビット構成に並び変え
る方法をとる。

【００２０】ここで、 32767（２¹⁵−１）ビット長のＰ
ＲＢＳパターンを発生し、それを必要なビット構成に並
び変えるＰＲＢＳパターン発生器の構成例を図８に示し
説明する。この図において、タイミング信号８１ａは、
ＰＲＢＳパターンを載せる位置で「１」になる19.44 Ｍ
ｂｉｔ／ｓの８本の信号である。すなわち、例えば155.
52Ｍｂｉｔ／ｓのＳＤＨフレームに、139264ｂｉｔ／ｓ
のＰＤＨフレームを非同期マッピングする場合におい
て、ＺバイトのＩビットにＰＲＢＳパターンを載せる時
は、タイミング信号８１ａは、ビット１からビット６ま
でが「１」、ビット７，８が「０」となる（表２参
照）。

【００２１】このタイミング信号８１ａを、ＴＴＬ／Ｅ
ＣＬトランスレータ８１でＥＣＬレベルに変換し、その
信号をパラレル／シリアル変換回路８２で155.52Ｍｂｉ
ｔ／ｓのタイミング信号８２ａに変換する。そのタイミ
ング信号８２ａに従いループレジスタ８３がシリアルの
ＰＲＢＳパターン８３ａを生成する。

【００２２】ループレジスタ８３は、基本的なＰＲＢＳ
パターン発生器として説明した図６と同じ構成である
が、ループレジスタ８３の場合、図６におけるシフトレ
ジスタ２１の動作がタイミング信号８２ａで制御され
る。すなわち、例えば、タイミング信号８２ａが「１」
の時に、ループレジスタ８３からＰＲＢＳパターンが新
たに１ビット、クロックのタイミングに従って出力され
る。シリアル／パラレル変換回路８４は、シリアルのタ
イミング信号８２ａとシリアルのＰＲＢＳパターン８３
ａが入力され、タイミング信号８２ａに基づきＰＲＢＳ
パターンを８ビット構成にする。この時、ＰＲＢＳパタ
ーンを載せる必要のないビットには「０」を挿入する。
８ビット構成になったＰＲＢＳパターン８４ａは、ＥＣ
Ｌ／ＴＴＬトランスレータでＴＴＬレベルに変換され出
力する。

【００２３】

【発明が解決しようとする課題】ところで、図８に示す
ような回路構成では、各構成が非常に高速に動作する必
要があるという問題点がある。例えば、155.52Ｍｂｉｔ
／ｓのＳＤＨフレームにＰＲＢＳパターンを載せる場
合、ＰＲＢＳパターン発生器の各構成は155.52ＭＨｚの
クロックに基づいて動作する必要がある。このような回
路をＴＴＬで実現するのは困難であるため、通常はＥＣ
Ｌを使用しなくてはならない。ところが、ＥＣＬはＴＴ
Ｌに比べて消費電力が非常に大きいため、発熱量も多く
集積度が低い。

【００２４】この発明は、このような事情に鑑みてなさ
れたものであり、回路動作に必要なクロック速度を半減
させることにより、容易に回路の実現を可能とする疑似
ランダム２進法シーケンスパターンの発生方法および発
生装置を提供することを目的とする。

【００２５】

【課題を解決するための手段】請求項１に記載の発明
は、外部からの指示に基づきデータフレームの情報ビッ
トに挿入される疑似ランダム２進法シーケンスパターン
を発生する疑似ランダム２進法シーケンスパターン発生
方法において、前記外部からの指示に基づいて、ループ
レジスタを構成する１ビット前または２ビット前のフリ
ップフロップの出力を選択して、疑似ランダム２進法シ
ーケンスパターンを１ビットまたは２ビットずつ順次発
生し、該発生された疑似ランダム２進法シーケンスパタ
ーンを、上位と下位に振り分けて前記外部からの指示に
基づいたビット構成に並び換えて出力することを特徴と
する疑似ランダム２進法シーケンスパターン発生方法で
ある。

【００２６】請求項２に記載の発明は、外部からの指示
に基づきデータフレームの情報ビットに挿入される疑似
ランダム２進法シーケンスパターンを発生する疑似ラン
ダム２進法シーケンスパターン発生装置において、前記
外部からの指示に基づいて、ループレジスタを構成する
１ビット前または２ビット前のフリップフロップの出力
を選択して、疑似ランダム２進法シーケンスパターンを
１ビットまたは２ビットずつ順次出力するパターン出力
手段と、該パターン出力手段から出力された疑似ランダ
ム２進法シーケンスパターンを、上位と下位に振り分け
て前記外部からの指示に基づくビット構成に並び換える
ビット構成形成手段とを備えることを特徴とする疑似ラ
ンダム２進法シーケンスパターン発生装置である。

【００２７】請求項３に記載の発明は、請求項２に記載
の疑似ランダム２進法シーケンスパターン発生装置にお
いて、前記外部からの指示は、各ビットにおいて、疑似
ランダム２進法シーケンスパターンが存在すべきか否か
が示される複数のディジタル信号であって、前記パター
ン出力手段が、前記ディジタル信号を２ビット単位でシ
リアル変換するシリアル変換手段と、該シリアル変換手
段から出力される２ビットの信号が、共に疑似ランダム
２進法シーケンスパターンが存在すべきことを示してい
る場合は、２ビットずつ疑似ランダム２進法シーケンス
パターンを発生し、いずれか１ビットが疑似ランダム２
進法シーケンスパターンが存在すべきことを示している
場合は、１ビットずつ疑似ランダム２進法シーケンスパ
ターンを発生し、いずれのビットも疑似ランダム２進法
シーケンスパターンが存在すべきことを示していない場
合は、疑似ランダム２進法シーケンスパターンを発生し
ないパターン発生手段とによって構成されることを特徴
とする。

【００２８】請求項４に記載の発明は、請求項３に記載
の疑似ランダム２進法シーケンスパターン発生装置にお
いて、前記ビット構成形成手段が、複数のフリップフロ
ップで構成され、入力されたビット信号を順次シフトす
る第１，第２のシフトレジスタと、前記シリアル変換手
段から出力される２ビットの信号に基づいて、前記第
１，第２のシフトレジスタに対する、前記パターン出力
手段から出力される疑似ランダム２進法シーケンスパタ
ーンの出力先を制御するパターン出力制御手段と、前記
第１，第２のシフトレジスタを構成する各フリップフロ
ップ、および、前記パターン出力制御手段から出力され
るビット信号を、所定のタイミングで出力する出力タイ
ミング調整手段とによって構成されることを特徴とす
る。

【００２９】請求項５に記載の発明は、請求項４に記載
の疑似ランダム２進法シーケンスパターン発生装置にお
いて、前記パターン出力制御手段が、前記シリアル変換
手段から出力される２ビットの信号が共に疑似ランダム
２進法シーケンスパターンが存在すべきことを示してい
る場合は、前記パターン出力手段から出力される２ビッ
トの疑似ランダム２進法シーケンスパターンの内、その
上位側のビットを前記第１のシフトレジスタへ出力する
と共に、下位側のビットを前記第２のシフトレジスタへ
出力し、前記シリアル変換手段から出力される２ビット
の信号の内、上位側のビットのみが疑似ランダム２進法
シーケンスパターンが存在すべきことを示している場合
は、前記パターン出力手段から出力される１ビットの疑
似ランダム２進法シーケンスパターンを前記第１のシフ
トレジスタへ出力する共に、疑似ランダム２進法シーケ
ンスパターンが存在しないことを示すビット信号を前記
第２のシフトレジスタへ出力し、前記シリアル変換手段
から出力される２ビットの信号の内、下位側のビットの
みが疑似ランダム２進法シーケンスパターンが存在すべ
きことを示している場合は、前記パターン出力手段から
出力される１ビットの疑似ランダム２進法シーケンスパ
ターンを前記第２のシフトレジスタへ出力する共に、疑
似ランダム２進法シーケンスパターンが存在しないこと
を示すビット信号を前記第１のシフトレジスタへ出力
し、前記シリアル変換手段から出力される２ビットの信
号が、共に疑似ランダム２進法シーケンスパターンが存
在すべきことを示していない場合は、疑似ランダム２進
法シーケンスパターンが存在しないことを示すビット信
号を前記第１，第２のシフトレジスタへそれぞれ出力す
ることを特徴とする。

【００３０】

【発明の実施の形態】この発明によるＰＲＢＳパターン
発生器の一実施形態を図１に示す。この図に示すＰＲＢ
Ｓパターン発生器は、タイミング変換回路１、ループレ
ジスタ２、パターン整列回路３から構成される。また、
動作例として、155.52Ｍｂｉｔ／ｓのＳＤＨフレームに
非同期マッピングした44736 Ｋｂｉｔ／ｓのＰＤＨフレ
ームの情報ビットにＰＲＢＳパターンを挿入する場合を
説明する。ここで、155.52Ｍｂｉｔ／ｓのＳＤＨフレー
ムに44736 Ｋｂｉｔ／ｓのＰＤＨフレームを非同期マッ
ピングした時のフレーム構成図を図２に示す。この図２
における、フレーム構成は８４バイト×９行で表され、
各行は全て同様の構成となる。図２では１行目のみを示
し、他の８行についてはその図示を省略している。

【００３１】図２において、８ＲはＲビット（固定スタ
ッフビット）が８ビットあることを示し、８Ｉ，２００
Ｉは、それぞれＩビット（情報ビット）が８ビット，２
００ビットあることを示す。また、図２中、，，
で示されるバイトは、それぞれ、「ＲＲＣＩＩＩＩ
Ｉ」，「ＣＣＲＲＲＲＲＲ」，「ＣＣＲＲＯＯＲＳ」と
いうビット構成になっている。ここで、Ｃはスタッフ制
御ビット、Ｏはオーバヘッドビット、Ｓはスタッフ調整
ビットを意味する。

【００３２】図１に戻り、タイミング信号変換回路１
は、入力した19.44 Ｍｂｉｔ／ｓのタイミング信号１ａ
を、19.44 Ｍｂｉｔ／ｓの４倍である77.76 Ｍｂｉｔ／
ｓの２本４ビット長のシリアルタイミング信号１ｂに変
換する。ここで、タイミング信号１ａは、図８における
タイミング信号８１ａと同様、ＰＲＢＳパターンを載せ
る位置で「１」になる19.44 Ｍｂｉｔ／ｓの８本の信号
である。ここで、図２に示すフレーム構成図において、
１バイト目と２バイト目は全て固定スタッフビットなの
で、タイミング信号１ａは全て「０」になり、これによ
り、シリアルタイミング信号１ｂも全て「０」になる。

【００３３】３バイト目は、上位からＲＲＣＩＩＩＩＩ
というビット構成であり、下位５ビットが情報ビットな
ので、タイミング信号１ａは、「０００１１１１１」と
いうビット構成で入力される。これにより、タイミング
信号変換回路１において、上位から２ビットずつ２本の
信号に変換される。すなわち、タイミング信号１ａの上
位から１，３，５，７ビット目の信号（「００１１」）
が上位タイミングとして順次出力され、これに同期し
て、２，４，６，８ビット目の信号（「０１１１」）が
下位タイミングとして順次出力される。

【００３４】次に、ループレジスタ２の構成例を図３に
示す。この図は、32767 （２¹⁵−１）ビット長のＰＲＢ
Ｓパターンを発生する回路であり、各々が選択器ＳＥＬ
とフリップフロップＦＦで構成された１５個の選択器付
きフリップフロップ（以下、ＳＥＬ／ＦＦという）５ａ
〜５ｏと、インバータ６，７と、２個の排他的ＯＲ８，
９とから構成される。ここで、図中、４ビット目から１
２ビット目のＳＥＬ／ＦＦ５ｄ〜５ｌの図示は省略して
いる。

【００３５】そして、各ＳＥＬ／ＦＦにおける選択器Ｓ
ＥＬの一方の入力端には、図６に示したＰＲＢＳパター
ン発生回路と同様の接続がなされる。すなわち、２〜１
５ビット目のＳＥＬ／ＦＦ５ｂ〜５ｏにおける選択器Ｓ
ＥＬの一方の入力端には、前ビットのＳＥＬ／ＦＦの出
力が入力され、１ビット目のＳＥＬ／ＦＦ５ａにおける
選択器ＳＥＬの一方の入力端には、１４，１５ビット目
のＳＥＬ／ＦＦ５ｎ，５ｏの出力を排他的ＯＲした結果
が、すなわち、排他的ＯＲ９の出力が入力される。

【００３６】また、各ＳＥＬ／ＦＦにおける選択器ＳＥ
Ｌの他方の入力端には、図７に示したＰＲＢＳパターン
発生回路と同様の考え方に基づいて、１クロック動作で
パターンが２ビットシフトされるように接続がなされて
いる。すなわち、３〜１５ビット目のＳＥＬ／ＦＦ５ｃ
〜５ｏにおける選択器の他方の入力端には、それぞれ２
ビット前のＳＥＬ／ＦＦの出力が入力される。また、２
ビット目のＳＥＬ／ＦＦ５ｂにおける選択器ＳＥＬの他
方の入力端には、排他的ＯＲ９の出力が入力され、１ビ
ット目のＳＥＬ／ＦＦ５ａにおける選択器ＳＥＬの他方
の入力端には、１３，１４ビット目のＳＥＬ／ＦＦ５
ｍ，５ｎの出力を排他的ＯＲした結果が、すなわち、排
他的ＯＲ８の出力が入力される。

【００３７】上述したＳＥＬ／ＦＦ５ａ〜５ｏにおい
て、各選択器ＳＥＬは、入力された２本のシリアルタイ
ミング信号１ｂが２本とも「１」の場合、選択器ＳＥＬ
は、２ビット前のＳＥＬ／ＦＦの出力を選択することに
より、パターンを２ビットシフトする。また、どちらか
１本が「１」で、もう１本が「０」の場合、選択器ＳＥ
Ｌは、１ビット前のフリップフロップの出力を選択する
ことによりパターンを１ビットシフトする。さらに、２
本とも「０」の場合、図３のＰＲＢＳパターン発生回路
は、フリップフロップのクロックを停止することによ
り、パターンをシフトしない。このようにすることで、
１，２ビット目のＳＥＬ／ＦＦ５ａ，５ｂには新たなＰ
ＲＢＳパターンが生成される。

【００３８】図２に示すフレーム構成図の１，２バイト
目では、２本のシリアルタイミング信号１ｂは、双方と
も全て「０」となるので、それらが入力されたループレ
ジスタ２は、何ら動作しない。３バイト目では先頭ビッ
トは上位，下位タイミングとも「０」なので動作しない
が、次のビットでは上位タイミングが「０」、下位タイ
ミングが「１」となるので１ビットシフトし、その次ビ
ットでは上位，下位タイミングとも「１」となるので２
ビットシフト、さらにその次も双方とも「１」で２ビッ
トシフトする。ループレジスタ２を構成する１５個のＳ
ＥＬ／ＦＦ５ａ〜５ｏは、シフトレジスタとして動作す
るので、それぞれのフリップフロップはパターン位相が
異なるだけで、その内容は同じであるが、図３では、例
として１４，１５ビット目のＳＥＬ／ＦＦ５ｎ，５ｏか
らの出力を、それぞれインバータ６，７によって反転
し、２本のシリアルＰＲＢＳパターン２ａとして、パタ
ーン整列回路３へ出力する。

【００３９】このようにして、生成されたＰＲＢＳパタ
ーンは、インバータ６から出力されるパターン（１５ビ
ット目のＳＥＬ／ＦＦ５ｏからの出力）の方が時間的に
早いので上位パターンとなり、インバータ７から出力さ
れるパターン（１４ビット目のＳＥＬ／ＦＦ５ｎからの
出力）は下位パターンとなる。ここで、注意する点は、
図３のＰＲＢＳパターン発生器は、タイミング信号１ｂ
に従って２ビットずつＰＲＢＳパターンを生成すること
ができるが、１ビットだけパターンを生成した場合、そ
のパターンを上位パターンと下位パターンのいずれに割
り当てるのかに関わらず、生成したパターンは必ず１５
ビット目のＳＥＬ／ＦＦ５ｏに出力される点である。

【００４０】次に、パターン整列回路３の詳細回路構成
を図４に示す。パターン整列回路３は、ループレジスタ
２により生成されたＰＲＢＳパターンを、上位と下位に
振り分けるためのゲート回路１０と、上位に振り分けら
れたＰＲＢＳパターンのビットを溜め込む３ビットのシ
フトレジスタ（以下、上位セーブレジスタという）１４
と、下位に振り分けられたＰＲＢＳパターンのビットを
溜め込む３ビットのシフトレジスタ（以下、下位セーブ
レジスタという）１５と、最後に８ビットのＰＲＢＳパ
ターンをサンプリングする８個のフリップフロップから
なるサンプリングレジスタ１６で構成される。ここで、
上位に振り分けられたＰＲＢＳパターンを上位パター
ン、上位に振り分けられたＰＲＢＳパターンを上位パタ
ーンという。

【００４１】上述したゲート回路１０は、シリアルタイ
ミング信号１ｂの上位タイミングと、ループレジスタ２
から出力される上位パターンとが入力されるＡＮＤゲー
ト１２と、ループレジスタ２から出力される上位，下位
パターンがそれぞれ入力され、上位タイミングが「１」
の時、下位パターンを出力し、上位タイミングが「０」
の時、上位パターンを出力する選択器１１と、シリアル
タイミング信号１ｂの下位タイミングと選択器１１の出
力がそれぞれ入力されるＡＮＤゲート１３とによって構
成されている。

【００４２】また、ゲート回路１０はシリアルタイミン
グ信号１ｂに基づいて動作し、その動作内容は、表３に
示すように４つの場合に分けられる。

【表３】以下、表３における各々の場合について説明する。

【００４３】まず第１の場合は、シリアルタイミング信
号１ｂが上位，下位タイミングとも「１」の場合で、こ
の場合ゲート回路１０は、上位パターンを上位セーブレ
ジスタ１４へ、下位パターンを下位セーブレジスタ１５
へ出力する。第２の場合は、上位タイミングが「１」、
下位タイミングが「０」の場合で、この場合ゲート回路
１０は、上位パターンを上位セーブレジスタ１４へ出力
し、下位セーブレジスタ１５には何も出力しない。

【００４４】第３の場合は、シリアルタイミング信号１
ｂの上位タイミングが「０」、下位タイミングが「１」
の場合で、この場合、ゲート回路１０は上位パターンを
下位セーブレジスタ１５へ出力し、上位セーブレジスタ
１４には何も出力しない。第４の場合は、シリアルタイ
ミング信号１ｂが上位，下位タイミングとも「０」の場
合で、この場合ゲート回路１０は、上位セーブレジスタ
１４、下位セーブレジスタ１５の双方へ何も出力しな
い。

【００４５】このように動作するゲート回路１０に、前
述したシリアルタイミング信号１ｂとシリアルＰＲＢＳ
パターン２ａが入力されると、１，２バイト目はシリア
ルタイミング信号１ｂが２本とも「０」なので、ＡＮＤ
ゲート１２から上位セーブレジスタ１４の１ビット目の
フリップフロップＦＦＨ１およびサンプリングレジスタ
１６のフリップフロップＦＦ２に「０」が出力される。
同様に、ＡＮＤゲート１３から下位セーブレジスタ１５
の１ビット目のフリップフロップＦＦＬ１およびサンプ
リングレジスタ１６のフリップフロップＦＦ１にも
「０」が入力される。

【００４６】そして、３バイト目の１クロック目も同様
に動作するが、２クロック目の動作では、シリアルタイ
ミング信号１ｂが上位タイミングが「０」、下位タイミ
ングが「１」なので、フリップフロップＦＦＨ１には
「０」が入力されるが、フリップフロップＦＦＬ１には
シリアルＰＲＢＳパターン２ａの上位パターンが入力さ
れる。

【００４７】さらに、３クロック目の動作では、シリア
ルタイミング信号１ｂが上位，下位タイミングとも
「１」のため、フリップフロップＦＦＨ１にはシリアル
ＰＲＢＳパターン２ａの上位パターンが、フリップフロ
ップＦＦＬ１にはシリアルＰＲＢＳパターン２ａの下位
が入力される。この時、２クロック目で下位セーブレジ
スタ１５のフリップフロップＦＦＬ１に入力された上位
パターンは、次のビットのフリップフロップＦＦＬ２へ
とシフトされる。

【００４８】４クロック目の動作では、３クロック目と
同様にシリアルタイミング信号１ｂが上位，下位タイミ
ングとも「１」であるため、シリアルＰＲＢＳパターン
２ａの上位，下位パターンは、それぞれ上位セーブレジ
スタ１４のフリップフロップＦＦＨ１，下位セーブレジ
スタ１５のフリップフロップＦＦＬ１に入力されると同
時に、サンプリングレジスタ１６のＦＦ２，ＦＦ１にも
入力される。さらにサンプリングレジスタ１６のＦＦ
８，ＦＦ６，ＦＦ４には上位セーブレジスタ１４のＦＦ
Ｈ３，ＦＦＨ２，ＦＦＨ１が、また、ＦＦ７，ＦＦ５，
ＦＦ３には下位セーブレジスタ１５のＦＦＬ３，ＦＦＬ
２，ＦＦＬ１のパターンが入力される。

【００４９】この時、３クロック目において、下位セー
ブレジスタ１５のフリップフロップＦＦＬ２にシフトさ
れた上位パターンは、フリップフロップＦＦＬ３へシフ
トされ、上位セーブレジスタ１４のフリップフロップＦ
ＦＨ１に入力された上位パターン、および、下位セーブ
レジスタ１５のフリップフロップＦＦＬ１入力された下
位パターンは、各々フリップフロップＦＦＨ２と、フリ
ップフロップＦＦＬ２へシフトされる。

【００５０】この時点でサンプリングレジスタ１６の各
フリップフロップＦＦ１〜ＦＦ８において、フリップフ
ロップＦＦ８，ＦＦ７には共に「０」が、フリップフロ
ップＦＦ６，ＦＦ５には、それぞれ「０」と２クロック
目で入力された上位パターンが、フリップフロップＦＦ
４，ＦＦ３には、それぞれ３クロック目で入力された上
位パターンと下位パターンが、フリップフロップＦＦ
２，ＦＦ１には、それぞれ４クロック目で入力された上
位パターンと下位パターンが入力されていることにな
る。

【００５１】これにより、４クロック目でサンプリング
レジスタ１６の各フリップフロップＦＦ１〜ＦＦ８から
８ビットまとめて出力させると、44736 Ｋｂｉｔ／ｓの
ＰＤＨフレームを155.52Ｍｂｉｔ／ｓのＳＤＨフレーム
に非同期マッピングした時のフレーム構成における３バ
イト目（ＲＲＣＩＩＩＩＩ）のＩビットに、ＰＲＢＳパ
ターンが挿入されることになる。このようにして４バイ
ト目以降も、８ビットのタイミング信号１ａに従って生
成されたＰＲＢＳパターンが、タイミング信号１ａと同
じ８ビットの構成でサンプリングレジスタ１６から出力
される。

【００５２】

【発明の効果】以上説明したように、本発明によれば、
ＳＤＨフレームにＰＤＨフレームを載せ、その回線品質
やデータ導通試験を行う場合等において、ＩＴＵ−Ｔ
G.709に定義されているフレーム構成内の情報ビットに
ＰＲＢＳパターンを載せることができる。また、通常８
ビットの並列処理を行うＳＤＨフレームに対し、８ビッ
ト中、任意の数ビットにＰＲＢＳパターンを発生する場
合において、従来に比べ、１／２の動作速度で同等のＰ
ＲＢＳパターンを発生させることができる。これによ
り、必要動作速度が使用デバイスの上限を越えてしまう
場合、たとえば、ＴＴＬやＣＭＯＳでは回路動作が実現
できず、ＥＣＬ回路により回路スペースや消費電力を増
やしてしまう場合に、非常に有効である。

【図面の簡単な説明】

【図１】この発明の実施形態のＰＲＢＳパターン発生ブ
ロックの構成を示したブロック図である。

【図２】155.52Ｍｂｉｔ／ｓのＳＤＨフレームに 44736
Ｋｂｉｔ／ｓのＰＤＨフレームを非同期マッピングした
時のフレーム構成を説明するための説明図である。

【図３】図１における 32767ビット長のＰＲＢＳパター
ンを発生するループレジスタの構成を示した回路図であ
る。

【図４】図１におけるパターン整列回路の構成を示した
回路図である。

【図５】155.52Ｍｂｉｔ／ｓのＳＤＨフレームに139264
Ｋｂｉｔ／ｓのＰＤＨフレームを非同期マッピングした
時のフレーム構成を説明するための説明図である。

【図６】従来技術であるシリアルＰＲＢＳパターン発生
ブロックのループレジスタ部分の構成を示した説明図で
ある。

【図７】従来技術である８ビット並列ＰＲＢＳパターン
発生回路のパターン生成部分の構成を示した説明図であ
る。

【図８】従来技術であるシリアルＰＲＢＳパターン発生
ブロックの構成を示した説明図である。

【符号の説明】

１タイミング変換回路２ループレジスタ３パターン整列回路５ａ〜５ｏ選択器付きフリップフロップ６，７インバータ８，９排他的ＯＲ１０ゲート回路１１選択器１２，１３ＡＮＤゲート１４上位セーブレジスタ１５下位セーブレジスタ１６サンプリングレジスタ

Claims

(57)【特許請求の範囲】

【請求項１】外部からの指示に基づきデータフレーム
の情報ビットに挿入される疑似ランダム２進法シーケン
スパターンを発生する疑似ランダム２進法シーケンスパ
ターン発生方法において、前記外部からの指示に基づいて、ループレジスタを構成
する１ビット前または２ビット前のフリップフロップの
出力を選択して、疑似ランダム２進法シーケンスパター
ンを１ビットまたは２ビットずつ順次発生し、該発生された疑似ランダム２進法シーケンスパターン
を、上位と下位に振り分けて前記外部からの指示に基づ
いたビット構成に並び換えて出力することを特徴とする
疑似ランダム２進法シーケンスパターン発生方法。
【請求項２】外部からの指示に基づきデータフレーム
の情報ビットに挿入される疑似ランダム２進法シーケン
スパターンを発生する疑似ランダム２進法シーケンスパ
ターン発生装置において、前記外部からの指示に基づいて、ループレジスタを構成
する１ビット前または２ビット前のフリップフロップの
出力を選択して、疑似ランダム２進法シーケンスパター
ンを１ビットまたは２ビットずつ順次出力するパターン
出力手段と、該パターン出力手段から出力された疑似ランダム２進法
シーケンスパターンを、上位と下位に振り分けて前記外
部からの指示に基づくビット構成に並び換えるビット構
成形成手段とを備えることを特徴とする疑似ランダム２
進法シーケンスパターン発生装置。
【請求項３】前記外部からの指示は、各ビットにおい
て、疑似ランダム２進法シーケンスパターンが存在すべ
きか否かが示される複数のディジタル信号であって、前記パターン出力手段は、前記ディジタル信号を２ビット単位でシリアル変換する
シリアル変換手段と、該シリアル変換手段から出力される２ビットの信号が、
共に疑似ランダム２進法シーケンスパターンが存在すべ
きことを示している場合は、２ビットずつ疑似ランダム
２進法シーケンスパターンを発生し、いずれか１ビット
が疑似ランダム２進法シーケンスパターンが存在すべき
ことを示している場合は、１ビットずつ疑似ランダム２
進法シーケンスパターンを発生し、いずれのビットも疑
似ランダム２進法シーケンスパターンが存在すべきこと
を示していない場合は、疑似ランダム２進法シーケンス
パターンを発生しないパターン発生手段とによって構成
されることを特徴とする請求項２に記載の疑似ランダム
２進法シーケンスパターン発生装置。
【請求項４】前記ビット構成形成手段は、複数のフリップフロップで構成され、入力されたビット
信号を順次シフトする第１，第２のシフトレジスタと、前記シリアル変換手段から出力される２ビットの信号に
基づいて、前記第１，第２のシフトレジスタに対する、
前記パターン出力手段から出力される疑似ランダム２進
法シーケンスパターンの出力先を制御するパターン出力
制御手段と、前記第１，第２のシフトレジスタを構成する各フリップ
フロップ、および、前記パターン出力制御手段から出力
されるビット信号を、所定のタイミングで出力する出力
タイミング調整手段とによって構成されることを特徴と
する請求項３に記載の疑似ランダム２進法シーケンスパ
ターン発生装置。
【請求項５】前記パターン出力制御手段は、前記シリアル変換手段から出力される２ビットの信号
が、共に疑似ランダム２進法シーケンスパターンが存在
すべきことを示している場合は、前記パターン出力手段
から出力される２ビットの疑似ランダム２進法シーケン
スパターンの内、その上位側のビットを前記第１のシフ
トレジスタへ出力すると共に、下位側のビットを前記第
２のシフトレジスタへ出力し、前記シリアル変換手段から出力される２ビットの信号の
内、上位側のビットのみが疑似ランダム２進法シーケン
スパターンが存在すべきことを示している場合は、前記
パターン出力手段から出力される１ビットの疑似ランダ
ム２進法シーケンスパターンを前記第１のシフトレジス
タへ出力する共に、疑似ランダム２進法シーケンスパタ
ーンが存在しないことを示すビット信号を前記第２のシ
フトレジスタへ出力し、前記シリアル変換手段から出力される２ビットの信号の
内、下位側のビットのみが疑似ランダム２進法シーケン
スパターンが存在すべきことを示している場合は、前記
パターン出力手段から出力される１ビットの疑似ランダ
ム２進法シーケンスパターンを前記第２のシフトレジス
タへ出力する共に、疑似ランダム２進法シーケンスパタ
ーンが存在しないことを示すビット信号を前記第１のシ
フトレジスタへ出力し、前記シリアル変換手段から出力される２ビットの信号
が、共に疑似ランダム２進法シーケンスパターンが存在
すべきことを示していない場合は、疑似ランダム２進法
シーケンスパターンが存在しないことを示すビット信号
を前記第１，第２のシフトレジスタへそれぞれ出力する
ことを特徴とする請求項４に記載の疑似ランダム２進法
シーケンスパターン発生装置。