JPH06268709A

JPH06268709A - 高速ｈｄｌｃフレーミング処理送信／受信回路

Info

Publication number: JPH06268709A
Application number: JP5049367A
Authority: JP
Inventors: Tetsuaki Tsuruoka; 哲明鶴岡
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-03-10
Filing date: 1993-03-10
Publication date: 1994-09-22

Abstract

(57)【要約】【目的】高速ＨＤＬＣフレーミング処理回路に関し、
ＨＤＬＣデータを８ビット単位に並列に送受信すること
によりＨＤＬＣデータ伝送を高速化し、且つＨＤＬＣフ
レーミング処理を高速化することを目的とする。【構成】送信側では、８ビット単位で並列に受け取っ
たフレームデータに対してＨＤＬＣフレーミング処理を
施した後に８ビット単位の並列データとして送信し、受
信側では、ＨＤＬＣデータを８ビット単位に並列に受信
し、フラグパターンと１連続数が５の次の０を削除して
８ビット単位に並列に受信フレームバッファに格納する
ように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速伝送路を使用する
通信装置におけるＨＤＬＣフレーミングを行う高速ＨＤ
ＬＣフレーミング回路に関し、特にＨＤＬＣフレームの
送受信におけるフレーム処理をビット単位ではなくてオ
クテット単位とすることにより高速化を図った高速ＨＤ
ＬＣフレーミング回路に関する。

【０００２】本発明の先行技術として、本願と同一出願
人による平成４年５月１９日付けの特許出願「時分割多
重方式による通信とフレーム多重方式による通信を混在
させて収容するハイブリッドディジタル多重装置」（特
願平４−１２６４２７号）がある。本発明はこの先行技
術において、フレーム単位で伝送されるＨＤＬＣのデー
タをシリアルデータに変換することなく８ビット単位の
パラレルデータに変換する回路に関する。

【０００３】本発明の背景としては、高速伝送路の登場
（Ｔ３／ＳＤＨその他）、伝送路にて８ビットの、複数
ビットを構成単位とするタイムスロットに収める形態
（例えば、ＩＳＤＮ−ＰＲＩやＳＤＨのフレームフォー
マット）、その一方で装置内部でのＨＤＬＣフレームは
データとして処理する場合にオクテット単位で処理され
ること、等が上げられる。

【０００４】図１５は本発明の背景を説明するためのネ
ットワークの一例を示す図である。同図において、ＮＴ
Ｔの高速ディジタル回線などの専用線または公衆回線１
５１は、ノード毎に、時分割多重部（ＭＵＸ）１５２と
フレーム処理部（ＦＨ）１５３からなる多重装置によっ
て終端され、企業内網が構成される。時分割多重部１５
２には、例えば通常の回線通信用の構内交換機（ＰＢ
Ｘ）１５４、汎用計算機などのメインフレーム１５５、
又は端末１５６などが接続される。

【０００５】フレーム処理部１５３には、例えばフレー
ムデータ通信用の端末１５７などが接続される。図１６
は図１５における時分割多重部１５２とフレーム処理部
１５３の構成図である。この例では、時分割多重部１３
２は２本の専用線１５１を終端している。

【０００６】時分割多重部１５２は＃１と＃２のネット
ワークポート（ＮＰ）１６１、タイムスイッチ（ＴＳ
Ｗ）１６２、＃１〜＃ｎの時分割多重方式端末処理部
（ＴＤＭ─ＬＳ）１６３、時分割多重バス（ＴＤＭバ
ス）１６４等で構成されている。＃１と＃２のＮＰ１６
１はそれぞれ、＃１と＃２の専用線１６１を終端する。
ＴＳＷ１６２は、ＴＤＭバス１６４上でタイムスロット
間のデータ収容位置の変換を行う。

【０００７】＃１〜＃ｎのＴＤＭ−ＬＳ１６３は、時分
割多重方式で通信を行う特には図示しない端末を収容す
る。ＴＤＭバス１６４は、各ＮＰ１４１、ＴＳＷ１６
２、各ＴＤＭ−ＬＳ１６３、及び後に詳述するフレーム
処理部１５３との間で授受される各タイムスロットのデ
ータを伝送するためのバスである。

【０００８】次にフレーム処理部１５３は、＃１と＃２
のフレーム多重方式／時分割多重方式変換部（ＦＲ−Ｔ
ＤＭＩＷＭ）１６５、＃１〜＃ｍのフレーム多重方式
端末収容部（ＦＲＡＭＥ−ＬＳ）１６６、及びフレーム
バス１６７で構成されている。＃１と＃２のＦＲ−ＴＤ
ＭＩＷＭ１６５は、フレームバス１６７に多重され
るフレームデータとＴＤＭバス１６４上のタイムスロッ
トのデータとの間で、データフォーマットの変換を行
う。本発明はこのＦＲ−ＴＤＭＩＷＭ１６５の改良
に関する。

【０００９】＃１〜＃ｍのＦＲＡＭＥ−ＬＳ１６６
は、フレーム多重方式で通信を行う特には図示しない端
末を収容する。フレームバス１６７は、各ＦＲＭ−ＴＤ
ＭＩＷＭ１６６と各ＦＲＡＭＥ−ＬＳ１６６との
間で授受されるフレームデータを伝送するためのバスで
ある。

【００１０】

【従来の技術】図１７は従来のＦＲ−ＴＤＭＩＷＮ
１６５の構成図である。同図において、１７１はフレー
ムバスからのフレームデータのビット列をＨＤＬＣデー
タに変換し、シリアルデータとして送出するＨＤＬＣ変
換回路、１７２はシリアルデータを８ビットのパラレル
データに変換するシリアル／パラレル変換回路、１７３
はシリアルデータ回線である。

【００１１】このように、従来のフレームバス１６７と
ＴＤＭバス１６４の間のＨＤＬＣ変換回路１７１におい
ては、フレームバス１６７からのビット列のデータをＨ
ＤＬＣフレームフォーマットのビット列に変換しシリア
ル信号として送出している。ＨＤＬＣフレームフォーマ
ットのビット列にするためには、フレームとフレームの
間、および有効なデータのない期間に'01111110'のフラ
グパターンを送出し、フレーム自体のデータはシリアル
に展開し、データとフラグパターンとの区別をするため
に“１”が５個連続すると次のデータとの間に“０”を
挿入する。

【００１２】受信側ではこの逆の処理を行う。すなわち
ＴＤＭバスからは８ビット単位にデータが受信され、こ
の８ビット単位のデータをシリアルデータに変換した後
に“０”の削除及びフラグパターンの削除を行ってＨＤ
ＬＣフレームフォーマットのビット列から元のフレーム
データに戻す。

【００１３】

【発明が解決しようとする課題】図１７の従来回路にお
いて、ＨＤＬＣ変換回路１７１からは、伝送路の速度と
同じクロック周波数で１ビットが送出される。しかし、
近年、伝送路の速度の向上に伴って、伝送路の速度が高
くなってきており、ＨＤＬＣ変換回路１７１の動作速度
が伝送路速度のクロック周波数に追いつかなくなってき
ている。このため、従来のＨＤＬＣ変換回路では伝送路
速度の増大に見合う処理能力を得られなくなっていると
いう問題がある。即ち、現在５０Ｍｂｐｓ級の専用線の
提供が始まりつつあり、また上位の通信プロトコルもフ
レームリレーなど、処理を簡略化して通信速度の向上が
望める情勢にあるが、前述のようにシリアル化してフレ
ーム処理を行う回路構成では１クロックで１ビットを送
受信するので５０Ｍｂｐｓの伝送路では５０ＭＨｚで動
作するＨＤＬＣ変換回路が必要となる。しかし、現実に
市販されているＨＤＬＣフレーム処理ＩＣは特殊なもの
を除けばせいぜい１０Ｍｂｐｓまでしか対応していな
い。したがって、従来はフレーミング処理能力に限界が
あった。

【００１４】また、フレーム処理部（ＦＨ）１５３にお
いてフレーム単位の処理を行う場合、ＦＲ−ＴＤＭＩ
ＷＭ（＃１）１６５がＴＤＭバス１６４からデー
タを受けてこれをフレームバス１６７に送出し、＃２の
ＦＲ−ＴＤＭＩＷＭ１６５がこれを受け取る場合、
データを＃１のＩＷＭに一旦蓄積しては送出するストア
＆フォワード処理により遅延が増大するので、ストア＆
フォワードのためのデータの送受信の速度をできるだけ
上げる必要がある。このためにＦＲ−ＴＤＭＩＷＮ１６
５内のＨＤＬＣ変換回路１７１の動作も高速にする必要
があるが、ビット列のデータの授受では１クロックに１
ビットしか授受できないので、データの授受の速度が遅
いという問題もある。

【００１５】さらに、ＨＤＬＣ変換回路１７１とシリア
ル／パラレル変換回路１７２との間はシリアルデータが
伝送されるので、伝送速度が制限され、専用線等の高速
伝送路の利点が生かされないという問題もある。

【００１６】

【課題を解決するための手段】図１は本発明の一態様に
よる送信側ＨＤＬＣフレーミング処理回路の原理ブロッ
ク図である。同図において、１は送出データＢ₁、
Ｂ₂、…を１バイト毎に蓄積するＦＩＦＯ等のフレーム
バッファである。便宜上、各バイトの図示の上側を先頭
ビット、下側を最終ビットとここでは命名する。２は前
回にフレームバッファ１から出力された１バイト中の先
頭ビットを除く７ビットを格納するレジスタである。３
はフレームバッファ１の出力と前回データレジスタ２の
出力と、送信フレームシーケンサ６からのフラグ送出指
示とに基づいて、フレームの先頭及び終了には所定数の
フラグパターン（"01111110") を挿入し、"1" が５個連
続する場合に“０”を挿入して、ＨＤＬＣデータを作成
し、これを８ビット単位のパラレルデータとして送出す
るＨＤＬＣ処理論理回路、４はＨＤＬＣ処理論理回路３
の前回の出力の８ビット中の最終ビットまでの“１”の
連続数を保持する機構、５はＨＤＬＣ処理論理回路３か
らの次の出力の８ビット中の後半何ビット目からがフレ
ームバッファ１からのデータかを示す値を保持するビッ
トオフセット保持回路、６は送信フレームシーケンサ、
７はステート保持回路、８はＴＤＭバスとのインターフ
ェイス部である。送信フレームシーケンサ６はフレーム
バッファ１からのデータがフレームの先頭またはフレー
ムの終了であるときその旨を知らせる先頭／終了位置信
号と、ビットオフセット保持回路５が出力するビットオ
フセット値と、ステート保持回路７から出力される状態
番号とに基づいてフラグパターンの送出指示をする。ス
テート保持回路７は送信フレームシーケンサ６が出力す
る状態番号と、ビットオフセット保持回路５が出力する
ビットオフセット値とに基づいて、次の送出データの状
態番号を送信フレームシーケンサ６に通知する。状態番
号の内容は、なにも送信していないアイドル中か、フレ
ームの先頭か、何個目のフラグパターンを送出中か、フ
レームデータの送出中か、またはフレームの終了か、等
のＴＤＭバスインタフェース部８からＴＤＭバスへのデ
ータの送信状態を示す信号である。

【００１７】図２は本発明の他の態様による受信側ＨＤ
ＬＣフレーミング処理回路の原理ブロック図である。同
図において、２１は８ビットパラレルにデータを伝送す
るＴＤＭバスとの間のインタフェース部、２２はＴＤＭ
バスから８ビット毎に受信するデータ中の前々回データ
中の後半２ビットを蓄積する前々回データレジスタ、２
３は受信データ中の前回受信した８ビットを蓄積する前
回データレジスタ、２４は今回受信した８ビットのデー
タを蓄積する受信データレジスタである。このように３
つのレジスタを設けるのは、送信側でＨＤＬＣデータに
変換するために５個の連続“１”の直後に挿入された
“０”を、受信側で削除する必要があり、最悪の場合連
続する１０ビット中に“０”が２個挿入されている場合
があるからである。２５は処理開始ビットオフセット位
置と３つのレジスタ２２〜２４の内容に基づいてフラグ
パターンと挿入された０とを削除したデータを８ビット
毎にパラレルにオクテット境界復元データとして出力す
るバレルシフタ兼０削除論理回路、２６は回路２５から
出力されるオクテット境界復元データ中の後半の“１”
連続数保持機構、２７は処理開始ビットオフセット値を
保持するビットオフセット保持回路、２８は受信フレー
ムシーケンサ、２９はＴＤＭ受信データの状態を保持す
るステート保持回路である。

【００１８】

【作用】図１の送信側回路において、ＨＤＬＣ処理論理
回路３は、フレームバッファ１から次データとして８ビ
ットを受け取り、前回データレジスタ２から前回フレー
ムバッファ１から出力されたデータ中の後半７ビットを
受け取る。送信フレームシーケンサ６がフラグパターン
の送出指示をしている時は、ＨＤＬＣ処理論理回路３は
"01111110"のフラグパターンを８ビットのパラレルデー
タとして送出する。このとき、ビットオフセット値ｂを
参照して、最初に送出される８ビットのパラレルデータ
中の先頭から（８─ｂ）ビットは前回データレジスタ２
の先頭からのデータで構成され、後半のｂビットはフラ
グパターンの前半ｂビットで構成される。そして、フラ
グパターンの後半（８─ｂ）ビットは、次に送出される
８ビットパラレルデータの前半を構成するようにする。

【００１９】フラグパターンの送出が終わると、ＨＤＬ
Ｃ処理論理回路３はフレームデータを８ビットパラレル
データとして送出する。フラグパターンの直後のフレー
ムデータは、前述したフラグパターンの後半（８─ｂ）
ビットとオフセット値ｂと等しいビット数だけのフレー
ムバッファ１からの先頭ビットとで８ビットパラレルデ
ータを構成する。ただし、フレームバッファ１からのデ
ータに５個の連続“１”があれば、その直後に“０”を
挿入する。

【００２０】以下、フレームデータを８ビット毎にパラ
レルデータとして送出する。この場合、８ビット中の
（８─ｂ）ビットは前回データレジスタ２の先頭からの
データで構成され、ｂビットはフレームバッファ１の先
頭からのデータで構成される。送信使用とするフレーム
データ中に５個の連続“１”があれば、その直後に
“０”を挿入する。ビットオフセット値ｂは、フレーム
データ中に“０”が挿入される個数だけ減少し、０以下
になった直後のフレームデータの送出時のビットオフセ
ット値は演算結果に８加えた値とする。このときフレー
ムバッファ１からの読み出しは行われない。

【００２１】１フレームのデータが送信し終わると、再
びフラグパターンを所定数だけ送出する。この場合も、
最初に送出する８ビットはビットオフセット値ｂを参照
して前半の（８─ｂ）ビットは前回データレジスタ２か
らのデータで構成し、後半のｂビットはフラグパターン
の前半で構成し、次に送出する８ビットは最初のフラグ
パターンの後半と次のフラグパターンの前半で構成して
送出する。

【００２２】図２の受信側ＨＤＬＣフレーミング回路に
おいて、受信データレジスタ２４は、ＴＤＭバスからイ
ンタフェース部２１を介して受信される８ビット単位の
ＴＤＭ受信データを格納する。このＴＤＭ受信データは
送信側でＨＤＬＣのフォーマットに変換されたものを８
ビット単位に区切ったデータである。受信フレームシー
ケンサ２８が受信データ中にフラグパターンを検出する
と、フレームが到着したことをフレームバッファ３０に
通知する。そして、ビットオフセット値ｂを参照して前
々回データレジスタ２２と前回データレジスタ２３と今
回データレジスタ２４とからなる１８ビット中のビット
オフセット値ｂの次のビットからの８ビットで構成され
ているフラグパターンを廃棄する。

【００２３】次にデータの受信をするが、受信データ中
の“１”の連続数に基づいて“０”が挿入されている位
置を検出し、この“０”を削除する。そして、削除され
た部分にその次のビットを順次シフトして、８ビット単
位に論理回路２５からオクテット境界復元データとして
フレームバッファに出力する。

【００２４】

【実施例】本発明の実施例による送信回路においては、
ＨＤＬＣ送信側ではまず送出データがレジスタに蓄積さ
れる。しかし、０挿入処理が行われるため、受け取った
データと送出データのバイトのアラインメントは必ずし
も一致しない。そこで、このレジスタは８ビット＋アラ
イメントのずれを配慮する７ビットの補助レジスタ（前
回データレジスタ２）で構成する。また、このずれ分は
逐次更新し、参照される必要がある。この情報を保持す
るのがビットオフセット保持回路５である。ＨＤＬＣ処
理論理回路３は、このレジスタ２から、次の送出すべき
データ８ビットのうちのビットオフセット値ｂで示され
るビット位置以降を抽出し、フレームバッファ１から残
りのビットを抽出し、０挿入処理する。ここで５ビット
の連続する'1'を検出した場合、０を挿入し、以降のデ
ータを１ビットずつずらす。この処理はオクテット単位
でなくビット単位で行わなければならないため、これを
実現するために、前回送出バイトの末尾における'1'の
連続数を保持するためにレジスタである１連続数保持機
構４を設ける。１連続数の保持の方法としては前回のデ
ータをそのまま保持してもよいし、連続する'1'の数を
値として保持してもよい。また、この論理回路にて送信
フレームシーケンサ６によって管理されるフレーム期間
／アイドル期間に応じてフラグパターンをその時点での
ビットオフセットを加味して送出する。

【００２５】図３は図１におけるＨＤＬＣ処理論理回路
３の本発明の実施例による構成例を示すブロック図であ
る。図３において、ＨＤＬＣ処理論理回路３は、バレル
シフタ３１と、０挿入論理回路３２と、フラグパターン
セレクタ３３と、減算回路３４とからなっている。バレ
ルシフタ３１は前回データレジスタ２からの７ビット
と、フレームバッファ１からの８ビットとを受け取り、
今回のビットオフセット値ｂを参照して、変換開始位置
から１０ビットを出力する。

【００２６】０挿入論理回路３２は前回“１” 連続数
と、バレルシフタ３１からの８ビットと、今回のビット
オフセット値ｂとに基づいて、変換開始位置より８ビッ
トを出力する。この場合、入力データ中に“１”が５個
連続すると、その後に“０”を挿入する。０挿入論理回
路３２はまた、８ビットの出力中の最終ビットまでにお
ける今回“１”連続数と、０挿入数も出力する。

【００２７】フラグパターンセレクタ３３は今回ビット
オフセット値ｂと、送信フレームシーケンサ６（図１参
照）からのフラグ送出選択信号とに基づいて、フラグパ
ターンを選択してフラグパターンをフレームの先頭およ
び終了位置に挿入する。フラグパターンの選択コードと
しては、図示のようにその列にフラグパターンを挿入し
ない“００”と、その列の後半からフラグパターンを挿
入する“０１”とその列の８ビットすべてをフラグパタ
ーンとする“１１”とその列の前半でフラグパターンの
後半を挿入する“１０”とがある。

【００２８】演算回路３４は今回のビットオフセット値
ｂから０挿入数を減算して次回のビットオフセット値ｂ
とするが、この結果ビットオフセット値ｂが０以下とな
る場合、前回データレジスタ２中のデータのみがフラグ
パターンセレクタ３３から出力されるので、フレームバ
ッファ先頭値は未送出のままであり、次のクロックでの
送出データ中に０挿入がない場合でも次のデータをフレ
ームバッファ１から読み出す必要がない。そこでこのク
ロックサイクルではフレームバッファに対する読出パル
スを停止し、その代わり次回のビットオフセット値ｂは
８を加えた値に０挿入数を減算する。

【００２９】図４および図５は図１および図３に示した
送信回路の動作の具体例を示すタイムチャートである。
図４および図５において、（１）はＴＤＭクロック、
（２）はフレームバッファ１から出力されるフレームの
先頭および終了を示すデータ、（３）は前回データレジ
スタ２に格納されるデータ、（４）はフレームバッファ
１の先頭値（８ビット）を示すデータ、（５）はＴＤＭ
バスに出力されるビットオリエンテッド処理済（ＨＤＬ
Ｃ形式に変換されたデータを８ビットパラレルにしたも
の）の８ビットのデータ、（６）は前回“１”連続数、
（７）はビットオフセット値、（８）は送信フレームシ
ーケンサ６がＨＤＬＣ処理論理回路３に出力するフラグ
パターン選択出力、（９）は送信フレームシーケンサ６
からフレームバッファ１に与えられる読み出しタイミン
グパルスである。

【００３０】図において（３）と（４）のデータ中の右
上がり斜線部は出力値を示し、（５）の右上がり斜線部
は０挿入がなされたビット位置を示し、右下がり斜線部
はフラグパターン挿入を示している。フレームバッファ
１の８ビットの出力中の第１ビットを除く７ビットは、
ビットオフセット値ｂが０以下となるとき以外は、次の
クロックで前回データレジスタ２に格納され、ビットオ
フセット値ｂが０以下になったときは、更新されたい。

【００３１】前回データレジスタ２には、（３）の右下
がり斜線で示すように、前回のフレームバッファ１の先
頭値のうちの第１ビットＤ₀は格納されない。時刻ｔ₁
で（１）の先頭／終了フラグがフレームの先頭を示す
と、送信フレームシーケンサ６はこの先頭フラグを検出
して、ＨＤＬＣ処理論理回路３にフラグ送出指示をす
る。このとき、ビットオフセット値ｂが５なので、
（８）に示すようにフラグパターン選択出力は０１であ
る。ビットオフセット値ｂが５なので、出力データの第
１列の８ビット中の後半５ビット目からフラグパターン
を送出する。即ち、図示（５）の第１列の後半５ビット
目からのＯ₃〜Ｏ₇にフラグパターンの前半５ビットで
ある"01111" を第１列の前半３ビットの×××と共にパ
ラレルに出力する。前半３ビットの×××は、前のフレ
ームのデータまたはフラグパターンの一部である。第１
列の後半はフラグパターンの一部であることを送信フレ
ームシーケンサ６はＨＤＬＣ処理論理回路３に通知し、
それにより、“１”連続数はカウントされず０である。

【００３２】時刻ｔ₂では（５）の第２列のパラレル出
力の前半３ビットはフラグパターンの残り"110" であ
り、後半５ビット目からフレームバッファ１のＤ₀〜Ｄ
₄の５ビット"10011" を出力する。０挿入はないので、
ビットオフセット値ｂは５のままである。また、フラグ
パターンの選択出力は、列の前半にフラグパターンの後
半があるので１０である。第２列の後半の“１”連続数
はＯ₆〜Ｏ₇が０１なので１である。

【００３３】時刻ｔ₃でもビットオフセット値ｂは５な
ので、前回データレジスタ２からの後半３ビット“"10
1" とフレームバッファ１からの前半５ビットＤ₀〜Ｄ₄
("10011")とからなる８ビット(10110011)を第３列デー
タとしてパラレル出力する。この場合前回の“１”連続
数１と出力データの先頭の“１”連続数１を合計しても
５とはならず、また、出力データＯ₀〜Ｏ₇中に“１”
連続数が５となる部分がないので、０挿入は行われず、
したがって、ビットオフセット値ｂも５のままである。
また、フラグパターンは送出しないので、フラグパター
ン選択出力は００である。第３列データの後半Ｏ₅〜Ｏ
₇が０１１なので１連続数は２である。

【００３４】時刻ｔ₄では前列の処理の終わりにおける
ビットオフセット値ｂが５であることから、前回データ
レジスタ２からの後半３ビット"111" とフレームバッフ
ァ１からのデータの前半５ビット"10111" を出力しよう
とするが、前回の１連続数２と前回データレジスタ２か
らの後半３ビット"111" とで１連続数が５となるので、
０を挿入する。この結果、第４列の出力データは"11101
011"となる。０挿入が１回あったのでビットオフセット
値ｂは５から１減じた４に更新される。フラグパターン
は送出しないので、フラグパターン選択出力は００であ
る。第４列データの後半Ｏ₅〜Ｏ₇が"011" なので１連
続数は２である。

【００３５】以下同様にして、１連続数が５になると０
を挿入しながら、前回データレジスタの後半の出力とフ
レームバッファの前半の出力とで出力データを作成して
出力する。０挿入の個数に応じてビットオフセット値ｂ
を減じるので、図示例でｔ₁₁においてビットオフセット
値ｂが０となる。

【００３６】時刻ｔ₁₁でビットオフセット値ｂが０にな
ると、ビットオフセット保持回路５は桁下がりをＨＤＬ
Ｃ処理論理回路３及び送信フレームシーケンサ６に通知
し、それによりＨＤＬＣ処理論理回路３はビットオフセ
ット保持回路５のビットオフセット値ｂに８を加える。
また、送信フレームシーケンサ６は読み出しパルスの出
力を１クロック期間停止する。こうして、時刻ｔ₁₂では
フレームバッファ１からの８ビット"01010101"をパラレ
ル出力する。この出力データ中には“１”が５個連続し
ていないので０挿入はなく、したがってビットオフセッ
ト値ｂは８に保持される。Ｏ₆〜Ｏ₇が０１なので１連
続数は１である。

【００３７】時刻ｔ₁₃では前回データレジスタ２には時
刻ｔ₁₁でフレームバッファ１から出力されたデータ中の
第１ビットを除く７ビットが格納されるが、ビットオフ
セット値ｂが８であるので前回データレジスタ２の第１
ビットから数えて８番目のビットであるフレームバッフ
ァ１の第１ビットＤ₀〜第８ビットＤ₇の"01101001"が
パラレル出力される。０挿入はないのでビットオフセッ
ト値ｂは８に保持される。Ｏ₆〜Ｏ₇が０１なので１連
続数は１である。

【００３８】時刻ｔ₁₄ではビットオフセット値ｂが８、
１連続数が１、Ｄ₀〜Ｄ₃の４ビットが連続して１なの
で、１連続数が５となり、したがって、その後に０を挿
入し、この結果出力データは"11110100"となる。ビット
オフセット値ｂは８から１を減じて７となる。Ｏ₆〜Ｏ
₇が００なので１連続数は０である。時刻ｔ₁₄では、フ
レームバッファ１からはフレームの終了が通知されてい
る。

【００３９】時刻ｔ₁₅ではビットオフセット値ｂが７、
１連続数が０、フレームの終了の通知済なので、前回デ
ータレジスタ２の第７ビットの"1" とフラグパターンの
選択出力が０１となってフラグパターンの前半７ビット
"0111111" との８ビットがパラレル出力される。時刻ｔ
₁₆ではフラグパターンの後半１ビット"0" とその次のフ
ラグパターンの前半７ビット"0111111" との８ビットが
パラレル出力される。

【００４０】以上の動作により、フレームバッファ１か
らのデータはＨＤＬＣ変換された後に、８ビット単位の
パラレルデータとしてＴＤＭバスに出力される。図６は
０挿入論理回路３２における上記変換の論理を論理式で
示す図である。出力データのビット番号０〜７は、図４
の（５）における出力データＯ₀〜Ｏ₇の番号である。
０挿入条件Ｉ_iは各ビット番号に対応して図示の如くで
ある。即ち、ビット番号０ではＣ₀＝５が０挿入条件で
ある。ここにＣ₀は前回の出力データの列における１連
続数である。同図の下に記載したように前回の出力デー
タのＯ₃〜Ｏ₇（Ｏ_3:7と記載する）が“１１１１１”
のときＣ₀＝５である。同様に、前回の出力データのＯ
_3:7が“０１１１１”のときはＣ₀＝４、等となる。０
挿入条件が成立するとＩ₀＝１となり、今回の出力デー
タの列における０挿入によるシフト量Ｓ₀はＩ₀＝１で
ある。０挿入条件Ｃ₀＝５が成立しない場合はＩ₀＝０
となり、シフト量Ｓ₀はＩ₀＝０である。

【００４１】ビット番号１ではＣ₁＝４で前回データレ
ジスタのビットオフセット値ｂから数えた第１ビットＤ
₀（図４で示したＤ₀とは異なる）が“１”のとき、０
挿入条件が成立してＩ₁＝１となり、それいがいでは０
挿入条件不成立でＩ₁＝０となる。ビット番号０におい
て０挿入条件が成立すれば、０が挿入されるのでＤ₀＝
０となり、したがって、次のビット番号１では０挿入条
件は成立しないので、シフト量Ｓ₁はＳ₀又はＩ₁とな
る。

【００４２】以下、ビット番号５までは同様に０挿入条
件は図示の通りであり、シフト量は前回の出力データに
おけるシフト量または今回の出力データにおける０挿入
条件の成立時のシフト量となる。ビット番号６では、Ｓ
₀＝０かつＤ_1:5＝“１１１１１”という０挿入条件
と、Ｉ₀＝１且つＤ_0:4＝“１１１１１”という０挿入
条件とがある。シフト量Ｓ ₆はＳ₅＋Ｉ₆となる。Ｓ₅
とＩ₆がともに１ならシフト量Ｓ₆は２となる。

【００４３】ビット番号７では図示のように０挿入条件
は３種類ある。この場合も、シフト量は最大２ビットと
なる。出力データＯ_nは、０挿入条件（Ｉ_n＝１）が成
立する場合は、０となる（０が挿入される）。０挿入条
件が不成立（Ｉ_n＝０）のときは、Ｏ₀＝Ｄ₀（前回デ
ータレジスタ２の第１ビットから数えてビットオフセッ
ト値ｂに相当するビットの値）となり、他の出力ビット
はＯ_n＝Ｄ_jとなる。但しｊ＝ｎ−Ｓ_n-1である。出力
ビットの番号と入力データの番号とが不一致となるの
は、０挿入の結果入力データがシフトされて出力される
からである。

【００４４】このような論理式を用いれば、図３の０挿
入論理回路３２を容易に設計できる。なお、以上の説明
では変換入力側が８ビット、変換出力側が８ビットの例
について説明したが、変換入力側がＭビット、変換出力
側がＮビットと一般化した場合（但しＭ≧Ｎ）にも適用
できる。このとき、前回データレジスタ２はＭ−１ビッ
ト保持できればよく、ビットオフセット値ｂはそのクロ
ックサイクルでの１の挿入数をＳとするとＭ−Ｎ＋Ｓだ
け減算していき、ｂ≦０のときにフレームバッファに対
する読出パルスを停止するとともに次回のビットオフセ
ット値ｂはＮ−Ｓだけ加える。

【００４５】次に本発明の実施例による受信回路を説明
する。図２において、本発明の実施例による受信側で
は、バレルシフタ兼０削除論理回路２５から出力された
前回データの'1'連続数を１連続数保持機構２５にて保
持し、バレルシフタ兼０削除論理回路２５はこれを参照
しながら今回分の１連続数を判定する。この時の連続数
でフラグパターンやアボートなどを検出し、受信フレー
ムシーケンサ２８にていま現在のフレーム受信状態の制
御を行う。一方バレルシフタ兼０削除論理回路２５では
１連続数が５の時に限り引き続く０を無視する。このた
め、８ビットのデータを受けた場合に有効データが６〜
８ビットの間で変化しうる上、前述のようにフレームの
オクテットとの対応にビットオフセットが生ずる。そこ
で、送信側同様ビットオフセット保持回路２７を設け、
バレルシフタ兼０削除論理回路２５にビットのオフセッ
トを通知する。バレルシフタ兼０削除論理回路２５で
は、オクテットが完成した分からフレームバッファ３０
に送りだす。受信フレームシーケンサ２８にてフレーム
が完成したことを検知したらフレーム到着通知をフレー
ムバッファ３０に通知する。

【００４６】図７は本発明の実施例による図２に示した
バレルシフタ兼０削除論理回路２５の構成を示すブロッ
ク図である。同図において、７１はバレルシフタ、７２
は０削除論理回路、７３は加算回路、７４はフラグ位置
検出回路である。バレルシフタ７１は、前々回データレ
ジスタ２２からの後半２ビットと前回データレジスタ２
３からの８ビットと今回データレジスタ２４からの次デ
ータの８ビットから、今回のビットオフセット値ｂが指
し示す変換開始位置から１０ビットを出力する。

【００４７】０削除論理回路７２は今回ビットオフセッ
ト値ｂと前回１連続数とに基づいて、入力１０ビットか
ら０削除した８ビットのオクテット境界復元データを出
力するとともに、今回１連続数と０削除数を出力する。
加算回路７３は、今回ビットオフセット値ｂに０削除数
を加算して次回のビットオフセット値ｂとする。次回ビ
ットオフセット値ｂが８になると、桁上がりを受信フレ
ームシーケンサに通知する。

【００４８】フラグ位置検出回路７４は前々回データレ
ジスタ、前回データレジスタ、および今回データレジス
タの出力からフラグパターンを検出し、このフラグパタ
ーンの位置を受信フレームシーケンサに通知する。図８
および図９は図２および図７に示した受信回路の動作の
具体例を示すタイムチャートである。図８および図９に
おいて、（１）は前々回データレジスタ２２の後半２ビ
ット、（２）は前回データレジスタ２３の内容、（３）
は受信データレジスタ２４の内容、（４）はオクテット
境界復元データ、（５）は１連続数、（６）はビットオ
フセット値ｂ、（７）はフラグパターン選択出力、
（８）はフレームバッファ３０への書き込みパルスであ
る。前々回データレジスタの出力をＤ₀、Ｄ₁とし、前
回データレジスタの出力をＤ₂〜Ｄ₉とし、受信データ
レジスタの出力をＤ₁₀〜Ｄ₁₇とする。

【００４９】時刻ｔ₁の前ではＤ₅〜Ｄ₁₂にフラグパタ
ーンを検出し、このフラグパターンを廃棄する。Ｄ₅ か
らフラグパターンが開始しているので、ビットオフセッ
ト値ｂは５である。フラグパターンの検出時は１連続数
は０にする。時刻ｔ₁ではビットオフセット値ｂは５で
あり、前回の１連続数は０で今回の出力データの先頭Ｄ
₅も０であり、かつＤ₀〜Ｄ₁₂で１連続数が５となると
ころはないので、０削除は行わず、Ｄ₀から５番目の次
の出力Ｄ₅から８ビットＤ₅〜Ｄ₁₂の"01101101"をオク
テット境界復元データＯ₀〜Ｏ₇として出力する。出力
Ｏ₆〜Ｏ₇は０１なので、１連続数は１である。０削除
がないので、ビットオフセット値ｂは５に保持されたま
まである。

【００５０】時刻ｔ₂ではビットオフセット値ｂは５、
前回の１連続数は１で今回の出力データの先頭の２ビッ
トＤ₅、Ｄ₆は１０であり１連続数が５ではないが、Ｄ
₈〜Ｄ₁₂が"11111" と１連続数が５なので、次のタイミ
ングでＤ₁₃の０を削除する。オクテット境界復元データ
Ｏ₀〜Ｏ₇は"10011111"となる。０削除を１回行うの
で、ビットオフセット値ｂは１加算されて６になる。ま
た、１連続数はＯ₅〜Ｏが"011" なので２である。

【００５１】時刻ｔ₃ではビットオフセット値ｂが６、
前回の１連続数は２で今回の出力データの先頭の２ビッ
トＤ₆、Ｄ₇は１０であり１連続数が５ではない。ま
た、Ｄ ₆〜Ｄ₁₃にも１連続数か５となるところはない。
したがって、オクテット境界復元データＯ₀〜Ｏ₇は"1
0111011"となる。０削除は行わないのでビットオフセッ
ト値ｂは６に保持されま。Ｏ₄〜Ｏ₇が"0111"なので１
連続数は３である。

【００５２】以下同様にして、１連続数が５となる度に
その直後の０を削除し、ビットオフセット値ｂに１を加
算する。ビットオフセット値ｂが８以上になると、桁上
がりとなる。このとき時刻ｔ₇ で示されるようにフレー
ムバッファ３０への書き込みは１クロックパルスだけ休
止する。そして次のビットオフセット値ｂは、８減じた
値にセットされる。

【００５３】フレームの終了を示すフラグパターンはデ
ータ部から除くので、フレームバッファ３０へは書き込
まない。これはフラグパターン検出を受信フレームシー
ケンサに通知するのに用いられる。図１０は０削除論理
回路７２における上記変換の論理を論理式で示す図であ
る。同図において、出力データのビット番号０〜７は、
図９の（４）における出力データＯ₀〜Ｏ₇の番号であ
る。０削除条件Ｅ_iは各ビット番号に対応して図示の如
くである。即ち、ビット番号０ではＣ₀＝５かつＤ₀＝
０（Ｄ₀は前々回データレジスタのビットＤ₀ からビッ
トオフセット値ｂだけずれた位置の次のビットであっ
て、図８のＤ₀ とは異なる。）が削除条件となる。ここ
にＣ₀は前回のデータレジスタからのデータ列における
１連続数である。この１連続数Ｃ₀は以下の通りであ
る。

【００５４】Ｓ＝０且つＤ_2:7＝“０１１１１１”のときＣ₀＝５Ｓ＝０且つＤ_3:7＝ “０１１１１”のときＣ₀＝４Ｓ＝０且つＤ_4:7＝ “０１１１”のときＣ₀＝３Ｓ＝０且つＤ_5:7＝ “０１１”のときＣ₀＝２Ｓ＝０且つＤ_6:7＝ “０１”のときＣ₀＝１Ｓ＝１且つＤ_3:8＝“０１１１１１”のときＣ₀＝５Ｓ＝１且つＤ_4:8＝ “０１１１１”のときＣ₀＝４Ｓ＝１且つＤ_5:8＝ “０１１１”のときＣ₀＝３Ｓ＝１且つＤ_6:8＝ “０１１”のときＣ₀＝２Ｓ＝１且つＤ_7:8＝ “０１”のときＣ₀＝１Ｓ＝２且つＤ_4:9＝“０１１１１１”のときＣ₀＝５Ｓ＝２且つＤ_5:9＝ “０１１１１”のときＣ₀＝４Ｓ＝２且つＤ_6:9＝ “０１１１”のときＣ₀＝３Ｓ＝２且つＤ_7:9＝ “０１１”のときＣ₀＝２Ｓ＝２且つＤ_8:9＝ “０１”のときＣ₀＝１その他Ｃ₀＝０上記のようにシフト量Ｓ＝０かつ前回のデータのＤ₂〜
Ｄ₇（Ｄ_2:7と記載する）が"011111"のときＣ₀＝５で
ある。同様に、シフト量Ｓ＝０かつ前回のデータのＤ
_3:7が"01111" のときはＣ₀＝４、等となる。ビット番
号０で０削除条件が成立するとＥ₀＝１となり、今回の
出力データの列における０削除によるシフト量Ｓ₀はＥ
₀＝１である。０挿入条件Ｃ₀＝５が成立しない場合は
Ｅ₀＝０となり、シフト量Ｓ₀はＥ₀＝０である。

【００５５】ビット番号１ではＣ₁＝４で前回データレ
ジスタのビットオフセット値ｂから数えた第１ビットＤ
₀（図８で示したＤ₀とは異なる）が“１”のとき、０
削除条件が成立してＥ₁＝１となり、それ以外では０削
除条件不成立でＥ₁＝０となる。ビット番号０において
０削除条件が成立すれば、０が削除されるのでＤ₀＝０
となり、したがって、次のビット番号１では０削除条件
は成立しないので、シフト量Ｓ₁はＳ₀又はＩ₁とな
る。

【００５６】以下、ビット番号５までは同様に０削除条
件は図示の通りであり、シフト量は前回の出力データに
おけるシフト量または今回の出力データにおける０削除
条件の成立時のシフト量となる。ビット番号５では、Ｃ
₅＝０かつＤ_0:5＝"111110"という０削除条件と、Ｅ₀
＝１且つＤ_1:7＝"111110"という０削除条件とがある。
シフト量Ｓ₅はＳ₄＋Ｅ ₅となる。Ｓ₄とＥ₅がともに
１ならシフト量Ｓ₅は２となる。

【００５７】ビット番号６および７ではそれぞれ図示の
ように０挿入条件は３種類ある。出力データＯ_nは、Ｏ
_n＝Ｄ_jとなる。但しｊ＝ｎ＋Ｓ_n（ｎ＋Ｓ_n＜８）で
ある。出力ビットの番号と入力データの番号とが不一致
となるのは、０削除の結果出力データがシフトされて出
力されるからである。このような論理式を用いれば、図
７の０削除論理回路７２を容易に設計できる。

【００５８】なお、以上の説明では変換入力側が８ビッ
ト、変換出力側が８ビット、前々回データレジスタ２
２、前回データレジスタ２３、受信データレジスタ２２
の合計１８ビットを参照して処理する例について説明し
たが、変換入力側がＮビット、変換出力側がＭビットと
一般化した場合（但しＭ≧Ｎ）にも適用できる。このと
き、入力データＮビットで０削除される数Ｓmax は｜
（Ｎ−１）÷６｜＋１ビット（｜ｘ｜はｘ以下の最大の
整数）であるので、前々回データレジスタ２２、前回デ
ータレジスタ２３、受信データレジスタ２２の合計でＭ
＋Ｓmax ＋Ｎ−１ビット保持できればよく、ビットオフ
セット値ｂはそのクロックサイクルでの１の削除数をＳ
とするとＭ−Ｎ＋Ｓだけ加算していき、ｂ≧Ｍのときに
フレームバッファに対する読出パルスを停止するととも
に次回のビットオフセット値ｂはＮだけ減じる。

【００５９】以上説明した送信回路および受信回路を並
列で持つと、各部を共用しながら構成することが可能で
ある。この様子をＩＷＭへの適用を例にとり説明する。
図１１は本発明の実施例による複数チャネルに対応した
の処理が可能なフレーム多重／時分割多重変換部（ＦＲ
−ＴＤＭＩＷＭ）の送信回路を示すブロック図であ
る。同図において、複数のフレームバッファ９１─１〜
９１─ｎがそれぞれビットオリエンテッド処理部９２−
１〜９２─ｎに接続されており、ビットオリエッテッド
処理部９２−１〜９２─ｎは共通バス９３を介してＴＤ
Ｍバスインタフェース部９４に接続されている。

【００６０】ＴＤＭバスインタフェース部９４から制御
バス９５を介して、チャネル選択信号がビットオリエン
テッド処理部９２−１〜９２─ｎのいずれかに送信さ
れ、それに応じてビットオリエッテッド処理された送信
データ（ＨＤＬＣフォーマットに変換され、８ビット単
位のパラレル信号として出力される送信データ）がＴＤ
Ｍバスに送出される。

【００６１】ＩＷＭのフレーム側のインタフェースがビ
ットオリエンテッド処理されていると内部にてＩＷＭあ
るいはフレーム処理ラインセットとの間の授受などに於
いて不便である。一方、ＴＤＭのタイムスロットに収ま
っているときは、有効データがどこからどこまでかのフ
レームの区切り識別に何らかのコード変換が必要にな
る。一方、対局で受ける装置が単なるＴＤＭ機構しか持
たない装置で、外部にフレームを意識できる端末あるい
は多重化装置を設置する場合、ビットオリエンテッドな
プロトコルにするのが好適である。そこで、ＩＷＭ内
で、フレーム系処理部からデータを受け取った後、ＴＤ
Ｍのタイムスロットに収める直前にＨＤＬＣの０挿入処
理とフラグ挿入処理を行う。

【００６２】このために、送信側では、各ビットオリエ
ンテッド処理部９２−１〜９２─ｎは、図１に示した送
信回路と同様の構成にする。図１２は本発明の実施例に
よる複数チャネルに対応したの処理が可能なフレーム多
重／時分割多重変換部（ＦＲ−ＴＤＭＩＷＭ）の受信
回路を示すブロック図である。同図において、１０１は
ＴＤＭバスインタフェース部、１０２−１〜１０２−ｎ
はビットオリエンテッド処理部、１０３−１〜１０３−
ｎはフレームバッファである。

【００６３】ＴＤＭバスからの受信データは共通バス１
０４を介してビットオリエンテッド処理部１０２−１〜
１０２−ｎに接続されている。ＴＤＭバスインタフェー
ス部１０１から制御バス１０５を介してチャネル選択信
号がビットオリエンテッド処理部１０２−１〜１０２−
ｎに供給され、それにより、ビットオリエンテッド処理
部１０２−１〜１０２−ｎからフレームバッファ１０３
−１〜１０３−ｎにＴＤＭのデータが供給される。

【００６４】ＴＤＭバスから受け取った直後にＨＤＬＣ
の０削除とフラグの除去・フレームの開始・終了の検出
を行って内部のバッファメモリに蓄積するために、ビッ
トオリエンテッド処理部１０２−１〜１０２−ｎの各々
は図２に示した受信回路と同様の構成にする。また、フ
レームの受渡しが図１１および図１２に示したように単
一のインタフェースである場合、同時に別のチャネルの
フレーム転送を行わないうえ、ＴＤＭ側でのデータの同
時送信あるいは同時受信がないため、単一のメモリプレ
ーンで送信バッファあるいは受信フレームバッファが構
築できる。あるいはこれらのメモリとフレーム送信/受
信部との間にバスを設け、バッファメモリはバスに直結
のメモリを利用してもよい。このような形態はマイクロ
プロセッサが直接フレームデータを受渡し制御を行う場
合などに有効であるが、メモリとフレーム送信/受信回
路との転送が応答性よく行われる必要がある。このため
の回路を図１３および図１４に示す。

【００６５】図１３は本発明の実施例による複数チャネ
ル処理送出回路の構成を示すブロック図、図１４は本発
明の実施例による複数チャネル処理受信回路の構成を示
すブロック図である。図１３および図１４において、図
１および図２と同一部分には同一番号を付してあり、対
応する番号の次にａを付したものは、処理チャネル数分
設ける必要がある部分である。

【００６６】図１３および図１４の回路の動作は、前述
した単一フレームバッファに対する動作から容易に類推
できるので記載を省略する。

【００６７】

【発明の効果】以上の説明で明らかなように、本発明を
適用することによって高速なＨＤＬＣフレーミング処理
が実現でき、フレームリレープロトコルの通信を高速な
伝送路に収めることが可能となる。また、ＴＤＭ多重化
装置との整合にも有効であり、フレーム交換機やフレー
ム−ＴＤＭハイブリッド多重化装置において伝送路上で
のＨＤＬＣフォーマットを利用しやすくなる。

【図面の簡単な説明】

【図１】本発明の第１の態様によるＨＤＬＣフレーミン
グ処理送信回路の原理ブロック図である。

【図２】本発明の第２の態様によるＨＤＬＣフレーミン
グ処理受信回路の原理ブロック図である。

【図３】本発明の実施例による送信側のビットオリエン
テッド処理論理回路の構成図である。

【図４】図１および図３に示した回路の動作の具体例を
示すタイムチャートである。

【図５】図４の続きのタイムチャートである。

【図６】図３の０挿入論理回路３２における変換の論理
を論理式で示す図である。

【図７】本発明の実施例による受信側のビットオリエン
テッド処理論理回路の構成図である。

【図８】図２および図６に示した回路の動作の具体例を
示すタイムチャートである。

【図９】図８の続きのタイムチャートである。

【図１０】図７の０削除論理回路７２における変換の論
理を論理式で示す図である。

【図１１】本発明の実施例による複数チャネル処理送出
回路の構成図である。

【図１２】本発明の実施例による複数チャネル処理受信
回路の構成図である。

【図１３】本発明の他の実施例による複数チャネル処理
送出回路の構成図である。

【図１４】本発明の他の実施例による複数チャネル処理
受信回路の構成図である。

【図１５】本発明の背景を説明するためのネットワーク
の一例を示す図である。

【図１６】従来のハイブリッド多重化装置の構成図であ
る。

【図１７】従来のＦＲ−ＴＤＭＩＷＭの構成図であ
る。

【符号の説明】

１…フレームバッファ２…前回データレジスタ３…ＨＤＬＣ処理論理回路４…１連続数保持５…ビットオフセット保持回路６…送信フレームシーケンサ７…ステート保持回路８…ＴＤＭバスインタフェース部２１…ＴＤＭバスインタフェース部２２…前々回路データレジスタ２３…前回データレジスタ２４…今回データレジスタ２５…バレルシフタ兼０削除論理回路２６…１連続数保持機構２７…ビットオフセット保持回路２８…受信フレームシーケンサ２９…ステート保持回路３０…フレームバッファ

Claims

【特許請求の範囲】

【請求項１】Ｍビット単位で並列に受け取ったフレー
ムデータに対してＨＤＬＣフレーミング処理を施した後
にＮ≦ＭであるＮビット単位の並列データとして送信す
るＨＤＬＣフレーミング処理送信回路であって、今回受信するデータの直前の受信データ中の少なくとも
Ｍ−１ビットを一時蓄積する前回データレジスタ（２）
と、受信フレームデータの先頭ビット位置をビットオフセッ
ト値として格納し、ＨＤＬＣフレーミングのために送信
データを変換する毎に、Ｎ−Ｍの値に受信データに０を
挿入した数を減じた値を加え、該ビットオフセット値が
０以下になると次の回でのビットオフセット値はＮを加
えたうえに受信データに０を挿入した数を減じた値にセ
ットするビットオフセット保持手段（５）と、受信フレームデータの先頭および終了時にフラグパター
ンを送出する手段（６）と、前回送信したデータ中の今回受信データの直前の“１”
連続数と、前回データレジスタ（２）の内容と今回受信
したデータとからなるデータのどのビット位置からデー
タを送信するかを指定する該ビットオフセット値と、フ
ラグパターン送出指示信号とに基づいて、該前回データ
レジスタ（２）の内容と今回受信するデータとに対して
ＨＤＬＣフレーミング処理を施した後にＮビット単位の
並列データとしてＴＤＭバスに送信するＨＤＬＣ処理論
理回路（３）と、を具備することを特徴とするＨＤＬＣフレーミング処理
送信回路。
【請求項２】ＨＤＬＣフレーミング処理を施されたデ
ータをＴＤＭバスを介してＮビット単位に並列に受信
し、ＨＤＬＣフレーミングのために挿入されたフラグパ
ターンおよび０を削除して、Ｍ≧ＮであるＭビット単位
でフレームバッファ（３０）に格納する受信回路であっ
て、今回の受信タイミングで受信したＮビットのデータと、
それ以前の受信タイミングで受信したデータの最後のＭ
＋｜（Ｎ−１）÷６｜（但し｜ｘ｜はｘ以下の最大の整
数）ビットのデータからなる少なくともＭ＋｜（Ｎ−
１）÷６｜＋Ｎビットのデータから、フラグパターンを
検出することによりフレームの到着を該フレームバッフ
ァ（３０）に通知するとともに該フラグパターンを廃棄
する手段（２８）と、該フラグパターンの先頭が該Ｍ＋｜（Ｎ−１）÷６｜＋
Ｎビットのデータのどの位置かを検出してビットオフセ
ット値として保持し、一回の変換処理での０削除の数を
Ｍ−Ｎに加えたものを該ビットオフセット値に加算し、
該ビットオフセット値がＭ以上に達すると次の回でのビ
ットオフセット値をＮ減じたものとするビットオフセッ
ト保持手段（２７）と、該フレームバッファ（３０）に前回格納したデータ中の
後半の“１”連続数と、該１８ビットのデータのどのビ
ット位置からのＭビットのデータを該フレームバッファ
（３０）に送信するかを指定する該ビットオフセット値
とに基づいて、“１”が５個連続した後の“０”を削除
して、削除したビット位置に次のデータをシフトしなが
らＭビット単位の並列データとして該フレームバッファ
（３０）に格納する論理回路（２５）と、を具備することを特徴とするＨＤＬＣフレーミング処理
受信回路。
【請求項３】請求項１に記載のＨＤＬＣフレーミング
処理送信回路を複数個備え、Ｍビット単位で並列にフレ
ームデータを受け取るフレームバッファ（１）と、該前
回データレジスタ（２）と、該ビットオフセット値保持
回路（５）とを該複数のＨＤＬＣフレーミング処理送信
回路で共用し、データの送出をＴＤＭ多重にて行うこと
を特徴とするマルチＨＤＬＣフレーミング処理送信回
路。
【請求項４】該フレームバッファ（１）は単一のバス
からフレームデータを受け取るものであり、該ＨＤＬＣ
処理論理回路（３）の出力側とＴＤＭバスとの間を単一
のインタフェースで実現し、該フレームバッファ（１）
は複数のチャネルの入力フレームの待ち行列を構成する
単一プレーンのメモリであることを特徴とする請求項３
記載のマルチＨＤＬＣフレーミング処理送信回路。
【請求項５】請求項２に記載のＨＤＬＣフレーミング
処理受信回路を複数個備え、フレーミング処理部を共用
するとともにデータの受領をＴＤＭ多重にて行うことを
特徴とするマルチＨＤＬＣフレーミング処理受信回路。
【請求項６】入力側のＴＤＭアクセスを単一のインタ
フェースで受け取り、また、フレームの引渡を単一のバ
スで行い、該フレームバッファ（３０）は複数のチャネ
ルの出力フレームの待ち行列を構成する単一プレーンの
メモリであることを特徴とする請求項５記載のマルチＨ
ＤＬＣフレーミング処理受信回路。