JPS599102B2

JPS599102B2 - メモリ装置

Info

Publication number: JPS599102B2
Application number: JP52142759A
Authority: JP
Inventors: 一夫古川; 純男古川
Original assignee: Hitachi Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Hitachi Ltd; Nippon Telegraph and Telephone Corp
Priority date: 1977-11-30
Filing date: 1977-11-30
Publication date: 1984-02-29
Also published as: JPS5475949A

Description

【発明の詳細な説明】本発明はメモリ装置に関する。

特に磁気バブルメモリや電荷結合型素子（ＣＣＤ）メモ
リのようなシフトレジスタ状メモリにおける正常ループ
と不良ループを選別して情報を出力するメモリ装置に関
する。磁気バブルメモリや電荷結合型素子メモリのよう
な固体ファイルメモリ素子においては、経済性を上げる
ために部分的に不良な箇所を有していてもこの素子を用
いることによつて素子の歩留りを上げ、装置全体のコス
トを下げている。

以下磁気バブルメモリ装置を例にとり、従来の不良ルー
プ選択制御方式及びその問題点を説明する。第１図はＪ
ｆ６．０〜遥７と記された８個の磁気バブルチップから
なるメモリユニット部を示したもので、１は情報の格納
転送を行なうマイナループ群、２は情報の読み出し、又
は書き込み用にバブルの転送を行なうメジヤループであ
る。各チップに回転磁界を加えると、マイナループ１、
メジヤループ２の情報は図中矢印の方向へ同期回転を行
なう。例えば図中のＡ。点の情報が読み出される場合、
Ａｏ点の情報はマイナループ１上を矢印の方向へ移動し
、メジヤループ２に転移し、その後メジヤループ２上を
移動して、ディテクタ３により読み出される。マイナル
ープ１からメジヤループ２への転移は各マイナループ中
の同一位置の複数情報に対して必ず行なわれ、各複数情
報のマイナループ位置の順に直列にディテクタ３で読み
出される。複数チップ間でも同期回転しており、各チッ
プで同一位置の情報Ａ。−Ａ７は同一タイミングで読み
出される。書き込みはジェネレータ４から行なわれ、書
き込み動作に対してもデータの流れが読み出しと逆にな
ることと、書き込まれるタイミングが読み出されるタイ
ミングと多少異なる程度で、基本動作は同じであるので
、以下の説明はすべて読み出し動作で行なう。さて、現
状では前述したように磁気バブルチツプは一部分不良箇
所を含んだままで使用する。

この不良箇所がメジヤループとなる場合は、そのチツプ
を使用することはできないが、マイナループとなる場合
は、該当マイナループが不良となるのみで、他のマイナ
ループとメジヤループを使用することは可能である。従
つてチツプ作成時、予め、予備マイナループを準備して
いる。ここでは１チツプ中にマイナループを＃０〜＃１
３１として示す１３２本準備し、そのうち１２８本を実
際に使用するものとし、４本は予備ループとする。第２
図は各チツプのマイナループの正常不良の状態を示した
もので、「○」印は正常ループ、「×」印は不良ループ
である。第２図より各チツプのマイナループ番号＃０の
ものについてはすべて正常ループであるから、同一タイ
ミングで読み出された情報はすべて有効で、この８ビツ
トを第０バイトとする。マイナループ番号＃１について
みると、屋２のチツプが不良ループであるので、このマ
イナループ番号＃１は使用せず読みとばすようにする。
マイナループ番号＃２は＃０と同様にすべて正常である
からこれを第１バイトとする。こうして第２図の例では
マイナループ番号＃１２９までで１２８バイト分が確保
され、＃１３０および＃１３１は使用されない。このよ
うに、不良ループのあるマイナループ番号は読みとばし
、予備ループを使用して１２８本の正常ループを確保す
る。第４図にこの構成を示し、第３図および第５図を参
照して説明する。

第４図において、１１は磁気バブルチツプ、１２は各マ
イナループ対応に正常ループか不良ループかを示す情報
を格納する読み出し専用メモリ（ＲＯＭ）、１３は磁気
バブルチツプ１１からの情報のタイミング調整を行う４
ビツトシフトレジスタ、１４１（１＝０〜７）はシフト
レジスタ１３の４ビツトから使用するビツトを選択する
ためのセレクタ、１５１はセレクタ１４１で選択された
データを外部装置に送出するためのアンド回路、１６は
外部からの起動により磁気バブルメモリ装置のアドレス
を計数するアドレスカウンタ、１７は外部装置から送ら
れてくるデータ送出開始アドレスを格納しておくアドレ
スレジスタ１８とアドレスカウンタ１６の内容の一致を
検出するマツチヤ、１９は、外部装置へ転送するデータ
量を制御するフリツプフロツプである。２０は，、ＲＯ
Ｍｌ２の内容の「１」をカウントするカウンタ、２１は
カウンタ２０のデコーダである。

ＲＯＭｌ２には第３図に示すデータが格納されている。
ＲＯＭ内アドレスは第２図のマイナループ番号に対応し
、「Ｏ」は正常ループ、「１」は不良ループ表示である
。即ち、正常ループであるマイナループ番号＃０，＃２
，＃３等のＲＯＭ内アドレス０，２，３等には［０」が
、不良ループであるマイナループ番号＃１，＃４等のＲ
ＯＭ内アドレス１，４等には「１」が表示されている。
外部から加えられる回転磁界の１周期でチツプ１１で８
ビツトの情報が読み出され、シフトレジスタ１３に格納
される。

従つてまず４周期タイミングによりシフトレジスタ１３
にはチツプ１１の４バイト分、すなわちマイナループ番
号＃０〜＃３のデータがシフトレジスタ１３のそれぞれ
第３ビツト〜第０ビツトに読み出される。この時点での
シフトレジスタ１３の情報の有効無効を第５図ａに示す
。ここで「Ｏ」は正常ループから読み出された有効ビツ
ト、「×」は不良ループから読み出された無効ビツトを
示す。上記と同じタイミングでＲＯＭｌ２の内容が読み
出される。一方外部装置からのデータ送出開始番地はア
ドレスレジスタ１８に格納されている。またアドレスカ
ウンタ１６はチツプ１１の読み出し周期と同期して歩進
しており、アドレスカウンタ１６の内容とアドレスレジ
スタ１８の内容との一致をマツチヤ１７で検出するとそ
の出力はフリツプフロツプ１９をセツトし、外部装置へ
の情報送出のためアンド回路１５１のゲートを開いてて
おく。はじめのＲＯＭアドレスＯの内容は第３図に示す
ように「０」なのでカウンタ２０は「０，０」となつて
おり、デコーダ２１によりシフトレジスタ１３の第３ビ
ツトがセレクタ１４１で選択され、これが第０バイト情
報として、フリツプフロツプ１９でゲートが開かれてい
るアンド回路１５１により外部装置に送出される。次の
タイミングでシフトレジスタ１３は１ビツト歩進し、第
５図ｂの状態になる。また：Jャ潟cプフロツプ１９は、
所定のデ一夕量の転送を終了していないのでセツトされ
たままになつている。このタイミングでは、ＲＯＭｌ２
からはＲＯＭ内アドレス１の内容「１」が読み出される
。これはチツプ１１のマイナループが不良ループである
ことを示しており、カウンタ２０は「０，１」にセツト
され、デコーダ２１によりシフトレジスタ１３の第３ビ
ツトは読みとばされ、第２ビツトがセレクタ１４１で選
択される。以下同様にして不良ループからの読み出しデ
ータに対してはＲＯＭｌ２の内容にもとづいて、カウン
タ２０、デコーダ２１およびセレクタ１４により読みと
ばし、順次正常ループからの読み出しデータを選択する
。なお、フリツプフロツプ１９は、所定量のデータの転
送を終了すると外部からりセツトされる。以上のように
従来の方式では不良ループがある場合単位情報（ここで
は８ビツト一１バイト）が磁気バブルチツプから読み出
されるタイミングが異なるため、予備マイナループ数分
のビツト数を有するシフトレジスタを設けなければなら
ないなど、金物量が膨大になるという欠点があつた。

本発明の目的は上記した従来技術の欠点をなくし、金物
量も少なく、構成が容易なメモリ装置を提供することに
ある。シフトレジスタ状メモリ、例えば磁気バブルメモ
リ装置の外部装置は、一般にデータチヤネル装置で、こ
の間のインタフエース制御は互に相手の応答を待つてか
ら次のシーケンスに進むいわゆる応答確認方式がとられ
ているものが多い。

この場合、磁気バブルメモリ装置とデータチヤネル装置
とのデータ転送のタイミングは、一定値である必要はな
い。したがつて本発明は４ビツトのシフトレジスタによ
るタイミング調整をなくし、ＲＯＭの出力により、アド
レスカウンタの歩進を制御することにより、不良ループ
を有する磁気バブルチツプから正常ループのみを選択し
て外部装置とのデータ転送を行うことを特徴とする。第
６図は本発明の一実施例を示す。

１１，１２，１５〜１９は第４図に示したものと同じも
のである。

２２はＲＯＭｌ２の出力によりアドレスカウンタ１６の
歩進を制御するアンド回路で、もう一方の入力には外部
からの起動信号が与えられている。

２３はＲＯＭｌ２の出力により外部へのデータの送出制
御をするアンド回路で、もう一方の入力にはフリツプフ
ロツプ１９の出力が与えられている。

外部装置からのデータ送出開始番地は、アドレスレジス
タ１８に格納されており、また外部からの回転磁界の１
周期でチツプ１１から８ビツトの情報が読み出される。
同時にＲＯＭｌ２の内容が読み出される。チツプ１１内
のデータの有効、無効は従来技術と同様第２図に示し、
ＲＯＭｌ２の内容は第３図に示す。マイナループ番号＃
０に対応するＲＯＭ内アドレスＯの内容は「０」である
ので、マイナループ番号＃０は正常ループであることを
示し、アンド回路２２が開き、アドレスカウンタ１６を
歩進する。ここでアドレスカウンタ１６の内容とアドレ
スレジスタ１８の内容との一致をマツチヤ１７で検出し
、一致するとフリツプフロツプ１９がセツトされ、フリ
ツプフロツプ１９がセツトされるる、ＲＯＭｌ２の出力
が「Ｏ」であるためアンド回路２３が開き、アンド回路
１５１（１＝０〜７）からデータを外部装置へ送出する
。次のタイミングでチツプ１１はマイナループ番号＃１
が読み出されるがＲＯＭアドレス１の内容は「１」であ
るため、マイナループ番号＃１は不良ループであること
を示し、アンド回路２３はゲートを開けず外部装置への
データ送出は行わない。勿論アンド回路２２も開かず、
アドレスカウンタ１６のカウントアツプも行なわれない
。アドレスカウンタ１６はチツプ１１の正常ループの時
だけ歩進されるのでアドレスの計数が正常に行われる。
アンド回路１５から外部装置へ送出するデータのタイミ
ングは、不良ループがあるマイナループ番号を読み出し
た時は読みとばされるため、一定間隔とはならないが、
外部装置が応答確認方式のインタフエース制御方式であ
れば、何ら支障とはならない。以上説明した如く本発明
によれば従来のような４ビツトのシフトレジスタ、ＲＯ
Ｍの出力カウンタ、デコーダ、セレクタ等が不用となり
、大幅な金物削減を図ることができ、構成の簡単で経済
的なメモリ装置が得られる。

【図面の簡単な説明】

第１図は磁気バブルメモリを示す図、第２図および第３
図は従来例ならびに本発明の動作を説明するための図、
第４図は従来例を示すプロツク図、第５図は従来例の動
作を説明するための図、第６図は本発明の一実施例を示
すプロツク図である。１１：磁気バブルチツプ、１２：読み出し専用メモリ（
ＲＯＭ）、１５０〜１５７、２２および２３：アンド回
路、１６：アドレスカウンタ、ＩＴ：マツチヤ、１８：
アドレスレジスタ、１９：フリツプフロツプ。

Claims

【特許請求の範囲】

１シフトレジスタ状メモリの複数の情報ループからな
り、該複数のループ内から同一タイミングで読み出され
る特定数の複数ビットを単位情報とするメモリ装置にお
いて、前記メモリとは別に前記情報ループが正常ループ
か不良ループかを示す情報が格納され、前記メモリの読
み出しと同期して該情報が読み出される付加メモリと、
該付加メモリから読み出された情報内容により計数動作
が制御されるカウンタと、アクセスすべき先頭アドレス
が設定されるレジスタと、該レジスタと前記カウンタと
の内容を照合するマツチヤと、該マツチヤ出力と前記付
加メモリからの情報内容に応答して前記メモリからの単
位情報を外部へ送出するための手段とを有し、前記メモ
リの正常な情報ループからの単位情報を出力することを
特徴とするメモリ装置。