SU1092505A1 - Микропрограммное устройство управлени - Google Patents

Abstract

МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее первый и второй блоки пам ти, блок пам ти копий, два -регистра адреса, регистр логических условий, буферный регистр, счетчик микрокоманд, первый с четчик адреса , первый, второй и третий дешифраторы адреса, первый и второй блоки ь. элементов И, триггер сн ти  копий, триггер выдачи копий, генератор тактовых импульсов, п ть элементов И, два элемента задержки и элемент НЕ, причем информационный вход устройства соединен с первым информационным входом первого регистра адреса, выход первого регистра адреса соединен с входом первого дешифратора адреса, выход которого соединен с входом первого блока пам ти, первый адресный выход первого блока пам ти соединен с первым информационным входом буферного регистра, выход кода провер емых логических условий первого блока пам ти соединен с информационным входом регистра логических условий, выход которого соединен с .первым входом первого блока элементов И, выход первого блока элементов И соединен с вторым информационным входом буферного регистра, выход Которого соединен с первым входом второго блока г элементов И, выход которого соединен с вторым информационным входом первого регистра адреса, второй адресный выход первого блока пам ти соединен с информационным входом первого счетчика адреса, выход которого соединен с входом второго дешифратора адреса, выход дешифратора адреса соединен с входом второго блока пам ти , информационный выход которого соединен с первым информационным выходом устройства, вход кодов логических условий устройства соединен с вторым входом первого блока элементов И, выход кода длины операционной о последовательности первого блока па- S м ти соединен с информационным вхо (Л дом счетчика микрокоманд, нулевые вы ходы которого соединены с входами с первого элемента И, выход первого элемента И соединен с первыми входами второго и третьего элементов И и S входом элемента НЕ, выход генератора тактовых импульсов соединен с первым входом четвертого элемента И и входом первого элемента задержки, выход ( которого соединен с вторым входом третьего элемента И и входом второго ГС СП элемента задержки, выход которого соединен с вторым входом второго о ел элемента И, выход второго элемента И соединен с вторым входом второго блока элементов И, выход элемента НЕ соединен с вторым входом четвертого элемента И, выход которого соединен с синхронизирующим входом второго дешифратора адреса, выход считывани  микрокоманды второго блока пам ти соединен с счетным входом первого счетчика адреса, выход третьего элемента И соединен с входами установки в нуль первого счетчика адреса, регистра логических условий, буферного регистра и синхронизирующим входом первого дешифратора адреса, управл ющий вход первого блока пам ти

Description

соединен с установкой в нуль первого регистра адреса, выход второго регистра адреса соединен с входом третьего дешифратора адреса, выход которого соединен с адресным входом блока пам ти копий, отличающеес  тем, что, с целью повышени  производительности, в устройство взедены второй счетчик адреса, триггер, третий и четвертый блоки элементов И, элемент ИЛИ, шестой и седьмой элементы И и одновибратор, причем информационный вход устройства соединен с единичным входом : триггера сн ти  копий, единичный выход которого соединен с первым входом п того элемента И и управл ющим входом третьего блока элементов rf, выход которого соединен с информационным входом блока пам ти копий, выход окончани  выдачи копий блока пам ти копий соединен с. вторым выходом устройства и нулевым входом триггера управлени , единичный выход которого соединен с первым входом шестого элемента И, выход генератора тактовых импульсов соединен с вторым входом шестого элемента И, выход которого соединен с первым входом элемента И, выход которого соединен с первы1и входом элемента ИЛИ, выход элемента ИЛИ соединен с входом разрешени  записи блокс пам ти копий, вход кодов логических условий устройства соединен с единичным входом триггера вы,цачи копий и первым входом четвертого блока элементов И, выход которого соединен с информационным входом второго регистра адреса нулевой выход триггера сн ти  копий соединен с перВЕлм входом седьмого элемента И, выход которого через одновибратор соединен с установочным входом второго счетчика адреса, выход второго счетчика адреса соединен с вторым входом четвертого блока элементов И, выход считывани  микрокоманды второго блока пам ти соединен с вторым входом элемента ИЛИ, вычитающим входом счетчика микрокоманд и с вторым входом п того элемента И, выход которого соединен с счетным входом второго счетчика адреса, единичный выход триггера выдачи копий соединен с входом записи второго рег гистра адреса, синхронизирующим входом третьего дешифратора адреса и вторым входом седьмого элемента И, выход окончани  микропрограммы второго блока пам ти соединен С пepвы;vI выходом устройства, с единичньЕ- входом триггера управлени  и нулевым входом триггера сн ти  копий, выход окончгзли  выдачи копий блока пам ти копий ссединен с нулевым вХ|Рдом триггера выдачи копий и устаЕЮвочным входом второго регистра адреса, информационный аыход блока хранени  копий соединен с вторым выходом устройства .

Изобретение относитс  к автомати не и вычислительной технике и может быть использовано в качестве устройства микропрограммного управлени  при построении вычислителг ныгс машин и систем, а также управл ющих устройств в автоматиэированнЕлх системах управлени  технологическими процессами .

Известны микропрограммные устройства управлени , содержащие два блока пам ти, регистры логических условий , счетчики, дешифраторы, регистры логические элементы И, НЕ, элементы задержки и генератор тактовых импульсов .

Недостатками указанных устройств  вл ютс  ограниченные функциональные возможности и низка  производительность , которые обусловлены невозможностью управлени  дв,ум  параллельно протекающими аналогичными процессами , один из которых по отношению к другому может быть сдвинут во времени .

Наиболее близким к предлагаемому по технической сущности и достигаемому положительному эффекту  вл етс  микропрограгдмное устройство, содер5 жащее первый и второй блоки пам ти, блок хранени  копий, два регистра адреса, регистр логических условий, буферный регистр, счетчик микрокоманд , первый счетчик адреса, первый,

, второй и третий дешифраторы адреса,

первый и второй блоки злемеЕ1тов И, триггер сн ти  копии, триггер выдачи копии, генератор тактовых импульсов , п ть элементов И, элемент НЕ,. причем первый вход устройства соеди5 нан с nepaiiM информационным входом первого регистра адреса, выход первого регистра адреса соединен с входом первого дешифратора адреса, выход которого соединен с входом перво0 го блока пам ти, первый адресный вход первого блока пам ти соединен с первым инфopмaциoнны входом буферного регистра, выход кода провер емых логических условий первого блока пам ти соединен с информационным входом регистра логических условий, выход которого соединен с первыми входами первого блока элементов И, выход первого блока элементов И соединен с вторым информационным вхот дом буферного регистра, выход которого соединен с первыми входами вто рого блока элементов И, выход которого соединен с вторым информационным входом первого регистра адреса второй адресный выход первого блока пам ти соединен с информационным входом первого счетчика адреса, выход которого соединен с входом второго дешифратора адреса, выход дешифратора адреса соединен с входом второго блока пам ти, информационный выход которого соединен с первым выходом устройства, второй вход устройства соединен с вторыми входами первого блока элементов И, выход кода длины операционной последовательности первого блока пам ти соединен с ийформационным входом счетчика микрокоманд, нулевые выходы которого соединены ,с входами пер вого элемента И, выход первого элемента И соединен с пepвьDvIи входами йторого и третьего элементов И и входом элемента КЕ, выход генератор тактовых импульсов соединен с первы входом четвертого элемента И и входом первого элемента задержки, выход которого соединен с вторым входом третьего элемента И и входом второго элемента задержки, выход которого соединен с вторым входом второго элемента И; выход второго элемента И соединен с вторыми входами второго блока элементов И, вы|ход элемента НЕ соединен с вторым 1ВХОДОМ четвертого элемента И, выход iKOTOporo соединен с синхронизирую щим входом второго дешифратора адреса , первый управл ющий выход второго блока пам ти соединен со счетНЕлм входом первого счетчика адреса, выход третьего элемента И соединен с входами установки в нуль первого счетчика адреса, регистра логически условий, буферного регистра и синхр ниэирующим входом первого дешифрато ра адреса, управл ющий выход первог блока пам ти соединен с входом уста новки в нуль первого регистра адрес выход второго регистра адреса соеди нен с входом третьего дешифратора а реса, выход которого соединен с пер вым управл ющим входом блока хранени  копий 4 . Недостатком этого устройства  вл етс  низка  производительность, кот ра  обусловлена возможностью управл НИН только одним процессом. На прак тике возможны случаи, когда необходимо организовать контроль и управление двум  (или несколькими) идентичными процессами, начало которых азнесено во времени. Например, упавл ть процессом передачи заранее формированного массива кодов дл  нескольких абонентов при условии, что готовность второго и .последующих абонентов к приему информации будет остигнута до момента окончани  ее передачи первому абоненту. В такой ситуации известное устройство может реализовать указанные процессы только в существенно последовательном режиме . Таким образом, это устройство имеет низкую производительность, 067-условленную большими потер ми времени на ожидание окончани  одного процесса и невозможностью управлени  параллельным выполнением двум  идентичными процессами, сдвинутыми во времени . Это существенно снижает функциональные возможности устройства и ограничивает область его применени , Цель изобретени  - повышение производительности устройства. Поставленна  цель достигаетс  тем, что Вустройство, содержащее первый .-и второй блоки пам ти, блок По.-шти копий, два регистра.адреса, регистр логических условий, буферный регистр, счетчлк микрокоманд, первый счетчик адреса, первый, второй и третий дешифраторы адреса, первый и второй блоки элементов И, триггер сн ти  копий ,, триггер выдачи копий, генератор тактовых импульсов , два элемента задерх ки и п ть элементов И, элемент НЕ, причем информационный вход устройства соединен с первым информационньвл входом первого регистра адреса, выход первого регистра адреса соединен с входом первого дешифратора адреса , выход которого соединен с вхо-.. дом первого блока пам ти, первый адресный выход первого блока пам ти соединен с первым информационным входом буферного регистра, выход кода провер емых логических условий первого блока пам ти соединен с информационным входом регистра логических условий, выход которого соединен с первым входом первого блока элементов И, выход первого блока элементов И соединен с вторым информационным входом буферного регистра, выход которого соединен с первым входом второго блока элементов И, выход которого соединен с вторым информационным входом первого регистра адреса, второй адресный выход первого блока пам ти соединен с информационным входом первого счетчика адреса, выход которого соединен с входом второго дешифратора адреса, выход дешифратора адреса соединен с входом второго блока пам ти, информационный выход которого соединен с первым информационным выходом устройства, вход кодов логических условий устройства соединен с вторым входом первого блока элементов И, выход кода длины операционной последовательности первого блока пам ти соеди нен с информационным входом счетчика микрокоманд, нулевые выходы которого соединены с входами первого элемента И, выход первого элемента И соединен с первыми входами второго и третьего элементов И и входом элемента НЕ, вы ход генератора тактовых импульсов соединен с первым входом четвертого элемента И и входом первого элемента задержки, выход которого соединен с вторым входом третьего элемента И и входом второго элемента задержки, выход которого соединен с вторым входом второго элемента И, выход вто рого элемента И соединен с вторым входом второго блока элементов И,, вы ход элемента НЕ соединен с вторым входом четвертого элемента И, выход которого соединен с синхронизирующим входом второго дешифратора адреса , выход считывани  микрокоманды второго блока пам ти соединен со счетнЕлл входом первого счетчика адре са, выход третьего элемента И соединен с входами установки в нуль первого счетчика адреса, регистра логических условий, буферного регистра и синхронизирующим входом первого дешифратора адреса, управл ющий вход первого блока пам ти соединен с входом установки в нуль первого регистра адреса, выход второго регис тра адреса соединен с входом третье го дешифратора адреса, выход которо го соединен с адресным входом блока пам ти копий, введены второй счетчик адреса, триггер, третий и четвертый блоки элементов И, элемент ИЛИ, шестой и седьмой элементы И, одновибратор, причем информационный вход устройства соединен с единичным входом триггера сн ти  копии, единичный выход которого соединен с первым входом п того элемента И и управл ющим входом третьего блока элементов И, выход которого соединен с информационным входом блока пам ти копий, выход окончани  выдачи копии блока пам ти копий соединен с вторым выходом устройства и нулевым входом триггера управлени  единичный выход которого соединен с первым входом шестого элемента И, выход генератора тактовых импульсов соединен с вторым входом шестого элемента И, выход которого соединен с первым входом элемента ИЛИ, выход элемента ИЛИ соединен с входом разрешени  записи блока пам ти копий, вход кодов логических условий устрой ства соединен с единичным входом триггера выдачи копий и первым входом четвертого блока элементов И, вы ход которого соединен с информационным входом второго регистра адреса, нулевой выход триггера сн ти  копий соединен с первым входом седьмого элемента И, выход которого череэ одновибратор соединен с установочным входом второго с етчика адреса, выход второго счетчика адреса соединен с вторым входом четвертого блока элементов И, выход считывани  микрокоманды второго блока пам ти соединен с вторым входом элемента ИЛИ, вычитающим входом счетчика микрокоманд и с вторым входом п того элемента И, выход которого соединен со счетным входом второго счетчика адреса , единичный выход триггера выдачи копий соединен с входом записи второго регистра адреса, синхронизирующим входом третьего дешифратора адреса и вторым входом с€ дьмого элемента И, выход окончани  микропрограммы второго блока пам ти соединен с первым выходом устройства, с единичньпи входом триггера управлени  и нулевым входом триггера сн ти  копий,, выход окончан т  выдачи копий блока пам ти копий соединен с нулевым входом триггера выдачи копий и установочным входО|«1 второго регистра адреса, информационный выход блока хранени  коПИЙ соединен с вторым выходом устройства . Сущность изобретени  состоит в повышении производительности устройства путем оперативного копировани  линейных последовательностей микрокоманд первого процесса и использовани  их копий дл  управлени  вторым процессом. Така  задача возникает в случае, когда процессы управлени  зачастую . описываютс  нерентабельнглми микропрограммами , что не позвол ет одновременно использовать одну и ту же микропрограмму более, чем одному процессу. В случа х, когда реализуемые микропрограммы  вл ютс  рентабельными, дл  обеспечени , требуемой надежности управлени  технологическими процессами , требуетс  предоставление каждому процессу индивидуальной копии микропрограммы . Общий принцип действи  (дисциплина функционировани ) предлагаемого устройства состоит в следующем. При выполнении микропрограмм управлени  процессом П. осуществл етс  их копирование (перезапись)в специальном оперативном блоке пам ти с целью последующего использовани  дл  управлени  идентичным процессом П-. При этом емкость блока хранени  копий может определ тьс  самой длинной микропрограммой, реализуемой при выполнении процесса (последовательности процессов) П. Управление процессами П и П организуетс  следующим образом. При выдаче микропрограммы дл  управлени  процессом П осуществл етс  ее копирование в специальном блоке хранени  копий и при поступле нии запроса на управление процессом П. выдаетс  сформированна  копи . Отличительными особенност ми г редлагаемой дисциплины функциониро вани   вл етс  использование конвейерного принципа обработки и сущест венно асинхронное взаимодействие (по р док выполнени ) процессов П и П Принцип конвейерной обработки pea лизуетс  за счет копировани  выполн емой микропрограммы и ее последующего использовани  дл  управлени  вторым процессом. При этом априори неизвестен момент прихода за вки на управление процессом П. Поэтому копирование микропрограммы управлени процессом П осуществл етс  с опреде ленным временным упреждением. Введение второго счетчика адреса и обусловленных им св зей необходимо дл  подсчета выданного количества микрокоманд и задани  адреса  чейки в блоке хранени  копий, по которому находитс  перва  микрокоманда сн той копии. Введение третьего блока элементов И и обусловленных им св зей позвол е управл ть передачей операционных мик рокоманд с выхода второго блока пам  ти на вход блока хранени  копий. Введение триггера управлени , шес того элемента И, элемента ИЛИ и обус ловленных ими св зей позвол ет управ л ть считыванием микрокоманд из блока хранени  копий в то врем , когда выдача линейной последовательности микрокоманд основного процесса из второго блока пам ти закончена. Введение четвертого блока элементов И необходимо дл  перезаписи кода адреса первой микрокоманды в блоке хранени  копий при выдаче всей последовательности дл  управлени  втоpbff-i процес с ом. ;ВБедение одновибратора, седьмого элемента И и обусловленных ими св зей необходимо дл  организации обну лени  счетчика адреса. Введение п того элемента И и обус ловленных им св зей позвол ет определить адрес первой микрокоманды при сн тии копии. На фиг.1 представлена функциональна  схема предлагаемого микропро граммного устройства; на фиг.2 функциональна  схема блока хранени  копий; на фиг. За,б,в - соответствен но форматы адресной микрокоманды первого запоминающего блока, операционной микрокоманды второго запоминающего блока и операционной микрокоманды блока хранени  копий. Микропрограммное устройство управ лени  содержит (фиг.1) первый 1 и второй 2 блоки пам ти, блок 3 хранени  копий, первый регистр 4 адреса, регистр 5 логических условий, буферный регистр 6, второй регистр 7 адреса, счетчик 8 микрокоманд, первый счетчик 9 адреса, второй счетчик 10 адреса, первый 11, второй 12 и третий 13 дешифраторы адреса, триг- гер 14 сн ти  копий, триггер 15 выдачи копий, триггер 16 управлени , первый 17, второй 18, третий 19 и четвертый 20 блоки элементов И, пер-вый 21, второй 22, третий 23, четвертый 24, п тый 25, шестой 26 и седьмой 27 элементы Н, элемент ИЛИ 28, первый 29 и второй 30 элементы задержки, элемент НЕ 31, генератор 32 тактовых импульсов и одновибратор 33, первый 34 и второй 33 входы устройства, первый 36 и второй 37 выходы устройства, первый адресный выход 38, выход 39 кода провер емых логических условий, второй адресный выход 40, выход 41 кода длины операционной последовательности и управл ющий выход 42 первого блока 1 пам ти, информационный выход 43, выход 44 считывани  микрокоманды , выход 45 окончани  MHI POпрограммы второго блока2 пам ти, адресный 46, информационный 47, разрешени  записи 48 входы, информационный выход 49 и выход 50 окончани  выдачи копии блока 3 хранени  копий. Блок 3 пам ти копий (фиг.2) содержит группу регистров 51.1-51.п, коммутатор 52. Формат адресной микрокоманды (фиг,За) содержит поле кода (номера следующей последовательности (А ), поле кода провер емых логических условий (X), поле кода начального адреса текущей последовательности микрокоманд (А), поле длины линейной последовательности микрокоманд (L) и поле метки (М) выдачи адресной микрокоманды. Формат операционной микрокоманды второго запоминагадего блока (фиг.Зб) содержит поле операционной микрокоманды (ПОМК), поле метки (идентификатора ) считывани  очередной микрокоманды (Ml) и поле метки (идентификатора) окончани  процесса выдачи операционных микрокоманд (М2). Формат операционной микрокоманды блока хранени  копий (фиг.Зв) содержит два пол : в первом поле находитс  копи  операционной микрокоманды (ПКОМК), во втором - метка окончани  процесса выдачи операционных микрокоманд (М2) . Рассмотрим назначение элементов устройства. Первый блок 1 пам ти устройства предназначен дл  хранени  адресных микрокоманд. В блоке 1 запис ываетс  адресна  часть микрокоманды, котора  считываетс  в следующем виде: с выхода 38 номер следующей последовательности, с выхода 3.9 - код провер емых логических условий, с выхода 40 - началь ный адрес текущей микрокоманды, с .выхо,ца 4Д - число выполн емых микрокоманд в текущей линейной последова .тельности, с выхода 42 - сигнал сбро са первого адресного регистра 4. Второй блок 2 пам ти предназначен дл  хранени  операционных последовательностей микрокоманд. Блок 3 хранени  копий предназначен дл  оперативного хранени  и вьща чи на второй выход 37 устро -дства копии первого процесса. Первый регистр 4 адреса и первый дешифратор 11 адреса и соответств уго дие св зи предназначены дл  выборки информации из блока 1, Регистр 5 логических условий пред назначен дл  хранени  кодов лровер емых логических условий. Первый блок элементов И 17 предназначен дл  модификации кода очеред ного адреса адресной микрокоманды на буферном регистре б в зависимости от кодов логи1еских условий, поступающи с второго входа 35 устройстваf и код регистра 5 логических условий. Второй блок элементов И 18 предназначен дл  управлени  перезаписью кода адреса г сформированного в буфер ном регистре б, в первый регистр 4 адреса. Счетчик 8 микрокоманд предназнач п дл  загшси числа операционных мггкрокоГТандJ, которые должны быть выданы с выхода второго блока пам ти 2 к осу111есгвлени  контрол  их выдачи., ПерБый элемент 29 задерлски и трагий элемент И 23 и соотве ствующие HIM св зи предназначены дл  управле и  обнулением первого адресного счетч ка 9. регистра 5 логических ус лозкй,- буферного регистра 6; а также формиро зани  угфавл юцего c- rnasia на ч:теккэ адресной микрокоман:,::: из перзого блока 1 пам ти по адресу,- храч :мо& .1у в первом адресном регистре 4« морой элемент 30 задержки и вто:;;fi элемект И 22 с ооответствующит и ::Б а ,ж предказначекы дл  упраЕ1ле -:й  через второй блок элементов И 3 8 :iepe3s.nKCbFC инфор «1ацик кэ буферного эегистрг б з первый адресный регистр Генератор 32 тактовых .пульсоБ лредказначен дл  аырабсткк импульсов такто:асй частоты. Элемент НЕ 31 управл ет прохожде-лием через четвертый элемент И 24 тгкТОЕык импульсов дл  считьгвани  из блока 2 операционных микрокоманд по адресу с первого счетчика 9 адреса . Триггер 14 уг;раБЛ ет сн тием коJJM:;-J первого процесса через третий блок элементов И 19 с выхода блока 2, а также формированием адреса первой микрокоманды сн той копии через п тый элемент И 25. Триггер 15 управл ет сн тием копии с информационного выхода 49 блока 3 через третий дешифратор 13. Триггеры 14 и 15  вл ютс  R-S-триггерами с приоритетом по S-входу, т.е. при одновременном поступлении сигналов на R и S входы этих триггеров они переход т (остаютс ) в единичном состо нии. Второй счетчик 10 адреса предназначен дл  указани  глубины заполнени  операционными микрокомандами блока 3. Второй регистр 7 предназначен дл  хранени  адреса микрокоманды, с которой необходимо начать выдачу копии из блока 3.. Занесение информации и обнуление регистра 7 производитс  только при нулевом потенциале на его управл ющем входе. Триггер 16, шестой элемент И 26, элемент ИЛИ 28 и соответствующие св зи предназначены дл  организации выдачи копии из блока 3 по окончании процесса выдачи последовательности операционных микрокоманд из блока 2. Одновибратор 33, седьмой элемент И 27, соответствующие св зи осуществл ют приве дение в исходное состо ;ние второго счетчика адреса по окончании сн ти  копии. Рассмотрим назначение элементов блока 3 пам ти копий {фиг.. 2) . Груп:па из п р€;гистров 51. 1-51. п представл ет собой сверхоперативную пам ть и служит дл  хранени  операционных микрокоманд, поступающих ка вход 47 блока 3. Коммутатор 52 предназначен дл  :выдачи операционной микрокоманды с тог-с регистра группы, в котором находр лась микрокоманд:1;а при поступлении эв.проса на выдачу копии. При нулевом коде на входе 46 информаци  на выходд коммутатора 52 не проходит. При поступлении на.вход 46 кода О, ..,01, который соответствует исходному нулевому состо нию регистра 7; информаци  на выход коммутатора 52 проходит с входа 47,. при поступлении на вход 46 кода 0,..010 информаци  на выход комз утатора 52 проходит с регистра 51.1 и т. д. Микропрограммное устройство дл  контрол  и управлени  двум  процессами может работать в двух режимах: режиме контрол  и управлени  одним процессом и режиме контрол  и управлени  двум  процессами. Режим контрол  и управлени  двум  процессами может осуществл тьс  путем сн ти  копки первого процесса (в€;дущего) и выдачи копии дл  управлени  вторым процессом (ведомым) ли бо путем параллельной вьвдачи управл ющей информации на оба процесса,

В исходном состо нии все элементы пам ти наход тс  в нулевом состо нии . Входы начальной установки элементов пам ти на фиг.1-3 не показаны .

В режиме контрол  и управлени  одним процессом код (номер) операции поступает через вход 34 устройства в регистр 4 адреса и задает начальный адрес в блоке 1.

Счетчик 8 микрокоманд находитс  в нулевом состо нии, на нулевых выходах этого счетчика имеютс  высокие потенциалы, которые поступают на элемент И 21. Сигнал с выхода элемента И 21 поступает на входы элементов И 22 и 23 и разрешает прохождение импульса с выхода генератора 32 через первый элемент 29 задержки на вход обнулени  счетчика 9, регистра 5 и буферного регистра б, а также на управл ющий вход первого дешифратора 11.

По сигналу, поступающему на управл ющий вход первого дешифратора 11, по начальному адресу регистра 4 из блока 1 считываетс  код (номер следующей выполн емой линейной последовательности ) , который с выхода 38 поступает на вход регистра 6. Код номера текущей выполн емой последовательности с выхода 40 блока 1 поступает на информационный вход парно. го счетчика 9 адреса. Код провер емых логических условий поступает с выхода 39 первого запоминающего блока 1 на вход регистра 5 логических условий. Код длины линейной последовательности микрокоманд поступает на вход счетчика 8 с выхода 41 блока 1. Сигнал с выхода 42 блока 1 производит установку в нуль регистра 4 адреса и подготавливает его дл  записи очередного адреса адресной микрокоманды .

После считывани  адресной части микрокоманды и записи в счетчик 8 кода числа микрокоманд линейной последовательности показани  счетчика 8 отличны от нул . Сигнал на выходе элемента И 21 принимает нулевое значение и через элемент НЕ 31 готовит элемент И 24 к прохождению через него импульсов с выхода генератора 32.

Очередной тактовый импульс с выхода генератора 32 поступает на управл ющий вход дешифратора 12 адреса, который производит выборку из блока 2 операционной микрокоманды, начальный адрес которой был записан в счетик 9. С информационного выхода 43 блока 2 считываютс  операционные микокоманды на выход 36 устройства.

После считывани  очередной операционной микрокоманды с выхода 43 блока 2 с выхода 44 импульс считывани  микрокоманды поступает на счетный вход счетчика 9 и измен ет (увеличивает ) его содержимое на единицу. Одновременно с этим данный импульс считывани  поступает на вычитающий вход счетчика 9, уменьша  его содержимое на единицу.

Очередной тактовый импульс с выхода генератора 3 через элемент И 24 поступает ка синхронизирующий вход дешифратора 12 адреса, так как состо ние счетчика 8 микрокоманд от .пично от нулевого и на выходе элемента И 21 букет сигнал, который через э.чемент Е 31 разрешает прохождение тактовых импульсов через элемент И 24. ЛР1чифратор 12 адреса производит выо очередной мн рокоманды из а 2 по адресу, сформнров 5нному в лчатчике 9 адреса. Происходит считывы,-t на выход 36 устройства очередно.-; с-терационной микро {Ома; ь5 . Аналог}г:;;мм образом происходит считьава И е /-.-ггавшихс  операционных микрокоманд линейной последовательности .

По сигналу выдачи последней операционной микрокоманды линейной последовательюсти с выхода 44 блока 2 счетчик 3 микроко 1анд обнул етс , и на выходе элемента И 21 поквл етс.ч сиг:,;., который через э.чемент НЕ 31 запЕ--е цает проуожден:- е тактовых иМпульсгв с выхода т-енерагора 32 на элеме; т И 2Л. Тем самым элемент И 24 запрещает считыван: е операц1 ;окньх ;.1икроком нд ИЗ блока 2.

Тактовый и шульс генератора 32, ВР4П, дл  считывани  псследкей опера1 ионной микрокоманды линейной последовательности, проход  через первый 29 и Бторой 30 элементы задержки с выхода элемента И 22, поступает на второй вход блока элементон К 18. Адрес очередной линейной последовательности с выхода буферного регистра b через блок элементов И 18 переписмваеге  в регистр 4 адре

Код ггдреса бу ферного регистра 6 состоит ит посто нной и переменной частей. Пос:то нна  часть (базовый адрес) записываетс  в буферный регипчр б с выхода 38 первого блока i пам ти. Переменна  часть кода  вл етс  мидифициpye юй частью адреса в зависимости от кода логических услвий , поступаю1д;-1Х с второго входа 35 устройства. Поступающие логические услови  модифицируют при ветвлении код косьенного адреса, записанного в буферном регистре 6. Сформированный таким образом код адреса в конце выдачи предыдущей линейной последователькост - микрокоманд пересылаетс  из буферного регистра 6 в регистр 4 адреса. Импульс считывани  последней операционной микрокоманды линейной последовательности не успевает обнулит регистр 5 логических условий и буфер ный регистр 6 (обнуление не должно быть проведено до тех пор, пока «е произойдет модификаци  адреса в конце линейной последовательности), а также осуществить перезапись информа ции из буферного регистра 6 в регист 4 адреса. Это объ сн етс  тем, что . врем  задержки первого элемента 29 задержки выбрано меньшшч, чем врем  считывани  операционной микрокоманды из блока 2, а врем  задержки второго элемента 30 задержки выбрано большим времени считывани  адресной микрокоманды из блока 1. Очередной тактовый импульс после считывани  последней операционной микрокоманды предыдущей линейной последовательности с выхода генератора 32 через первый элемент 29 задержки поступает на второй вход элемента И 23. Сигнал на первом входе элемента И 23, соединенном с выходом элемента И 21 (после выдачи последней микроко манды линейной последовательности со то ние счетчика 8 микрокоманд будет нулевым и на выходе элемента И 21 бу дет высокий потенциал) разрешает прохождение тактового импульса дл  обнулени  регистра 5 логических условий , буферного регистра 6 и первого счетчика 9 адреса. Одновременно с этим данный импульс, поступа  на синхронизирующий вход дешифратора 11 адреса, производит считывание очеред ной адресной микрокоманды из блока 1 по адресу, сформированному на регистре 4 адреса. Состо ние счетчика 8 микрокоманд становитс  отличным от нулевого, и с выхода элемента И 21 сигнал запретает обнуление счетчика 9 адреса и перезапи.сь информации из регистра б в регистр 4. Далее работа устройства происходит аналогично. В режиме контрол  и управлени  днум  процессами управление двум  процессами заключаетс  в сн тии копии первого процесса (ведущего) и вы Дс1чи ее второму (ведомому) процессу. При этом второй процесс может либо совпадать с первым (осуществл етс  Псфаллельна  выдача двух последовательностей микрокоманд), ли бо не совпадать (осуществл етс  управление процессами со сдвигом во времени). Дл  управлени  первым процессом операционные микрокомандывыдаютс  с информационного выхода 43 блока 2 и поступают на первый выход 36 устройства . Сигнал на сн тие копии первого процесса приходит с поступлением кода операции с входа 34 устройства на единичный вход триггера 14, Единичный выход триггера 14 разрешаетсн тие копни (последовательностей операционных микрокоманд) с информационного выхода 43 через блок элементов И 19 на информационный вход 47 блока сн ти  копий 3 (фиг.2). Идентификатор (метка) выдачи очередной операционной микрокоманды с выхода 44 блока 2, поступа  через элемент ИЛИ 28 на синхронизирующие входы регистров 51. 1-51.п, разреша,г: ет запись первой операционной микрокоманды последовательности с входа 47 блока в регистр 51.1 группы регистров . Длительность импульса метки выбираетс  так, чтобы она не превышала времени срабатывани  триггеров регистров 51.1-51,л. Кроме того, метка выдачи операционной микрокоманды с выхода 44 блока 2 через элемент И 25 поступает на счетный вход счетчика 10 адреса и увеличивает его состо ние на единицу. Счетчик 10 адреса отслеживает глубину заполнени  блока 3, т. е. определ ет адрес первой микрокоманды вьщанной последовательности . При выдаче очередной микрокоманды с выхода 43 блока 2 идентификатор выдачи с выхода 44 через элемент ИЛИ 28 поступает на вход 48 блока 3 хранени  копий. С входа 48 этот сигнал поступает на синхронизирующие входы группы регистров 51.1-51.п и осуществл ет перезапись предыдущей микрокоманды из регистра .1 в регистр 51,2. Поступивша  микрокоманда записываетс  в первый регистр 51.1. Группа регистров 51.1-51.П может .быть выполнена, например, на основе D-триггеров. Аналогичныгл образом блок 3 хранени  копий заполн ешьс  операционными микрокомандами по мере их выдачи с выхода 43 блока -2. Счетчик 10 адреса по мере поступлени  микрокоманд в блок 3 по идентификатору их выдачи считает их количество , определ   тем самым адрес того регистра группы Sl.l-Bl.n, в котором находитс  перва  операционна  микрокоманда сн той копии (счетчик 10 адреса в этом случае выполн ет роль указател  стекаГ. При необходимости выдать сн тую копию первого процесса дл  управлени  вторым процессом с входа 35 устройства поступает сигнал на выдачу копии на единичный вход триггера 15 выдачи копий и на вход блока элементов И 20. Переключение триггера 15 по данному сигналу происходит после занесени  информации в регистр 7. Это обеспечиваетс  введением задержки срабатывани  триггера 15 по входу S. Сигнал на сн тие копии разрешает переписать информацию со счетчика 10 адреса в регистр 7 адреса. В этом сл чае регистр 7 адреса определ ет чере дешифратор 13 адреса тот регистр группы 51.1-51.п, в котором находитс перва  микрокоманда копии. Сигнал с выхода дешифратора 13 ад реса поступает на соответствующий уп равл ющий вход коммутатора 52, тем. самым коммутиру  с выбранного регист ра группы 51.1-51.п поступающую инфор мацию на выход 37 устройства дл  управлени  вторым процессом. В том случае, когда процесс сн ти  копии закончилс , а процесс выдачи, копии продолжаетс , по метке окончани  микропрограммы с выхода 45 блока 2 триггер 16 управлени  переходит в единичное состо ние, разрешив тем самым прохождение тактоьых т тульсов с выхода генератора 32 через элемент и 26 и элемент ИЛИ 28 на синхронизирующие входы группы регистров 51.151 .п блока 3 сн ти  копий. Эти импульсы осуществл ют сдвиг информации и выдачу микрокоманд с того- регистра адрес которого был выбран регистром адреса по сигналу вьщачи копии. Кроме того, по мере окончани  микропрограммы основного процесса с выход 45 блока 2 происходит обнуление триггера 14. По перепаду потенциала на нулевом выходе триггера 14 сн ти  коПИЙ на выходе одновибратора 33 по вл етс  импульс. Этот импульс поступа|ет на вход установки в нуль счетчика 10 адреса. Сдвиг между выдачей основной микропрограммы и ее копии не может быть больше N-1 такта (микрокоманд ) , где N - длина микропрогрги-пиы. Возможен случай когда до окончари  процесса сн ти  копии необходимо начать выполнение новой микропрограммы дл  управлени  первым процессом и сн ти  копии этой микропрограммы дл  управлени  вторым процессом . В этом случае с входа 34 устройства на информационный вход регистра 4 адреса заноситс  новый код операции, а сигнал на сн тие копии поступает на единичный вход триггера 14. Далее работа устройства продолжаетс  аналогичным образом. Однако в этом случае сигнал на выдачу второй копии должен поступить не ранее вьщачи первой 1Лэпии. При поступлении на регистр, с которого считываетс  инфор маци , микрокоманды , содержащей единичное значение метки М 2, на управл ющем выходе 50 блока 3 по вл етс  сигнал, характеризующий окончание вьадачи копии. Сигнал окончани  процесса выдачи копии поступает с выхода 50 на нулевой вход триггера 16 управлени , на нулевой в:Лэд триггера 15 -выдачи копий и вход установки в нуль регистра 7 адреса. Если при этом на вход 35 поступает сигнал на продолжение копировани  следуквдей микропрограммы , то состо ние триггера 15 . и регистра 7 не измен етс  (триггер 15 имеет приоритет срабатывани  по S-входу и запрещает установку исходного кода в регистре 7). Если сигнал на сн тие новой копии на вход 35 не поступает, то устройство находитс  в исходном, состо нии и готово к работе в зависимости от начального кода, поступающего на информационный вход регистра 4 адреса с входа 34 устройства. При - необходимости выдачи копии параллельно с основным процессом сигнал на такой режим работы устройства подаетс  с входом 34 и 35 устрюйства на единичные входы триггера 14 сн ти  копий и триггера 15 выдачи копий. На выходе дешифратора 13 адреса по вл етс  сигнал. Данный сиг- нал , поступа  на соответствующий управл ющий вход коммутатора 52, разрешает прохождение операционных микрокоманд с входа 47 блока хранени  копий на информационный выход 49 и о него на второй выход 37 устройства .

Claims (1)

1. МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее первый и второй блоки памяти, блок памяти копий, два -регистра адреса, регистр логических условий, буферный регистр, счетчик микрокоманд, первый с?четчик адреса, первый, второй и третий дешифраторы адреса, первый и второй блоки ь. элементов И, триггер снятия копий, триггер выдачи копий, генератор тактовых импульсов, пять элементов И, .. два элемента задержки и элемент НЕ, причем информационный вход устройства соединен с первым информационным входом первого регистра адреса, выход первого регистра адреса соединен с входом первого дешифратора адреса, выход которого соединен с входом первого блока памяти, первый адресный выход первого блока памяти соединен с первым информационным входом буферного регистра, выход кода проверяемых логических условий первого блока памяти соединен с информационным входом регистра логических условий, выход которого соединен с первым входом первого блока элементов И, выход первого блока элементов И соединен с вторым информационным входом буферного регистра, выход которого соеди нен с первым входом второго блока ? элементов И, выход которого соединен с вторым информационным входом первого регистра адреса, второй адресный выход первого блока памяти соединен с информационным входом первого счетчика адреса, выход которого соединен с входом второго дешифратора адреса, выход дешифратора адреса соединен с входом второго блока памяти, информационный выход которого соединен с первым информационным выходом устройства, вход кодов логических условий устройства соединен с вторым входом первого блока элементов И, выход кода длины операционной последовательности первого блока па- (9 мяти соединен с информационным вхоSU 1092505 “I ¹¹ - · Ι ι дом счетчика микрокоманд, нулевые вы ходы которого соединены с входами первого элемента И, выход первого элемента И соединен с первыми входами второго и третьего элементов И и входом элемента НЕ, выход генератора тактовых импульсов соединен с первым входом четвертого элемента И и входом первого элемента задержки, выход которого соединен с вторым входом третьего элемента И и входом второго элемента задержки, выход которого соединен с вторым входом второго элемента и, выход второго элемента И соединен с вторым входом второго бло ка элементов И, выход элемента НЕ со единен с вторым входом четвертого элемента И, выход которого соединен с синхронизирующим входом второго дешифратора адреса, выход считывания микрокоманды второго блока памяти соединен с счетным входом первого счетчика адреса, выход третьего элемента И соединен с входами установки в нуль первого счетчика адреса, регистра логических условий, буферного регистра и синхронизирующим входом первого дешифратора адреса, управляющий вход первого блока памяти >

   соединен с установкой в нуль первого регистра адреса, выход второго регистра адреса соединен с входом третьего дешифратора адреса, выход которого соединен с адресным входом блока памяти копий, отличающееся тем, что, с целью повышения производительности, в устройство введены второй счетчик адреса, „триггер, третий и четвертый блоки элементов И, элемент ИЛИ, шестой и седьмой элементы И и одновибратор, причем информационный вход устройства соединен с единичным входом ;· триггера снятия копий, единичный выход которого соединен с первым входом пятого элемента И и управляющим входом третьего блока* элементов йГ, выход которого соединен с информационным входом блока памяти копий, выход окончания выдачи копий блока памяти копий соединен с. вторь»! выходом устройства и нулевым входом триггера управления, единичный выход которого соединен с первым входом шестого элемента И, выход генератора тактовых импульсов соединен с вторым входом шестого элемента И, выход которого соединен с первым входом элемента И, выход которого соединен с первый входом элемента ИЛИ, выход элемента ИЛИ соединен с входом разрешения записи блока памяти копий, вход кодов логических условий устройства соединен с единичным вхо дом триггера выдачи копий и первым входом четвертого блока элементов И, выход которого соединен с информационным входом второго регистра адреса, нулевой выход триггера снятия копий соединен с первым входом седьмого элемента И, выход которого через одновибратор соединен с установочным входом второго счетчика адреса, выход второго счетчика адреса соединен с вторым входом четвертого блока элементов и, выход считывания микрокоманды второго блока памяти соединен с вторым входом элемента ИЛИ, вычитающим входом счетчика микрокоманд и с вторым входом пятого элемента И, выход которого соединен с счетным входом второго счетчика адреса, единичный выход триггера выдачи копий соединен с входом записи второго ре-., гистра адреса, синхронизирующим входом третьего дешифратора адреса и вторым входом седьмого элемента И, выход окончания микропрограммы второго блока памяти соединен с первым выходом устройства, с единичным входом триггера управления и нулевым входом триггера снятия копий, выход окончания выдачи копий блока памяти копий соединен с нулевым вводом триггера выдачи копий и установочным входом второго регистра адреса, информационный выход блока хранения копий соединен с вторым выходом устройства .

   1 _