JPH04154339A - Ｈｄｌｃ系データのａｔｍセル処理装置 - Google Patents
Ｈｄｌｃ系データのａｔｍセル処理装置Info
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- JPH04154339A JPH04154339A JP2280325A JP28032590A JPH04154339A JP H04154339 A JPH04154339 A JP H04154339A JP 2280325 A JP2280325 A JP 2280325A JP 28032590 A JP28032590 A JP 28032590A JP H04154339 A JPH04154339 A JP H04154339A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/40143—Bus networks involving priority mechanisms
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/40—Network security protocols
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
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- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ＨＤＬＣ系データをＡＴＭｌ［ｌを介して伝送するため
のＡＴＭセル処理方式に関し。
のＡＴＭセル処理方式に関し。
ＨＤＬＣ方式に従ったデータに含まれる実データだけを
効率よ＜ＡＴＭセルにて伝送するためのＡＴＭセル処理
方式を提供することを目的とし。
効率よ＜ＡＴＭセルにて伝送するためのＡＴＭセル処理
方式を提供することを目的とし。
ＡＴＭに送出するＨＤＬＣ系データからフラグ削除手段
によりフラグを削除した後ＡＴＭ７Ｍセルを行い、ＡＴ
Ｍｌｉから受け取ったＡＴＭセルを分解した後、フラグ
挿入手段でフラグを挿入して）ＩＤＬＣ系へ送出するＡ
ＴＭセル処理部を備えるよう構成する。
によりフラグを削除した後ＡＴＭ７Ｍセルを行い、ＡＴ
Ｍｌｉから受け取ったＡＴＭセルを分解した後、フラグ
挿入手段でフラグを挿入して）ＩＤＬＣ系へ送出するＡ
ＴＭセル処理部を備えるよう構成する。
［産業上の利用分野］
本発明はＨＤＬＣ系データをＡＴＭ網を介して伝送する
ためのＡＴＭセル処理方式に関する。
ためのＡＴＭセル処理方式に関する。
近年、広帯域のＩ Ｓ Ｄ Ｎ （Ｉｎｔｅｇｒａｔｅ
ｄＳｅｒｖｒｃｅｓ旧ｇｉｔａｌ Ｎａｔ＋ｍｏｒｋ）
としてＡＴＭ （Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎ
ｓｆｅｒ Ｍｏｄｅ）の研究が盛んに進められている。
ｄＳｅｒｖｒｃｅｓ旧ｇｉｔａｌ Ｎａｔ＋ｍｏｒｋ）
としてＡＴＭ （Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎ
ｓｆｅｒ Ｍｏｄｅ）の研究が盛んに進められている。
このＡＴＭによるネットワークでは、音声やデータ等の
各種の情報を伝送することが可能である。一方３データ
を伝送する場合にＣＣＩＴＴの勧告に従うＨＤ Ｌ Ｃ
（）ｌｉｇｈ １ｅｖｅｌＤａｔａ Ｌｉｎｋ Ｃｏｎ
ｔｒｏｌ Ｐｒｏｃｅｄｕｒｅ：ハイレベルデータリン
ク制御部ｒ＠）を採用した通信が広く採用されており、
このＨＤＬＣによるデータ（ＨＤＬＣ系データという）
がＡＴＭを介して伝送されることになるが、効率的な伝
送が望まれている。
各種の情報を伝送することが可能である。一方３データ
を伝送する場合にＣＣＩＴＴの勧告に従うＨＤ Ｌ Ｃ
（）ｌｉｇｈ １ｅｖｅｌＤａｔａ Ｌｉｎｋ Ｃｏｎ
ｔｒｏｌ Ｐｒｏｃｅｄｕｒｅ：ハイレベルデータリン
ク制御部ｒ＠）を採用した通信が広く採用されており、
このＨＤＬＣによるデータ（ＨＤＬＣ系データという）
がＡＴＭを介して伝送されることになるが、効率的な伝
送が望まれている。
［従来の技術］
ＨＤＬＣは フラグ同期の伝送制御手順であり。
任意のビット長の情報をフレームと呼ぶ転送単位にして
、連続した情報を転送できるようにした手順である。
、連続した情報を転送できるようにした手順である。
第７図はＨＤＬＣフレーム構成図、第８図はＨＤＬＣデ
ータ転送の例である。
ータ転送の例である。
第７図に示すＨＤＬＣＯフレームにおいて、１フレーム
は、Ｆで表すフラグ（０１１１１１１０のビット構成）
、Ａで表すアドレス（ｌバイ日。
は、Ｆで表すフラグ（０１１１１１１０のビット構成）
、Ａで表すアドレス（ｌバイ日。
Ｃで表す制御部（１バイト）、ｒで表す情報部（任意の
ｎバイト）、Ｆｅ２で表すフレームチエツクシーケンス
（２バイト）、最後のフラグＦとで構成される。
ｎバイト）、Ｆｅ２で表すフレームチエツクシーケンス
（２バイト）、最後のフラグＦとで構成される。
第８図に示すように、ＨＤＬＣによる伝送方式では、■
〜■のＨＤＬＣフレームの転送の間にはフラグ（Ｆ）が
同期を維持するため連送されている。さらに、フラグと
同じビットパターンがフレーム内で発生するのを防止す
るために５つの連続したビット“ビの次に、ビット°０
″を強制的に挿入している。この挿入された“０”は受
信装置において削除されて元のデータに復元される。
〜■のＨＤＬＣフレームの転送の間にはフラグ（Ｆ）が
同期を維持するため連送されている。さらに、フラグと
同じビットパターンがフレーム内で発生するのを防止す
るために５つの連続したビット“ビの次に、ビット°０
″を強制的に挿入している。この挿入された“０”は受
信装置において削除されて元のデータに復元される。
また、ＨＤＬＣでは、データの送信をアボート（放棄）
する場合には、一定個数（７個以上）の１″を連続して
送信する規則がある。
する場合には、一定個数（７個以上）の１″を連続して
送信する規則がある。
一方、従来の回線交換機（ＳＴＭ：
５ｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ
）は、使用帯域を固定的に割り付けてパスを設定するの
で、バスが使用されていない場合は、帯域が無駄になっ
てしまうこれに対し、ＡＴＭの場合、ディジタルデータ
を固定長（ヘッダ部５オクテツトと情報部４８オクテツ
トで合計５３オクテッ日の一セルという単位に組立て、
情報が発生する時だけ伝送される。
）は、使用帯域を固定的に割り付けてパスを設定するの
で、バスが使用されていない場合は、帯域が無駄になっ
てしまうこれに対し、ＡＴＭの場合、ディジタルデータ
を固定長（ヘッダ部５オクテツトと情報部４８オクテツ
トで合計５３オクテッ日の一セルという単位に組立て、
情報が発生する時だけ伝送される。
ＡＴＭセルの構成は第９図に示され、全体は５３オクテ
ツト（バイト）で、先頭の５オクテツト（バイト）はＡ
ＴＭヘッダ、残りの４８オクテツトが情報部である。ヘ
ッダには、ＶＰＩ（パーチャルパス識別情報）、ＶＣＩ
（バーチセルチャネル識別情報）やＨＥＣ（ヘンダ
エラーチェンク）等の各情報を転送するために利用され
ている。情報部４８オクテツトには２図に示すように先
頭のアダブチ−ジョンヘッダ（２オクテツト）と後部の
アダブテーショントレイラ（２オクテフト）とが設けら
れ、制御に関係する情報が含まれる。
ツト（バイト）で、先頭の５オクテツト（バイト）はＡ
ＴＭヘッダ、残りの４８オクテツトが情報部である。ヘ
ッダには、ＶＰＩ（パーチャルパス識別情報）、ＶＣＩ
（バーチセルチャネル識別情報）やＨＥＣ（ヘンダ
エラーチェンク）等の各情報を転送するために利用され
ている。情報部４８オクテツトには２図に示すように先
頭のアダブチ−ジョンヘッダ（２オクテツト）と後部の
アダブテーショントレイラ（２オクテフト）とが設けら
れ、制御に関係する情報が含まれる。
上記のようなＨＤＬＣ方式のデータ（以下、ＨＤＬＣ系
のデータという）をＡＴＭのネットワークを介して伝送
する場合、従来はＡＴＭに入力する時に、そのフレーム
データ及びフレーム間のフラグ含めてセルに分解して伝
送し、相手側のＡＴＭから出力する時にセル組立て元の
ＨＤＬＣ系のデータに変換する。
のデータという）をＡＴＭのネットワークを介して伝送
する場合、従来はＡＴＭに入力する時に、そのフレーム
データ及びフレーム間のフラグ含めてセルに分解して伝
送し、相手側のＡＴＭから出力する時にセル組立て元の
ＨＤＬＣ系のデータに変換する。
［発明が解決しようとする課題］
従来の方式では、ＨＤＬＣ系のデータは、フラグや、ビ
ット“１”が５つ連続した後に挿入された“０″は実デ
ータではないのでこれらをセルとして伝送すると通信に
無駄が生しるという問題があった。
ット“１”が５つ連続した後に挿入された“０″は実デ
ータではないのでこれらをセルとして伝送すると通信に
無駄が生しるという問題があった。
本発明はＨＤＬＣ方式に従ったデータに含まれる実デー
タだけを効率よ＜ＡＴＭセルにて伝送するためのＡＴＭ
セル処理方式を提供することを目的とする。
タだけを効率よ＜ＡＴＭセルにて伝送するためのＡＴＭ
セル処理方式を提供することを目的とする。
［課題を解決するだめの手段］
第１図は本発明の原理構成図である。
第１図において、１はＡＴＭセル処理部、１０はセル生
成部、１１はフラグ削除手段、１２はゼロ削除手段、１
３はアボート検出手段、１４はＡＴＭセル組立手段、１
５はセル分解部、１６はＡＴＭセル分解手段、１７はゼ
ロ挿入手段、１８はアボート付加手段、１９はフラグ挿
入手段である。
成部、１１はフラグ削除手段、１２はゼロ削除手段、１
３はアボート検出手段、１４はＡＴＭセル組立手段、１
５はセル分解部、１６はＡＴＭセル分解手段、１７はゼ
ロ挿入手段、１８はアボート付加手段、１９はフラグ挿
入手段である。
本発明はＨＤＬＣ系のデータをセル組立てや分解するＡ
ＴＭセル処理部において、セル組立の時フラグの削除、
“ビが５個連続した後に挿入された“０”の削除を行っ
て実データのみをＡＴＭセルにより伝送し、セルを分解
してＨＤＬＣ系のデータに戻す時にフラグ及び削除した
“０”の挿入を行うものである。
ＴＭセル処理部において、セル組立の時フラグの削除、
“ビが５個連続した後に挿入された“０”の削除を行っ
て実データのみをＡＴＭセルにより伝送し、セルを分解
してＨＤＬＣ系のデータに戻す時にフラグ及び削除した
“０”の挿入を行うものである。
［作用］
ＨＤＬＣフレームがＡＴＭセル処理部１に入力すると、
セル生成部１０のフラグ削除手段１１においてフラグを
検出するとこれを削除する。フラグが削除されたデータ
はそのままＡＴＭセル組立手段１４に供給され、ＡＴＭ
セル化してＡＴＭネットワークに転送することもできる
が、更にゼロ削除手段１２に供給されて“１”が５個連
続した後の“０”を削除する処理を実行してＡＴＭセル
組立手段１４に供給する構成をとることができる。
セル生成部１０のフラグ削除手段１１においてフラグを
検出するとこれを削除する。フラグが削除されたデータ
はそのままＡＴＭセル組立手段１４に供給され、ＡＴＭ
セル化してＡＴＭネットワークに転送することもできる
が、更にゼロ削除手段１２に供給されて“１”が５個連
続した後の“０”を削除する処理を実行してＡＴＭセル
組立手段１４に供給する構成をとることができる。
また、フラグ削除手段１１においてフラグを削除したり
、“Ｏ”を削除すると、アボートが発生しても相手側の
端末で７個以上連続するアボートの判断ができなくなる
ので、アボート検出手段１３でアボートを検出すると、
ＡＴＭセル組立手段１４に通知する０本発明では、ＡＴ
Ｍセルの情報部中のアダブチ−ジョンヘッダ（第９図参
照）の中にアボート情報を表示するための制御ビット（
１ビツト）を設け、その制御ビットを“１”に設定する
ことによりアポート表示を行う。
、“Ｏ”を削除すると、アボートが発生しても相手側の
端末で７個以上連続するアボートの判断ができなくなる
ので、アボート検出手段１３でアボートを検出すると、
ＡＴＭセル組立手段１４に通知する０本発明では、ＡＴ
Ｍセルの情報部中のアダブチ−ジョンヘッダ（第９図参
照）の中にアボート情報を表示するための制御ビット（
１ビツト）を設け、その制御ビットを“１”に設定する
ことによりアポート表示を行う。
ＡＴＭセルをＨＤＬＣのデータに戻す場合、ＡＴＭセル
処理部１のセル分解部１５に入力するＡＴＭセルは、Ａ
ＴＭセル分解手段１６において。
処理部１のセル分解部１５に入力するＡＴＭセルは、Ａ
ＴＭセル分解手段１６において。
複数のセルが結合され１次にゼロ挿入手段１７で“０”
が挿入される（この”０”挿入は従来のＨＤＬＣにおい
て通常に行われる“０”挿入と同様）、またセルのアダ
プテーションヘンダ中のアボートを表示する制御ビット
を識別して、“１”の場合はアポート付加手段１８が起
動される。アボート付加手段１８は、フラグ挿入手段１
９に対して、アボートを表す７個以上の“ｌ”を出力す
る。
が挿入される（この”０”挿入は従来のＨＤＬＣにおい
て通常に行われる“０”挿入と同様）、またセルのアダ
プテーションヘンダ中のアボートを表示する制御ビット
を識別して、“１”の場合はアポート付加手段１８が起
動される。アボート付加手段１８は、フラグ挿入手段１
９に対して、アボートを表す７個以上の“ｌ”を出力す
る。
フラグ挿入手段１９はゼロ挿入手段１７の出力を受け取
って、データの先端と最後部にフラグを付加してＨＤＬ
Ｃフレームを生成して出力すると共に、フレーム間にフ
ラグを挿入する。また、アボート付加手段１８からアボ
ートの信号が出力されると、直ちにその出力を送出する
。
って、データの先端と最後部にフラグを付加してＨＤＬ
Ｃフレームを生成して出力すると共に、フレーム間にフ
ラグを挿入する。また、アボート付加手段１８からアボ
ートの信号が出力されると、直ちにその出力を送出する
。
［実施例］
第２図はセル生成部の実施例構成図、第３図はフラグ・
アボート検出回路の構成図、第４図はゼロ削除部の一部
の詳細回路、第５図はセル分解部の実施例構成図、第６
図はＨＤＬＣＯフレームとそのＡＴＭセル化した構成例
を示す図である。
アボート検出回路の構成図、第４図はゼロ削除部の一部
の詳細回路、第５図はセル分解部の実施例構成図、第６
図はＨＤＬＣＯフレームとそのＡＴＭセル化した構成例
を示す図である。
第２図のセル生成部には第１図の１１〜１４の各手段が
備える機能を実現する構成が設けられており、第２図に
おいて、２０はＳ／Ｐ （直列／並列）変換回路、２１
はフラグ・アポート検出回路。
備える機能を実現する構成が設けられており、第２図に
おいて、２０はＳ／Ｐ （直列／並列）変換回路、２１
はフラグ・アポート検出回路。
２２はゼロ削除部（第１図のゼロ削除手段１２に対応）
、２３はＦ Ｉ Ｆ Ｏ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓ
ｔ ０ｕｔ）。
、２３はＦ Ｉ Ｆ Ｏ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓ
ｔ ０ｕｔ）。
２４ ハＦ Ｉ Ｆ ０１１１１１部’？’アル。
ＨＤＬＣフレームはＳ／Ｐ変換回路２０において、パラ
レル化されてフラグ・アポート検出回路２１へ出力され
る一方でシリアル・データのままでゼロ削除部２２に供
給される。
レル化されてフラグ・アポート検出回路２１へ出力され
る一方でシリアル・データのままでゼロ削除部２２に供
給される。
フラグ・アポート検出回路２１は、第３図にその詳細な
構成が示され、Ｓ／Ｐ変換回路２０からの８ビットのパ
ラレル出力（ＰＤＯ−ＰＤ７）をそのまま入力して全部
が“１”の時アンド回路３０からアボート検出信号（Ａ
ＢＴで表示）を発生し、先頭のビン） （ＰＤ７）と後
端のビット（ＰＤＯ）が共に“０”でそれ以外のビット
が全て“１”である場合に有効データ検出信号（ＶＤ）
として“０”を発生するアンド回路３１が設けられてい
る（ＶＤが０″の場合は無効を表す）。
構成が示され、Ｓ／Ｐ変換回路２０からの８ビットのパ
ラレル出力（ＰＤＯ−ＰＤ７）をそのまま入力して全部
が“１”の時アンド回路３０からアボート検出信号（Ａ
ＢＴで表示）を発生し、先頭のビン） （ＰＤ７）と後
端のビット（ＰＤＯ）が共に“０”でそれ以外のビット
が全て“１”である場合に有効データ検出信号（ＶＤ）
として“０”を発生するアンド回路３１が設けられてい
る（ＶＤが０″の場合は無効を表す）。
第２図においてフラグ・アボート検出回路２１からのア
ボート検出信号ＡＢＴは、アダブチ−ジョン・ヘッダ生
成部（図示せず）に供給されて５特定の制御ビットを“
１”にセットする。
ボート検出信号ＡＢＴは、アダブチ−ジョン・ヘッダ生
成部（図示せず）に供給されて５特定の制御ビットを“
１”にセットする。
ゼロ削除部２２は５ゼロ検出回路２２０と、Ｓ／Ｐ変換
回路２２１．８進カウンタ２２２及び８段のフリップフ
ロップ回路（ＦＦ）を備えるレジスタ２２３とで構成さ
れる。
回路２２１．８進カウンタ２２２及び８段のフリップフ
ロップ回路（ＦＦ）を備えるレジスタ２２３とで構成さ
れる。
８進カウンタ２２２は、Ｓ／Ｐ変換回路２２１にシリア
ルなＨＤＬＣ信号（フラグを含む）が入力すると、Ｓ／
Ｐ変換を行って８ビツト分のパラレル出力が発生すると
、クロックＣＣＫを計数する８進カウンタ２２２から８
の計数出力が発生して、Ｓ／Ｐ変換回路２２１の８ビツ
ト出力がレジスタ２２３にセントされる。
ルなＨＤＬＣ信号（フラグを含む）が入力すると、Ｓ／
Ｐ変換を行って８ビツト分のパラレル出力が発生すると
、クロックＣＣＫを計数する８進カウンタ２２２から８
の計数出力が発生して、Ｓ／Ｐ変換回路２２１の８ビツ
ト出力がレジスタ２２３にセントされる。
この８進カウンタ２２２は、フラグ検出時にフラグ・ア
ポート検出回路２１から発生するＶＤ−“０”の信号に
よりアンド回路２２４から°０”が発生しこれを端子り
で受けるとカウント動作を停止する。従って、フラグを
検出した場合は、レジスタ２２３にそのフラグがセット
されないので。
ポート検出回路２１から発生するＶＤ−“０”の信号に
よりアンド回路２２４から°０”が発生しこれを端子り
で受けるとカウント動作を停止する。従って、フラグを
検出した場合は、レジスタ２２３にそのフラグがセット
されないので。
セル化されない。
第４図はゼロ削除部２２の一部の具体的構成図であり、
ゼロ削除部２２のゼロ検出回路とＳ／Ｐ変換回路の内容
が示されている。
ゼロ削除部２２のゼロ検出回路とＳ／Ｐ変換回路の内容
が示されている。
第４図において、２２０は５ＰＤＯ〜５ＰＤ４の５ビッ
ト信号が入力するデコーダ（ＤＥＣで表示）であり、入
力する信号が全て“ビ （連続する５個のビット信号が
“１”）の時、０”を削除する指示信号＊Ｚを“０”と
し、それ以外の場合指示信号＊Ｚは１”を出力している
。
ト信号が入力するデコーダ（ＤＥＣで表示）であり、入
力する信号が全て“ビ （連続する５個のビット信号が
“１”）の時、０”を削除する指示信号＊Ｚを“０”と
し、それ以外の場合指示信号＊Ｚは１”を出力している
。
また、８個のフリップフロップ回路（ＦＦＯ〜ＦＦ７で
表示）は、それぞれの出力端子Ｑがら５ＰＤＱ〜５ＰＤ
７の出力を発生する。
表示）は、それぞれの出力端子Ｑがら５ＰＤＱ〜５ＰＤ
７の出力を発生する。
ＨＤＬＣシリアルデータは、信号＊Ｚが“１″の場合、
最初の入カビ７ト信号は、ＡＮＤ回路１を通ってＯＲ回
路を介してＦＦＯの端子ＤＣデータ用）にクロックＣＣ
Ｋと同期して入力されてセントされる０次のビット信号
がＦＦＯに入力されてセットされる（シフトされる）が
、この時ＦＦＯの出力（ＳＰＤＯ）は次段のＦＦＩの入
力側のＡＮＤ回路１を通ってＦＦＩに供給され、クロッ
クＣＣＫに同期してセットされる。以下間挿にしてシリ
アルデータが８ビツトＦＦＯ〜ＦＦ７にビットデータが
シフトしながらセットされると、上記に説明したように
８進カウンタ２２２（第２図）の出力によりレジスタ２
２３に格納される。
最初の入カビ７ト信号は、ＡＮＤ回路１を通ってＯＲ回
路を介してＦＦＯの端子ＤＣデータ用）にクロックＣＣ
Ｋと同期して入力されてセントされる０次のビット信号
がＦＦＯに入力されてセットされる（シフトされる）が
、この時ＦＦＯの出力（ＳＰＤＯ）は次段のＦＦＩの入
力側のＡＮＤ回路１を通ってＦＦＩに供給され、クロッ
クＣＣＫに同期してセットされる。以下間挿にしてシリ
アルデータが８ビツトＦＦＯ〜ＦＦ７にビットデータが
シフトしながらセットされると、上記に説明したように
８進カウンタ２２２（第２図）の出力によりレジスタ２
２３に格納される。
一方、第４図のゼロ検出回路２２０では、ＦＦＯ〜ＦＦ
４に順次シフトしながら入力する各出力信号が供給され
、もし８ビツトの中に５個の“ビが含まれていれば、直
ちに検出出力＊Ｚ（＝“０″）を発生する。すると、そ
の検出出力はアンド回路１を禁止（“０″入力による）
すると共にＮＯＴ回路を通って“１”になった信号をＡ
ＮＤ回路２に供給する。これにより、ＦＦＯに入力する
ビット信号ＣＨＤＬＣ方式により０”が入力する）は、
ＦＦＯに入力されず、各ＦＦＯ〜ＦＦ７のＡＮＤ回路２
が駆動されて、それぞれ自己の出力信号を再度セットす
る動作を行う。こうして、ゼロ削除が行われる。
４に順次シフトしながら入力する各出力信号が供給され
、もし８ビツトの中に５個の“ビが含まれていれば、直
ちに検出出力＊Ｚ（＝“０″）を発生する。すると、そ
の検出出力はアンド回路１を禁止（“０″入力による）
すると共にＮＯＴ回路を通って“１”になった信号をＡ
ＮＤ回路２に供給する。これにより、ＦＦＯに入力する
ビット信号ＣＨＤＬＣ方式により０”が入力する）は、
ＦＦＯに入力されず、各ＦＦＯ〜ＦＦ７のＡＮＤ回路２
が駆動されて、それぞれ自己の出力信号を再度セットす
る動作を行う。こうして、ゼロ削除が行われる。
第２図のセル生成部では、ゼロ削除部２２から出力した
パラレル（８ビツト）の信号をＦＩＦＯ制御部２４によ
り制御されてＦＩＦＯ２３に書き込まれ、この後の図示
しない従来と同様の技術によりセルの作成が行われる。
パラレル（８ビツト）の信号をＦＩＦＯ制御部２４によ
り制御されてＦＩＦＯ２３に書き込まれ、この後の図示
しない従来と同様の技術によりセルの作成が行われる。
次に第５図に示すセル分解部の一部の構成について説明
する。なお、ここにはセル中のヘッダや。
する。なお、ここにはセル中のヘッダや。
アダブチ−シロンヘッダ、アダプテーショントレイラ等
を処理（削除を含む）する構成は従来技術を用いるので
図示省略する。
を処理（削除を含む）する構成は従来技術を用いるので
図示省略する。
第５図のセレクタ（ＳＥＬで表示）５０の一方の入力Ｒ
ＤＯ〜ＲＤ７には受信されてＳ／Ｐ変換されたＡＴＭセ
ルがオクテツト（１バイト）毎に並列に入力し、他の入
力にはフラグパターン（０１１１１１１０）が入力され
る。セレクタ５０は、セルの制御情報（ヘッダ及びアダ
プテーションヘッダアダブテーショントレイラ）に基づ
いて発生する選択制御信号Ｆ／＊Ｄにより制御され、こ
の信号が“ｌ” （または“Ｈ”）の時フラグを選択し
。
ＤＯ〜ＲＤ７には受信されてＳ／Ｐ変換されたＡＴＭセ
ルがオクテツト（１バイト）毎に並列に入力し、他の入
力にはフラグパターン（０１１１１１１０）が入力され
る。セレクタ５０は、セルの制御情報（ヘッダ及びアダ
プテーションヘッダアダブテーショントレイラ）に基づ
いて発生する選択制御信号Ｆ／＊Ｄにより制御され、こ
の信号が“ｌ” （または“Ｈ”）の時フラグを選択し
。
“０” （または“Ｌ”）の時データを選択して出力す
る。これにより、ＨＤＬＣの先頭及び後端にフラグを付
加し、ＨＤＬＣフレームの間隔にフラグが付加される。
る。これにより、ＨＤＬＣの先頭及び後端にフラグを付
加し、ＨＤＬＣフレームの間隔にフラグが付加される。
セレクタ５０の出力はＰ／Ｓ変換回路５１でシリアル信
号に変換され、さらにシリアル信号はオア回路５３を介
してフリップフロップ回路（ＦＦ）５４に入力する。こ
の場合、シリアル信号は５ビツト連続“１”検出回路５
２に供給されて連続５個の“１”の検出が行われ、検出
されると“０”の出力を発生してフリップフロップ回路
５４に入力して、５個の“１”の後に“０”を挿入する
。これは、上記第２図、第４図により、連続５個の“ｌ
″の後に挿入された０”が削除されたので、ＨＤＬＣ系
データに戻すために再び“０”を挿入する動作である。
号に変換され、さらにシリアル信号はオア回路５３を介
してフリップフロップ回路（ＦＦ）５４に入力する。こ
の場合、シリアル信号は５ビツト連続“１”検出回路５
２に供給されて連続５個の“１”の検出が行われ、検出
されると“０”の出力を発生してフリップフロップ回路
５４に入力して、５個の“１”の後に“０”を挿入する
。これは、上記第２図、第４図により、連続５個の“ｌ
″の後に挿入された０”が削除されたので、ＨＤＬＣ系
データに戻すために再び“０”を挿入する動作である。
この“０”挿入時、５ビツト連続“１”検出回路５２か
ら発生するクロック信号ＣＧＣＫは、５ビツト連続“１
”を検出した時にＦＦ５４への“０”挿入用のクロック
と、Ｐ／Ｓ変換回路５１の制御用のクロック（“０”挿
入時にＰ／Ｓ変換を停止する）として作用する。
ら発生するクロック信号ＣＧＣＫは、５ビツト連続“１
”を検出した時にＦＦ５４への“０”挿入用のクロック
と、Ｐ／Ｓ変換回路５１の制御用のクロック（“０”挿
入時にＰ／Ｓ変換を停止する）として作用する。
また、ＡＮＤ回路５５の一方の人力ＦＤ／本Ｍは フラ
グデータの時“１″、マークの時“０”を発生し、他方
の入力＊ＡＢＴは、アボートを検出（送信側のセル生成
部においてアダブチ−ジョンヘッダ中の制御ビットによ
り表示）するとＡＮＤ回路５５は、アボート検出（＊Ａ
ＢＴ＝“０”）及びマークの時（ＦＤ／＊Ｍ＝“０″）
０”を出力し、ＦＦ５４のＣＬＲを”Ｌ”とすることに
よってＲＤ＝ ”Ｈ″とする。
グデータの時“１″、マークの時“０”を発生し、他方
の入力＊ＡＢＴは、アボートを検出（送信側のセル生成
部においてアダブチ−ジョンヘッダ中の制御ビットによ
り表示）するとＡＮＤ回路５５は、アボート検出（＊Ａ
ＢＴ＝“０”）及びマークの時（ＦＤ／＊Ｍ＝“０″）
０”を出力し、ＦＦ５４のＣＬＲを”Ｌ”とすることに
よってＲＤ＝ ”Ｈ″とする。
フリップフロップ回路５４からはＨＤＬＣ系のシリアル
データ（ＲＤ）が出力される。
データ（ＲＤ）が出力される。
本発明は上記の実施例に示すような技術を用いて実施さ
れるが１次に第６図に示すＨＤＬＣのフレームとそのＡ
ＴＭセルの構成例について説明する。
れるが１次に第６図に示すＨＤＬＣのフレームとそのＡ
ＴＭセルの構成例について説明する。
第６図のＡ、に示すようなＨＤＬＣフレームが前後のフ
レーム間に挿入されたフラグＦと共にＡＴＭセル生成部
（第２図）に入力すると、フラグが削除されて、アドレ
スＡ、制御部Ｃ１情報部Ｉ。
レーム間に挿入されたフラグＦと共にＡＴＭセル生成部
（第２図）に入力すると、フラグが削除されて、アドレ
スＡ、制御部Ｃ１情報部Ｉ。
フレームチエツクシーケンスＦＣ３とヲ含ムＨＤＬＣデ
ータをＡＴＭセル化する。ＨＤＬＣデータは、４４オク
テツト（バイト）毎に分割され、この例では■〜■の３
つに分割され、最後の■は４４オクテツト未満である。
ータをＡＴＭセル化する。ＨＤＬＣデータは、４４オク
テツト（バイト）毎に分割され、この例では■〜■の３
つに分割され、最後の■は４４オクテツト未満である。
各データ■〜■はＡＴＭセル＃ｌ〜＃３の中のデータ部
に挿入される。各ＡＴＭセルは第９図に示す構成を備え
、アダブチ−ジョンヘッダには本発明によるアポートを
表示する制御ビットが割当てられている。
に挿入される。各ＡＴＭセルは第９図に示す構成を備え
、アダブチ−ジョンヘッダには本発明によるアポートを
表示する制御ビットが割当てられている。
このようなＡＴＭセルセル−＃３は、セル分解部（第５
図に一部を示す）において、処理されて元のＨＤＬＣフ
レームに再生される。
図に一部を示す）において、処理されて元のＨＤＬＣフ
レームに再生される。
［発明の効果コ
本発明によれば次のような効果を奏する。
（１）ＡＴＭセル化の際にフラグを削除することにより
伝送効率を向上させることができる。
伝送効率を向上させることができる。
（２）ＡＴＭセル化の際に５つの連続したビット“１″
の次に挿入されたビット“０”を削除することにより伝
送効率を向上させることができる。
の次に挿入されたビット“０”を削除することにより伝
送効率を向上させることができる。
（３）ＡＴＭセル化の際に５つの連続したビットの次に
挿入されたビット”０”を削除することによりＨＤＬＣ
フレームをオクテツト単位とすることができ、処理を行
いやすくできる。
挿入されたビット”０”を削除することによりＨＤＬＣ
フレームをオクテツト単位とすることができ、処理を行
いやすくできる。
（４）アボート送受信を可能とすることができる。
第１図は本発明の原理構成図、第２図はセル生成部の実
施例構成図、第３図はフラグ・アボート検出回路の構成
図、第４図はゼロ削除部の一部の詳細回路、第５図はセ
ル分解部の実施例構成図第６図はＨＤＬＣのフレームと
そのＡＴＭセル化した構成例を示す図、第７図は）ｉＤ
Ｌｃフレーム構成図、第８図はＨＤＬＣデータ転送の例
、第９図はＡＴＭセルの構成図である。 第１図中 １：ＡＴＭセル処理部 １０：セル生成部 １１：フラグ削除手段 １２：ゼロ削除手段 １３ニアボ一ト検出手段 １４ ：ＡＴＭセル組立手段 １５：セル分解部 １６ ：ＡＴＭセル分解手段 １７：ゼロ挿入手段 １８ニアポ一ト付加手段 １９：フラグ挿入手段
施例構成図、第３図はフラグ・アボート検出回路の構成
図、第４図はゼロ削除部の一部の詳細回路、第５図はセ
ル分解部の実施例構成図第６図はＨＤＬＣのフレームと
そのＡＴＭセル化した構成例を示す図、第７図は）ｉＤ
Ｌｃフレーム構成図、第８図はＨＤＬＣデータ転送の例
、第９図はＡＴＭセルの構成図である。 第１図中 １：ＡＴＭセル処理部 １０：セル生成部 １１：フラグ削除手段 １２：ゼロ削除手段 １３ニアボ一ト検出手段 １４ ：ＡＴＭセル組立手段 １５：セル分解部 １６ ：ＡＴＭセル分解手段 １７：ゼロ挿入手段 １８ニアポ一ト付加手段 １９：フラグ挿入手段
Claims (3)
- （１）ＨＤＬＣ系データをＡＴＭ網を介して伝送するた
めのＡＴＭセル処理方式において、 ＡＴＭに送出するＨＤＬＣ系データからフラグ削除手段
によりフラグを削除した後ＡＴＭセル組立を行い、 ＡＴＭ網から受け取ったＡＴＭセルを分解した後、フラ
グ挿入手段でフラグを挿入してＨＤＬＣ系へ送出するＡ
ＴＭセル処理部を備えることを特徴とするＨＤＬＣ系デ
ータのＡＴＭセル処理方式。 - （２）請求項（１）において、 前記ＡＴＭセル処理部は、ＨＤＬＣ系データのＡＴＭセ
ル組立て、分解において、フラグと同一のビットパター
ンがフレーム内で発生するのを防止するために５つの連
続したビット“１”の次に挿入されたビット“０”の削
除、挿入を行うことを特徴とするＨＤＬＣ系データのＡ
ＴＭセル処理方式。 - （３）請求項（１）または（２）において、前記ＡＴＭ
セル処理部は、ＨＤＬＣ系データのＡＴＭセル組立て、
分解において、ＨＤＬＣ系からのアボートを表す所定個
数連続するビット“１”信号を検出すると、該信号をデ
ータとして伝送せずＡＴＭセル内の制御ビットにより表
示し、ＡＴＭセル分解において前記制御ビットがあると
元のアボートを表す信号を発生することを特徴とするＨ
ＤＬＣ系データのＡＴＭセル処理方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28032590A JP2825961B2 (ja) | 1990-10-18 | 1990-10-18 | Ｈｄｌｃ系データのａｔｍセル処理装置 |
| US07/778,368 US5237569A (en) | 1990-10-18 | 1991-10-17 | Method and system for transmitting HDLC data via ATM network |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28032590A JP2825961B2 (ja) | 1990-10-18 | 1990-10-18 | Ｈｄｌｃ系データのａｔｍセル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04154339A true JPH04154339A (ja) | 1992-05-27 |
| JP2825961B2 JP2825961B2 (ja) | 1998-11-18 |
Family
ID=17623432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28032590A Expired - Fee Related JP2825961B2 (ja) | 1990-10-18 | 1990-10-18 | Ｈｄｌｃ系データのａｔｍセル処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5237569A (ja) |
| JP (1) | JP2825961B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049985A (ja) * | 2004-07-30 | 2006-02-16 | National Institute Of Information & Communication Technology | 伝送システムにおいて用いるデータ変換方法及び装置 |
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| US6853647B1 (en) | 1999-02-17 | 2005-02-08 | Covad Communications Group, Inc. | System method and network for providing high speed remote access from any location connected by a local loop to a central office |
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| US6578086B1 (en) | 1999-09-27 | 2003-06-10 | Nortel Networks Limited | Dynamically managing the topology of a data network |
| KR100557138B1 (ko) * | 2003-07-16 | 2006-03-03 | 삼성전자주식회사 | 광 가입자망에서의 영상 데이터 처리 장치 |
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-
1990
- 1990-10-18 JP JP28032590A patent/JP2825961B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-17 US US07/778,368 patent/US5237569A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049985A (ja) * | 2004-07-30 | 2006-02-16 | National Institute Of Information & Communication Technology | 伝送システムにおいて用いるデータ変換方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2825961B2 (ja) | 1998-11-18 |
| US5237569A (en) | 1993-08-17 |
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Legal Events
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