CN1148302A - 转换帧数据的电路 - Google Patents
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Abstract
一种帧数据转换电路，其中数据通讯可以通过使北美方法的T1转发器线路和CEPT的E1转发器线路相匹配来完成。CEPT方法的E1转发器线路的四路32通道帧数据被转换成每通道8比特的并行数据，并存储在四个64字节的缓冲器中。每次以24通道的方式读取存储的32通道帧数据，而余下的6通道数据加到已存储在缓冲器中的数据上。这样24通道帧数据在输出之前被转换成串行数据。反之亦可。
Description
本发明涉及一个帧数据转换电路，其中数据通讯可以通过使北美方法的T1转发器线路和CEPT(欧洲邮电和通讯管理大会)的E1转发器线路相匹配来完成。
CEPT方法的E1转发器线路在欧洲国家得到广泛地使用，并且它被CCITT(国际电信和电话技术咨询委员会)推荐。E1转发器线路的每一通道由8比特数据组成，类似于北美方法。
一帧包括由30个信息通道、1个帧定位通道和1个信令信息通道组成的32个通道，为四路复用。
而北美方法的T1转发器线路的北美地区包括美国广泛地使用。E1转发器线路的每一通道由8比特数据组成，并且一帧由24个通道组成，为五路复用。
因此，如果CEPT方法的E1转发器线路和北美方法的T1转发器线路连在一起完成数据通讯，那么CEPT方法的E1转发器线路的帧数据和北美方法的T1转发器线路的帧数据必须互相进行转换，以便使得它们能够匹配。
即，CEPT方法的E1转发器线路的四路32通道帧数据必须转换成五路24通道帧数据，而北美方法的T1转发器线路的五路24通道帧数据必须转换成四路32通道帧数据。
这样CEPT方法的E1转发器线路的四路32通道帧数据和北美方法的T1转发器线路的五路24通道帧数据相匹配，使得互相传输数据成为可能。为使其成为可能，传统的做法是在E1转发器线路和T1转发器线路之间放置专门的时间切换IC来转换帧数据。
然而，专门的时间切换IC是很昂贵的，并且需安置的IC数目非常大。
因此提高了产品的造价，并且使得印制电路板的尺寸变大，最终使产品的紧凑受到限制。
本发明致力于克服上述传统技术的缺点。
所以本发明的一个目的是提供一个不使用专门的时间切换IC组，而将CEPT方法的E1转发器线路的四路32通道帧数据转换成北美方法的T1转发器线路的五路24通道帧数据的帧数据转换电路。
本发明的另一个目的是提供一个将北美方法的T1转发器线路的五路24通道帧数据转换成CEPT方法的E1转发器线路的四路32通道帧数据的帧数据转换电路。
为实现上述目的，根据本发明的帧数据转换电路，将输入时钟信号分频为与帧数据同步的1/8、1/4和1/32。
在将CEPT方法的E1转发器线路的四路32通道帧数据转换成北美方法的T1转发器线路的五路24通道帧数据的情况下，转换操作以如下的方式完成。即，根据时钟信号，串行输入的四路32通道帧数据经四个串/并移位寄存器转换成并行数据，每一个寄存器转换一个通道。这样，四个串/并移位寄存器输出并行数据，并根据四个对1/8分频时钟信号计数的记录位置计数器的输出信号将这些并行数据储存在四个64字节的缓冲器中。
根据四个对1/8分频时钟信号计数的读取位置计数器的输出信号，输出储存在四个64字节的缓冲器中的数据。根据另外一个计数1/8分频时钟信号的位置读取计数器的输出信号，进一步输出这些数据。
根据上述五个读取位置计数器的输出信号输出的数据在输出之前，由五个并行/串行移位寄存器转换成串行数据。
在此情况下，这四个和一个读取位置计数器不能同时访问四个64字节的缓冲器使得存储的数据输出。
因此，在本发明中，通过/4分频时钟信号完成控制，使得四个和一个读取位置计数器可以访问四个64字节的缓冲器。接着，根据1/32分频时钟信号，另外一个读取位置计数器顺序访问四个64字节的缓冲器，使得储存的数据输出。
此外，在本发明中，当北美方法的T1转发器线路的五路24通道帧数据转换成CEPT方法的E1转发器线路的四路32通道帧数据的帧数据时，根据时钟信号，串行输入的五路24通道帧数据由四个串/并移位寄存器转换成并行数据，四个串/并移位寄存器的每一个转换一个通道。
根据四个对1/8分频时钟信号计数的记录位置计数器的输出信号，四个串/并移位寄存器的输出并行数据储存在四个64字节的缓冲器中。接着根据另外一个对1/8分频时钟信号计数的记录位置计数器的输出信号，上述的输出并行数据存储在四个64字节的缓冲器内。
在此情况下，这四个记录位置计数器和另外一个位置记录计数器不能同时访问四个64字节的缓冲器来存储数据。
因此，在本发明中，根据四个记录位置计数器和另外一个记录位置计数器对四个64字节的缓冲器的访问由1/4分频时钟信号控制。而且根据1/32分频时钟信号，另外一个记录位置计数器顺序访问四个64字节的缓冲器以储存数据。
根据四个对1/8分频时钟信号计数的读取位置计数器的输出信号，输出储存在四个64字节的缓冲器中的数据。这些输出数据由四个并行/串行移位寄存器转换成串行数据。
参照附图，对本发明的优选实施方案的详细说明使得本发明的上述目的和其他优点变得显而易见，附图中：
图1是根据本发明的将CEPT方法的E1转发器线路的32通道帧数据转换成北美方法的T1转发器线路的24通道帧数据的帧数据转换电路的一个实施例的示意图。
图2A至2D是说明由图1中的分频器分频的时钟信号的波形图。
图3A至3F是根据本发明，由帧数据转换电路将CEPT方法的E1转发器线路的32通道帧数据转换成北美方法的T1转发器线路的24通道帧数据的程序示意图。
图4是根据本发明的将北美方法的T1转发器线路的24通道帧数据转换成CEPT方法的E1转发器线路的32通道帧数据的帧数据转换电路的另一个实施例的示意图。及
图5A至5F说明根据本发明，由帧数据转换电路将北美方法的T1转发器线路的24通道帧数据转换成CEPT方法的E1转发器线路的32通道帧数据的程序示意图。
图1说明了根据本发明的将CEPT方法的E1转发器线路的32通道帧数据转换成北美方法的T1转发器线路的24通道帧数据的帧数据转换电路的一个实施例。
参考符号100表示一个用于对时钟信号(2048CLK)分频的分频器，其输入是一个与CEPT方法的E1转发器线路的32通道帧数据1E1-4E1同步的一个频率为2048KHz信号。
根据帧同步信号FS清除分频器100，分频100从清除时间起动，将时钟信号2048CLK分频到1/4、1/8和1/32，使得同步输出1/4分频时钟信号1/4CLK、1/8分频时钟信号1/8CLK和1/32分频时钟信号1/32CLK。
参考符号110-113表示对每次通过一个通道将串行输入的E1转发器线路的32通道帧数据1E1-4E1转换成并行数据的串/并移位寄存器。
串/并移位寄存器110-113根据时钟信号2048CLK对接收到的32通道帧数据1E1-4E1进行移位，并根据分频器100的1/8分频时钟信号1/8CLK，以每通道8比特的并行数据将其输出。
参考符号120-123表示用于在缓冲器140-143中(在下面说明)设置记录位置以存储串/并移位寄存器110-113的32通道帧数据1E1-4E1的记录位置计数器。这些记录位置计数器根据帧同步信号FS清零，并对分频器100的1/8分频时信号1/8CLK进行计数，以便将计数值输出到缓冲器140-143的一个记录位置地址。
参考符号130-134表示用于对缓冲器140-143的32通道帧数据1E1-4E1设置读取位置的读取位置计数器。这些读取位置计数器根据帧同步信号清零，并对分频器100的时钟信号1/8CLK进行计数，以便将计数值输出作为读取位置的地址。
参考符号140-143表示用于以五路24通道帧数据1T1-5T1的形式输出串/并移位寄存器110-113的8比特并行32通道帧数据1E1-4E1的64字节缓冲器。
缓冲器140-143以顺序的方式将串/并移位寄存器110-113的输出32通道帧数据1E1-4E1存储到由记录位置计数器120-123的输出信号指定的地址上。
接着，缓冲器140-143根据读取位置计数器130-134的输出信号，以24通道帧数据的方式输出存储的32通道帧数据1E1-4E1。即，根据1/4分频时钟信号1/4CLK，由读取位置计数器130-133和读取位置计数器134选择性地访问缓冲器。当读取位置计数器134访问缓冲器时，根据1/32分频时钟信号1/32CLK顺序地访问缓冲器130-133。
参考符号150-154表示根据读取位置计数器130-134的输出信号将缓冲器140-143的并行数据转换成串行数据的并/串移位寄存器。
并/串移位寄存器150-154根据分频器100的时钟信号1/8CLK，将缓冲器140-143的24通道帧数据存储于其中。接着，寄存器150-154根据时钟信号2048CLK将存储的数据转换成串行数据，以便将其作为北美方法的T1转发器线路的五路24通道帧数据输出。
将对如上说明所构成本发明电路的第一实施例的操作进行说明。
首先如图2A所示，根据输入帧同步信号FS，频率分频器100、记录位置计数器120-123和位置读取计数器130-134被清零至初始位置。
然后如图2B所示，2048KHz频率输入的时钟信号2048CLK由频率分频器100分频成1/4、1/8和1/32。如图2C至2E所示，分频时钟信号以1/4分频时钟信号1/4CLK、1/8分频时钟信号1/8CLK和1/32分频时钟信号1/32CLK输出。
在此情况下，分别以32通道串行输入的E1转发器的四个帧数据1E1、2E1、3E1、4E1输入到串/并移位寄存器110-113。接着，与帧数据1E1、2E1、3E1、4E1同步输入的分频器100的1/8分频时钟信号1/8CLK和时钟信号2048CLK提供给串/并移位寄存器110-113。
然后，串/并移位寄存器110-113根据时钟信号2048CLK将帧数据1E1、2E1、3E1、4E1移位，而根据1/8CLK时钟信号，移位的帧数据1E1、2E1、3E1、4E1每次以一通道8比特输出为并行数据。
记录位置计数器120-123对时钟信号1/8CLK计数，计数值作为记录位置的地址输出，以便将其提供给缓冲器140-143。
然后，缓冲器140-143顺序地将串/并移位寄存器110-113的并行数据(每次以一通道8比特被输出)记录到由记录位置计数器120-123的计数值指定的记录位置。
接着，读取位置计数器130-134对时钟信号1/8CLK计数，而输出计数值作为读取位置的地址给缓冲器140-143。
然后，缓冲器140-143根据由读取位置计数器130-134的计数值所指定的读取位置地址，顺序读取并输出。
在此情况下，如果由读取位置计数器130-134计数1/8CLK时钟信号所提供的计数值不是4N(N为0-7的自然数)，那么记录位置计数器120-124的计数值不增加。
在此情况下，读取位置计数器130-133和读取位置计数器134不能同时访问缓冲器140-143来读取存储的数据。
因此，在如图2C所示的本发明中，以如下的方式来访问缓冲器。即，在将时钟信号2048CLK分频1/4所形成的1/4分频时钟信号1/4CLK的一个周期之内，读取位置计数器130-133访问缓冲器140-143，以便读取所存储的数据。而在下一个周期之内，读取位置计数器134访问缓冲器140-143，以便读取所存储的数据。这些操作重复进行。
接着，缓冲器140-143所存储的32通道数据帧的第0通道帧数据是帧定位通道，而第16通道数据是信令信息通道。因此，实际的数据通道是第1-15和第17-25通道。
因此，根据读取位置计数器130-133的输出信号，缓冲器140-143输出除帧定位通道和信令信息通道外的24通道数据。这样，顺序输出第0-25时隙通道。
根据读取位置计数器134的输出信号，输出余下的存储在缓冲器140-143上的第26-31通道数据。这样，根据读取位置计数器130-134的输出信号，缓冲器140-143每次由6通道输出24通道数据。
同时，当读取位置计数器134访问四个缓冲器140-143以输出一个通道帧数据时，计数器134不能同时访问四个缓冲器140-143。因此，根据1/32分频时钟信号1/32CLK顺序选择四个缓冲器140-143，并根据读取位置计数器134的输出信号访问这些缓冲器，从而输出所存储的第26-31通道数据。
即，如图2E所示，在1/32分频时钟信号1/32CLK的第一个周期之内访问缓冲器140。然后在第二个周期内访问缓冲器141，在第三个周期内访问缓冲器142，而在第四个周期内访问缓冲器143。这样就读取了所存储的第26-31通道数据，并重复这个过程。
同时，在计数时钟信号2048CLK所得到的值是4N(N为0-7的整数)的情况下，记录位置计数器130-134的计数值没有增加，因此，缓冲器140-143输出以前的数据。
因此根据读取位置计数器130-134的输出信号所读取的并行数据，根据1/8分频时钟信号1/8CLK输入到并/串移位寄存器150-154，以便根据时钟信号2048CLK将其转换为串行数据。这些转换的串行数据作为T1转发器线路的五路24通道帧数据1T1、2T1、3T1、4T1和5T1被输出。
因此，在本发明中，根据图3A的0-31时隙，以如图3B至3E所示输入帧数据。然后根据图3F所示的读取位置计数器130-134的输出信号，将缓冲器140-143中所存储的四路32通道帧数据1E1、2E1、3E1、4E1变换为五路24通道帧数据1T1、2T1、3T1、4T1和5T1后输出。
图4表示根据本发明的将北美方法的T1转发器线路的24通道帧数据转换成CEPT方法的E1转发器线路的32通道帧数据的帧数据转换电路的另外一个实施例。
在此图中，参考符号200表示一个用于对具有2048KHz频率的分频时钟信号(2048CLK)进行分频的分频器，该时钟信号与北美方法的T1转发器线路的五路24通道帧数据1T1-5T1同步。
与第一个实施例中一样，根据帧同步信号FS清除分频器200，分频器200从清除时间起动，将时钟信号2048CLK分频成1/4、1/8和1/32，使得同步输出1/4分频时钟信号1/4CLK、1/8分频时钟信号1/8CLK和1/32分频时钟信号1/32CLK。
参考符号210-214表示每次通过一个通道将串行输入的T1转发器线路的24通道帧数据1T1-5T1转换成并行数据的串/并移位寄存器。
并/串移位寄存器210-214根据时钟信号2048CLK对接收到的五路24通道帧数据1T1-5T1进行移位，并根据分频器200的1/8分频时钟信号1/8CL·K，以一通道8比特的并行数据的方式输出。
参考符号220-224表示用于在缓冲器240-243中设置记录位置(将在下面说明)以存储串/并移位寄存器210-214的五路24通道帧数据1T1-5T1的记录位置计数器。这些记录位置计数器根据帧同步信号FS清零，并对分频器200的1/8分频时钟信号1/8CLK进行计数，以输出计数值作为缓冲器240-243的记录位置地址。
参考符号230-233表示用于对缓冲器240-243的五路24通道帧数据1T1-5T1设置读取位置的读取位置计数器。这些读取位置计数器根据帧同步信号FS清零，并对分频器200的时钟信号1/8CLK进行计数，以便将计数值输出作为读取位置的地址。
参考符号240-243表示用于以四路32通道帧数据1E1-4E1的形式输出串/并移位寄存器210-214的8比特并行五路24通道帧数据1T1-5T1的64字节缓冲器。
缓冲器240-243以顺序的方式将串/并移位寄存器210-213的五路输出24通道帧数据存储到由记录位置计数器220-223的输出信号指定的地址上。然后，根据记录位置计数器224的输出信号，串/并移位寄存器214输出的另外24通道帧数据5T1由6个通道划分以便被输出。
接着，根据1/4分频时钟信号1/4CLK，由记录位置计数器220-223和记录位置计数器224选择性地访问缓冲器240-243。当根据记录位置计数器224访问缓冲器时，根据1/32分频时钟信号1/32CLK顺序访问缓冲器240-243。
接着，根据读取位置计数器230-233的输出信号，顺序地输出存储在缓冲器240-243中的32通道帧数据。
参考符号250-253表示根据读取位置计数器230-233的输出信号将缓冲器240-243的并行32通道帧数据(每通道以8比特输出)转换成串行数据的并/串移位存器。
并/串移位寄存器250-253根据时钟信号1/8CLK，将缓冲器240-243的输出帧数据存储于其中。接着，寄存器250-253根据时钟信号2048CLK将存储的数据转换成串行数据，以便将其作为CEPT方法的E1转发器线路的四路32通道帧数据1E1-4E1输出。
现在将对如上说明所组成的本发明电路的第二实施例的操作进行说明。
根据帧同步信号FS，频率分频器200、位置记录计数器220-224和读取位置计数器230-23被清零为初始位置。
以频率为2048KHz输入的时钟信号2048CLK由频率分频器200分频成1/4、1/8和1/32。然后分频时钟信号以1/4分频时钟信号1/4CLK、1/8分频时钟信号1/8CLK和1/32分频时钟信号1/32CLK输出。
在此情况下，分别以24通道顺序输入的T1转发器线路的五个帧数据1T1、2T1、3T1、4T1和5T1输入到串/并移位寄存器210-214。接着，与帧数据1T1、2T1。3T1、4T1和5T1同步输入的分频器200的1/8分频时钟信号1/8CLK和时钟信号2048CLK被提供给串/并移位寄存器210-214。
然后，串/并移位寄存器210-214根据时钟信号2048CLK将帧数据1T1、2T1、3T1、4T1和5T1移位，并根据1/8CLK时钟信号，移位的帧数据1T1、2T1、3T1、4T1和5T1每次以8比特每通道输出为并行数据。
记录位置计数器220-224对1/8CLK时钟信号计数，计数值作为记录位置的地址输出，以便将它们提供给缓冲器240-243。
然后，缓冲器240-243顺序地将串/并移位寄存器210-213的并行数据(每次以一通道8比特的方式输出)记录到由记录位置计数器220-2323的计数值指定的记录位置。接着，缓冲器240-243顺序地将串/并移位寄存器并行数据(每次以一通道8比特的方式输出)记录到由记录位置计数器224的计数值指定的记录位置。
在此情况下，记录位置计数器220-223和记录位置计数器224不能同时访问缓冲器140-143来记录数据。
因此，在如图2C所示的本发明中，以如下的方式来访问存储器。即，在1/4分频时钟信号1/4CLK的一个周期之内，记录位置计数器220-223访问缓冲器240-243来记录数据。而在下一个周期之内，记录位置计数器224访问缓冲器240-243来记录数据。这些操作重复进行。
并且，记录位置计数器224不能同时访问四个缓冲器240-243，而且串/并移位寄存器214的输出数据不能由6个通道来存储。
因此，在本发明中，根据1/32分频时钟信号1/32CLK，顺序地访问四个缓冲器240-243。
即，如图2E所示，根据1/32分频时钟信号1/32CLK，顺序地访问缓冲器240-243。然后根据记录位置计数器224的输出信号，串/并移位寄存器214的输出数据由6个通道分开以被存储。这个操作重复进行。
接着，读取位置计数器230-233对1/8CLK时钟信号计数，而输出计数值作为读取位置的地址提供给缓冲器240-243。
然后，缓冲器240-243根据由读取位置计数器230-233的计数值指定的读取位置地址顺序读取存储的数据。
在此情况下，如果由读取位置计数器230-234计数1/8CLK时钟信号所提供的计数值不是4N(N是0-7的自然数)，那么记录位置计数器120-124的计数值不增加，但输出先前计数的值。
这样，根据读取位置计数器230-233的输出信号读取的并行数据，根据1/8分频时钟信号1/8CLK被输入到并/串移位寄存器250-253，并根据时钟信号2048CLK转换成串行数据，以便作为E1转发器线路的四路32通道帧数据1E1、2E1、3E1和4E1输出。
因此，在本发明中，根据图5A的0-31时隙，帧数据如图3B至3E所示存储在缓冲器140-143中。然后如图3F所示，根据读取位置计数器230-233的输出信号，所存储的数据转换为四路32通道帧数据1E1、2E1、3E1、4E1。
在实现本发明的同时，通过只使用第一实施例的数据帧转换电路，数据可以从CEPT方法的E1转发器线路发送到T1转发器线路。而且，通过只使用第二实施例的帧数据转换电路，数据可以从北美方法的T1转发器线路发送到CEPT方法的E1转发器线路。而且，通过使用第一和第二实施例，数据可以在CEPT方法的E1转发器线路和北美方法的T1转发器线路之间接收和发送。
根据如上所述的本发明，四路32通道帧数据可以转换为五路24通道帧数据，而五路24通道帧数据可以转换为四路32通道帧数据。因此，CEPT方法的E1转发器线路和北美方法的T1转发器线路可以连接在一起，使得数据通讯成力可能。
而且，电路的结构简单，因此可以做成紧凑和重量轻的产品。并且，没有使用昂贵的专门时间切换IC，所以可以节省造价。
Claims (10)
1、帧数据转换电路，包括：
一个将时钟信号2048CLK分频为1/4CLK、1/8CLK和1/32CLK时钟信号的分频器；
四个将串行输入的CEPT方法的E1转发器线路的四路32通道帧数据转换为并行数据，并每次以一通道8比特输出转换的帧数据的串/并移位寄存器；
四个对时钟信号1/8CLK进行计数以设置记录位置的记录位置计数器；
五个对时钟信号1/8CLK进行计数以指定读取位置的读取位置计数器；
四个缓冲器，用于将所说的串/并移位寄存器输出的信号顺序地存储到由所说的记录位置计数器指定的记录位置，根据所说的读取位置计数器的输出信号每次输出24通道的帧数据，和根据所说的读取位置计数器的最后一个的输出信号输出余下的6通道数据；
四个将所说的缓冲器的24通道数据转换为串行数据的并/串移位寄存器；及
另外一个将所说的缓冲器余下的6通道输出数据转换为串行数据的并/串移位寄存器；
2、根据权利要求1所述的电路，其中由所说的读取位置计数器的前四个和所说的读取位置计数器的最后一个交替访问所说的缓冲器，而当所说的缓冲器由所说的读取位置计数器的最后一个访问时，根据时钟信号1/8CLK顺序地进行访问。
3、根据权利要求1或2所述的电路，其中，如果所说的读取位置计数器的计数值为4N(N为0-7的自然数)，计数值不增加。
4、一个帧数据转换电路，包括：
一个由同步信号FS清零，并将分频时钟信号2048CLK分频为1/4CLK、1/8CLK和1/32CLK时钟信号的分频器；
五个将串行输入的五路24通道帧数据转换为并行数据，并每次以一通道8比特输出转换的帧数据的串/并移位寄存器；
五个对时钟信号1/8CLk进行计数以设置记录位置的记录位置计数器；
四个对时钟信号1/8LCK进行计数以指定读取位置的读取位置计数器；
四个缓冲器，用于将所说的由串/并移位寄存器的输出信号存储到由所说的记录位置计数器指定的记录位置、将所说的串/并移位寄存器的最后一个的输出信号分隔为6个通道，以便将它们存储在由所说的记录位置计数器的最后一个所指定的记录位置和根据所说的读取位置计数器的输出信号顺序地输出数据；
四个将所说的缓冲器的输出数据转换为串行数据的并/串移位寄存器；
5、根据权利要求4所述的电路，其中由所说的记录位置计数器前四个和所说的记录位置计数器的最后一个交替访问所说的缓冲器，而当所说的缓冲器由所说的记录位置计数器的最后一个访问时，根据时钟信号1/32CLK顺序地进行访问。
6、根据权利要求4或5所述的电路，其中，如果所说的记录位置计数器的计数值为4N(N为0-7的自然数)，计数值不增加。
7、一个帧数据转换电路，包括：
一个由同步信号FS清零，并将时钟信号2048CLK分频为1/4CLK、1/8CLK和1/32CLK的时钟信号的分频器；
第一组四个将串行输入的CEPT方法的E1转发器线路的四路32通道帧数据转换为并行数据，并每次以一通道8比特输出转换的帧数据的串/并移位寄存器；
第一组四个对时钟信号1/8CLK进行计数，以设置记录位置的记录位置计数器；
第一组五个对时钟信号1/8CLK进行计数，以指定读取位置的读取位置计数器；
第一组四个缓冲器，用于将所讲的串/并移位寄存器的输出信号顺序地存储到由所说的记录位置计数器指定的记录位置、根据所说的读取位置计数器的输出信号每次输出24通道的帧数据和根据所说的读取位置计数器最后一个的输出信号输出余下的6通道数据；
第一组四个将所说的缓冲器的24通道数据转换为串行数据的并/串移位寄存器；
另外一个将所说的缓冲器余下的6通道输出数据转换为串行数据的并/串移位寄存器；
第二组五个将串行输入的五路24通道帧数据转换为并行数据，并每次以一通道8比特输出转换的帧数据的串/并移位寄存器；
第二组五个对时钟信号1/8CLK进行计数以设置记录位置的记录位置计数器；
第二组四个对时钟信号1/8CLK进行计数以指定读取位置的读取位置计数器；
第二组四个缓冲器，用于将所说的串/并移位寄存器的输出信号顺序地存储到由所说的记录位置计数器所指定的记录位置、将所说的串/并移位寄存器的最后一个的输出信号分隔为6个通道，以便将它们存储在由所说的记录位置计数器的最后一个所指定的记录位置，和根据所说的读取位置计数器的输出信号顺序地输出数据；
第二组四个将所说的缓冲器的输出数据转换为串行数据的并/串移位寄存器。
8、根据权利要求1-7中任一项所述的电路，其中：
由所说的第一组读取位置计数器的前四个和所说的第一组读取位置计数器的最后一个交替访问所说的第一组缓冲器；
当所说的第一组缓冲器由所说的第一组读取位置计数器的最后一个访问时，根据时钟信号1/32CLK顺序地访问所说的第一组缓冲器；
由所说的第二组记录位置计数器的前四个和所说的第二组记录位置计数器的最后一个交替访问所说的第二组缓冲器；
当所说的第二组缓冲器由所说的第二组记录位置计数器的最后一个访问时，根据时钟信号1/32CLK顺序地访问所说的第二组缓冲器；
9、根据权利要求1至8中任一项所述的电路，其中，如果所说的第一组读取位置计数器的计数值为4N(N是0-7的自然数)，计数值不增加。
10、根据权利要求1至8中任一项所述的电路，其中，如果所说的第二组记录位置计数器的计数值为4N(N是0-7的自然数)，计数值不增加。
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