JPH06120923A - 圧縮・伸張方式 - Google Patents
圧縮・伸張方式Info
- Publication number
- JPH06120923A JPH06120923A JP4289306A JP28930692A JPH06120923A JP H06120923 A JPH06120923 A JP H06120923A JP 4289306 A JP4289306 A JP 4289306A JP 28930692 A JP28930692 A JP 28930692A JP H06120923 A JPH06120923 A JP H06120923A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- signal
- digital signal
- input terminal
- continuous digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【目的】 連続ディジタル信号の圧縮・伸張方式におい
て、シフトレジスタに入力されるクロックを切り替えて
動作させることにより、回路規模を小さくする。 【構成】 ＳＷ１がハイの時、連続信号はシフトレジス
タ１に格納され、シフトレジスタ２と３とが接続されて
高速クロックが入力され、バースト信号の送信を行う
（圧縮）。ＳＷ２がハイの時、シフトレジスタ４と６が
接続されて高速クロックが入力され、バースト信号の
受信を行う。ＳＷ２がローの時、シフトレジスタ４と６
には低速クロックが入力され、伸張された信号をｇよ
り出力する（伸張）。
て、シフトレジスタに入力されるクロックを切り替えて
動作させることにより、回路規模を小さくする。 【構成】 ＳＷ１がハイの時、連続信号はシフトレジス
タ１に格納され、シフトレジスタ２と３とが接続されて
高速クロックが入力され、バースト信号の送信を行う
（圧縮）。ＳＷ２がハイの時、シフトレジスタ４と６が
接続されて高速クロックが入力され、バースト信号の
受信を行う。ＳＷ２がローの時、シフトレジスタ４と６
には低速クロックが入力され、伸張された信号をｇよ
り出力する（伸張）。
Description
【０００１】
【産業上の利用分野】本発明は、圧縮・伸張方式に関
し、より詳細には、ＴＤＭＡ（Time DivisionMultiple
Access：時分割多元接続）−ＴＤＤ通信方式において、
連続のディジタル信号を伝送する場合の圧縮・伸張方式
に関する。
し、より詳細には、ＴＤＭＡ（Time DivisionMultiple
Access：時分割多元接続）−ＴＤＤ通信方式において、
連続のディジタル信号を伝送する場合の圧縮・伸張方式
に関する。
【０００２】
【従来の技術】従来の圧縮・伸張方式について、図４
（ａ）,（ｂ）に基づいて説明する。図中、２１，２３
はシリアル入力−パラレル出力の１６０ビットシフトレ
ジスタ、２２，２４はパラレル入力−シリアル出力の１
６０ビットシフトレジスタ、入力端子は、連続ディジ
タル信号の入力端子、出力端子は、入力端子で入力
された連続信号を圧縮したバースト信号の出力端子、入
力端子は、連続ディジタル信号速度のクロックの入力
端子、入力端子は、バースト信号速度のクロックの入
力端子、入力端子は、バースト信号の入力端子、出力
端子は、入力端子で入力されたバースト信号を伸張
した連続ディジタル信号の出力端子、入力端子は、バ
ースト信号速度のクロックの入力端子、入力端子は、
連続ディジタル信号速度のクロックの入力端子である。
（ａ）,（ｂ）に基づいて説明する。図中、２１，２３
はシリアル入力−パラレル出力の１６０ビットシフトレ
ジスタ、２２，２４はパラレル入力−シリアル出力の１
６０ビットシフトレジスタ、入力端子は、連続ディジ
タル信号の入力端子、出力端子は、入力端子で入力
された連続信号を圧縮したバースト信号の出力端子、入
力端子は、連続ディジタル信号速度のクロックの入力
端子、入力端子は、バースト信号速度のクロックの入
力端子、入力端子は、バースト信号の入力端子、出力
端子は、入力端子で入力されたバースト信号を伸張
した連続ディジタル信号の出力端子、入力端子は、バ
ースト信号速度のクロックの入力端子、入力端子は、
連続ディジタル信号速度のクロックの入力端子である。
【０００３】入力端子より入力された連続ディジタル
信号は、シフトレジスタ２１に160ビット格納される毎
に、下段のシフトレジスタ２２へパラレル出力され、該
シフシレジスタ２２より送信スロットのタイミングに高
速のクロックで出力され、バースト信号としてシリアル
出力される。入力端子より受信スロットのタイミング
で入力された160ビットのバースト信号は、シフトレジ
スタ２３に格納された後、下段のシフトレジスタ２４へ
パラレル出力され、シフトレジスタ２４より連続ディジ
タル信号速度のクロックで出力され、連続信号としてシ
リアル出力される。
信号は、シフトレジスタ２１に160ビット格納される毎
に、下段のシフトレジスタ２２へパラレル出力され、該
シフシレジスタ２２より送信スロットのタイミングに高
速のクロックで出力され、バースト信号としてシリアル
出力される。入力端子より受信スロットのタイミング
で入力された160ビットのバースト信号は、シフトレジ
スタ２３に格納された後、下段のシフトレジスタ２４へ
パラレル出力され、シフトレジスタ２４より連続ディジ
タル信号速度のクロックで出力され、連続信号としてシ
リアル出力される。
【０００４】
【発明が解決しようとする課題】前述のように、従来の
圧縮・伸張方式によれば、シフトレジスタ２２及びシフ
トレジスタ２３は、バースト信号を出力または入力して
いるとき以外は動作していないのに、回路規模を無駄に
大きくしているという欠点がある。
圧縮・伸張方式によれば、シフトレジスタ２２及びシフ
トレジスタ２３は、バースト信号を出力または入力して
いるとき以外は動作していないのに、回路規模を無駄に
大きくしているという欠点がある。
【０００５】本発明は、このような実情に鑑みてなされ
たもので、シフトレジスタを動作させるクロックを切り
替えるようにし、共通のシフトレジスタで連続ディジタ
ル信号とバースト信号を取り扱うようにし、回路規模を
小さくするようにした圧縮・伸張方式を提供することを
目的としている。
たもので、シフトレジスタを動作させるクロックを切り
替えるようにし、共通のシフトレジスタで連続ディジタ
ル信号とバースト信号を取り扱うようにし、回路規模を
小さくするようにした圧縮・伸張方式を提供することを
目的としている。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ＴＤＭＡ−ＴＤＤ通信方式において、連
続ディジタル信号をバースト信号として出力する圧縮手
段と、バースト信号を連続ディジタル信号として出力す
る伸張手段とから成り、前記圧縮手段が前記連続ディジ
タル信号を格納するシフトレジスタと、該シフトレジス
タに入力されるクロックを切り替える切替手段とを有
し、前記伸張手段がバースト信号を受信するシフトレジ
スタと、該シフトレジスタに入力されるクロックを切り
替える切替手段とを有することを特徴とするものであ
る。
成するために、ＴＤＭＡ−ＴＤＤ通信方式において、連
続ディジタル信号をバースト信号として出力する圧縮手
段と、バースト信号を連続ディジタル信号として出力す
る伸張手段とから成り、前記圧縮手段が前記連続ディジ
タル信号を格納するシフトレジスタと、該シフトレジス
タに入力されるクロックを切り替える切替手段とを有
し、前記伸張手段がバースト信号を受信するシフトレジ
スタと、該シフトレジスタに入力されるクロックを切り
替える切替手段とを有することを特徴とするものであ
る。
【０００７】
【作用】連続ディジタル信号は、ある送信スロットの先
頭から次の送信スロットの先頭までを区切り、160ビッ
トずつのバースト信号に変換される。受信された160ビ
ットのバースト信号は、受信スロットの後尾から次の受
信スロットの後尾までに伸張され、連続ディジタル信号
になる。圧縮・伸張において、シフトレジスタに入力さ
れるクロックを切り替えることにより行う。
頭から次の送信スロットの先頭までを区切り、160ビッ
トずつのバースト信号に変換される。受信された160ビ
ットのバースト信号は、受信スロットの後尾から次の受
信スロットの後尾までに伸張され、連続ディジタル信号
になる。圧縮・伸張において、シフトレジスタに入力さ
れるクロックを切り替えることにより行う。
【０００８】
【実施例】実施例について、図面を参照して以下に説明
する。まず、図３に基づいて、ＴＤＭＡ−ＴＤＤ通信方
式について説明する。１フレームは、送信スロット４つ
（Ｔ１〜Ｔ４）と受信スロット４つ（Ｒ１〜Ｒ４）の計
８つのスロットから構成されており、連続信号は同じ番
号の送信スロットが繰り返す周期で圧縮され、バースト
的に送出し、また同じ番号の受信スロットで受信された
バースト信号はその周期で伸張され、連続信号となる。
ここでは、１スロットで伝送される連続信号のビット数
を160ビットとして説明する。
する。まず、図３に基づいて、ＴＤＭＡ−ＴＤＤ通信方
式について説明する。１フレームは、送信スロット４つ
（Ｔ１〜Ｔ４）と受信スロット４つ（Ｒ１〜Ｒ４）の計
８つのスロットから構成されており、連続信号は同じ番
号の送信スロットが繰り返す周期で圧縮され、バースト
的に送出し、また同じ番号の受信スロットで受信された
バースト信号はその周期で伸張され、連続信号となる。
ここでは、１スロットで伝送される連続信号のビット数
を160ビットとして説明する。
【０００９】なお、ＴＤＭＡ方式は、基本的には、通信
を行う両ノード間で時分割多重方式により専有的なチャ
ネル（通信路：タイムスロット）を設定し、通信が終わ
るまでそのチャネルでデータ信号の送受信を行う方式で
ある。この方式は、通信相手のノード相互間にチャネル
を１対１で設定する回線交換方式である。
を行う両ノード間で時分割多重方式により専有的なチャ
ネル（通信路：タイムスロット）を設定し、通信が終わ
るまでそのチャネルでデータ信号の送受信を行う方式で
ある。この方式は、通信相手のノード相互間にチャネル
を１対１で設定する回線交換方式である。
【００１０】図１（ａ）,（ｂ）は、本発明による圧縮
・伸張方式の一実施例を説明するための構成図で、図２
は、図１における各部信号のタイミングチャートであ
る。図中、１,２,５,６は２０ビットのシフトレジス
タ、３,４は140ビットのシフトレジスタ、ａは連続ディ
ジタル信号の入力端子、ｂはａで入力された連続信号を
圧縮したバースト信号の出力端子、ｃは連続ディジタル
信号速度のクロックの入力端子、ｄはバースト信号速度
のクロックの入力端子、ｅは使用している送信スロット
（仮にＴ１とする）の期間だけHighになる制御信号の入
力端子、ｆはバースト信号の入力端子、ｇはｅで入力さ
れたバースト信号を伸張した連続ディジタル信号の出力
端子、ｈは連続ディジタル信号速度のクロックの入力端
子、ｉはバースト信号速度のクロックの入力端子、ｊは
使用している受信スロット（仮にＲ１とする）の期間だ
けHighになる制御信号の入力端子である。
・伸張方式の一実施例を説明するための構成図で、図２
は、図１における各部信号のタイミングチャートであ
る。図中、１,２,５,６は２０ビットのシフトレジス
タ、３,４は140ビットのシフトレジスタ、ａは連続ディ
ジタル信号の入力端子、ｂはａで入力された連続信号を
圧縮したバースト信号の出力端子、ｃは連続ディジタル
信号速度のクロックの入力端子、ｄはバースト信号速度
のクロックの入力端子、ｅは使用している送信スロット
（仮にＴ１とする）の期間だけHighになる制御信号の入
力端子、ｆはバースト信号の入力端子、ｇはｅで入力さ
れたバースト信号を伸張した連続ディジタル信号の出力
端子、ｈは連続ディジタル信号速度のクロックの入力端
子、ｉはバースト信号速度のクロックの入力端子、ｊは
使用している受信スロット（仮にＲ１とする）の期間だ
けHighになる制御信号の入力端子である。
【００１１】図２において、ＳＷ１は図１のｅに入力さ
れる制御信号、連続ディジタル信号は図１のａに入力
される信号、バースト信号は図１のｂより出力される
信号、低速クロックは図１のｃに入力される信号、高
速クロックは図１のｄに入力される信号、またＳＷ２
は図１のｊに入力される制御信号、バースト信号は図
１のｆに入力される信号、連続ディジタル信号は図１
のｇより出力される信号、低速クロックは、図１のｈ
に入力される信号、高速クロックは図１のｉに入力さ
れる信号である。
れる制御信号、連続ディジタル信号は図１のａに入力
される信号、バースト信号は図１のｂより出力される
信号、低速クロックは図１のｃに入力される信号、高
速クロックは図１のｄに入力される信号、またＳＷ２
は図１のｊに入力される制御信号、バースト信号は図
１のｆに入力される信号、連続ディジタル信号は図１
のｇより出力される信号、低速クロックは、図１のｈ
に入力される信号、高速クロックは図１のｉに入力さ
れる信号である。
【００１２】まず、図１（ａ）に基づいて、連続ディジ
タル信号をバースト信号として出力する圧縮動作に
ついて以下に説明する。連続ディジタル信号は、ある送
信スロットの先頭から次の送信スロットの先頭までを区
切り、160ビットずつのバースト信号に変換されると
する。ＳＷ１がHighの期間、連続信号はシフトレジスタ
１に２０ビット格納されている。また、シフトレジスタ
２とシフトレジスタ３とが接続された形となり、高速ク
ロックが入力され、バースト信号の送信を行う。ＳＷ
１がLowになると、シフトレジスタ１とシフトレジスタ
３とが接続された形となるが、連続信号の格納を以降14
0ビット行い、またシフトレジスタ２でも格納動作は行
われている。ＳＷ１が再びHighになったとき、その瞬間
でのシフトレジスタ１とシフトレジスタ２の信号の内容
は同じになっているので、シフトレジスタ２とシフトレ
ジスタ３が接続された形になってバースト送信を行って
も問題はない。以上の動作を繰り返すことで、連続ディ
ジタル信号をバースト信号に圧縮する。
タル信号をバースト信号として出力する圧縮動作に
ついて以下に説明する。連続ディジタル信号は、ある送
信スロットの先頭から次の送信スロットの先頭までを区
切り、160ビットずつのバースト信号に変換されると
する。ＳＷ１がHighの期間、連続信号はシフトレジスタ
１に２０ビット格納されている。また、シフトレジスタ
２とシフトレジスタ３とが接続された形となり、高速ク
ロックが入力され、バースト信号の送信を行う。ＳＷ
１がLowになると、シフトレジスタ１とシフトレジスタ
３とが接続された形となるが、連続信号の格納を以降14
0ビット行い、またシフトレジスタ２でも格納動作は行
われている。ＳＷ１が再びHighになったとき、その瞬間
でのシフトレジスタ１とシフトレジスタ２の信号の内容
は同じになっているので、シフトレジスタ２とシフトレ
ジスタ３が接続された形になってバースト送信を行って
も問題はない。以上の動作を繰り返すことで、連続ディ
ジタル信号をバースト信号に圧縮する。
【００１３】次に、図１（ｂ）に基づいて、バースト信
号を連続ディジタル信号として出力する伸張動作につい
て以下に説明する。受信された160ビットのバースト信
号は、受信スロットの後尾から次の受信スロットの後尾
までに伸張され、連続ディジタル信号になるとする。Ｓ
Ｗ２がHighの期間、シフトレジスタ４とシフトレジスタ
６が接続された形になり、高速クロックが入力され、
バースト信号の受信が行われる。ＳＷ２がLowになる
と、シフトレジスタ４とシフトレジスタ６には低速クロ
ックが入力され、伸張された140ビットの信号を出力端
子ｇより出力し始める。また、シフトレジスタ５には、
低速クロックが入力され続けているので、ＳＷ２が再び
Highになって時点でのシフトレジスタ５とシフトレジス
タ６のそれぞれ２０ビットの信号の内容は同じになって
いる。ＳＷ２がHighになると、出力端子ｇへの出力はシ
フトレジスタ５の方から行われるので、残り２０ビット
の信号は問題なく出力され、また、バースト信号の受信
もシフトレジスタ４とシフトレジスタ６を使って行われ
ている。以上の動作を繰り返すことにより、バースト信
号を連続ディジタル信号を伸張する。
号を連続ディジタル信号として出力する伸張動作につい
て以下に説明する。受信された160ビットのバースト信
号は、受信スロットの後尾から次の受信スロットの後尾
までに伸張され、連続ディジタル信号になるとする。Ｓ
Ｗ２がHighの期間、シフトレジスタ４とシフトレジスタ
６が接続された形になり、高速クロックが入力され、
バースト信号の受信が行われる。ＳＷ２がLowになる
と、シフトレジスタ４とシフトレジスタ６には低速クロ
ックが入力され、伸張された140ビットの信号を出力端
子ｇより出力し始める。また、シフトレジスタ５には、
低速クロックが入力され続けているので、ＳＷ２が再び
Highになって時点でのシフトレジスタ５とシフトレジス
タ６のそれぞれ２０ビットの信号の内容は同じになって
いる。ＳＷ２がHighになると、出力端子ｇへの出力はシ
フトレジスタ５の方から行われるので、残り２０ビット
の信号は問題なく出力され、また、バースト信号の受信
もシフトレジスタ４とシフトレジスタ６を使って行われ
ている。以上の動作を繰り返すことにより、バースト信
号を連続ディジタル信号を伸張する。
【００１４】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下のような効果を奏する。すなわち、シ
フトレジスタを動作させるクロックを切り替えることに
より、共通のシフトレジスタで連続ディジタル信号とバ
ースト信号を取り扱う様にしたため、回路規模を従来の
ほぼ半分にすることが出来るという利点がある。
ているので、以下のような効果を奏する。すなわち、シ
フトレジスタを動作させるクロックを切り替えることに
より、共通のシフトレジスタで連続ディジタル信号とバ
ースト信号を取り扱う様にしたため、回路規模を従来の
ほぼ半分にすることが出来るという利点がある。
【図１】本発明による圧縮・伸張方式の一実施例を説明
するための構成図である。
するための構成図である。
【図２】図１における各部信号のタイミングチャートで
ある。
ある。
【図３】本発明による圧縮・伸張方式を説明するための
ＴＤＭＡ−ＴＤＤ通信方式の構成図である。
ＴＤＭＡ−ＴＤＤ通信方式の構成図である。
【図４】従来の圧縮・伸張方式を説明するための図であ
る。
る。
１,２,５,６…２０ビットのシフトレジスタ、３,４…14
0ビットのシフトレジスタ、ａ…連続ディジタル信号の
入力端子、ｂ…ａで入力された連続信号を圧縮したバー
スト信号の出力端子、ｃ…連続ディジタル信号速度のク
ロックの入力端子、ｄ…バースト信号速度のクロックの
入力端子、ｅ…使用している送信スロット（仮にＴ１と
する）の期間だけHighになる制御信号の入力端子、ｆ…
バースト信号の入力端子、ｇ…ｅで入力されたバースト
信号を伸張した連続ディジタル信号の出力端子、ｈ…連
続ディジタル信号速度のクロックの入力端子、ｉ…バー
スト信号速度のクロックの入力端子、ｊ…使用している
受信スロット（仮にＲ１とする）の期間だけHighになる
制御信号の入力端子。
0ビットのシフトレジスタ、ａ…連続ディジタル信号の
入力端子、ｂ…ａで入力された連続信号を圧縮したバー
スト信号の出力端子、ｃ…連続ディジタル信号速度のク
ロックの入力端子、ｄ…バースト信号速度のクロックの
入力端子、ｅ…使用している送信スロット（仮にＴ１と
する）の期間だけHighになる制御信号の入力端子、ｆ…
バースト信号の入力端子、ｇ…ｅで入力されたバースト
信号を伸張した連続ディジタル信号の出力端子、ｈ…連
続ディジタル信号速度のクロックの入力端子、ｉ…バー
スト信号速度のクロックの入力端子、ｊ…使用している
受信スロット（仮にＲ１とする）の期間だけHighになる
制御信号の入力端子。
Claims (1)
- 【請求項１】 ＴＤＭＡ−ＴＤＤ通信方式において、連
続ディジタル信号をバースト信号として出力する圧縮手
段と、バースト信号を連続ディジタル信号として出力す
る伸張手段とから成り、前記圧縮手段が前記連続ディジ
タル信号を格納するシフトレジスタと、該シフトレジス
タに入力されるクロックを切り替える切替手段とを有
し、前記伸張手段がバースト信号を受信するシフトレジ
スタと、該シフトレジスタに入力されるクロックを切り
替える切替手段とを有することを特徴とする圧縮・伸張
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4289306A JP3062361B2 (ja) | 1992-10-02 | 1992-10-02 | 圧縮装置及び伸張装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4289306A JP3062361B2 (ja) | 1992-10-02 | 1992-10-02 | 圧縮装置及び伸張装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120923A true JPH06120923A (ja) | 1994-04-28 |
| JP3062361B2 JP3062361B2 (ja) | 2000-07-10 |
Family
ID=17741479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4289306A Expired - Lifetime JP3062361B2 (ja) | 1992-10-02 | 1992-10-02 | 圧縮装置及び伸張装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3062361B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006512024A (ja) * | 2002-10-10 | 2006-04-06 | シンボル テクノロジーズ インコーポレイテッド | Ｗｌａｎ通信システム |
-
1992
- 1992-10-02 JP JP4289306A patent/JP3062361B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006512024A (ja) * | 2002-10-10 | 2006-04-06 | シンボル テクノロジーズ インコーポレイテッド | Ｗｌａｎ通信システム |
| US7966045B2 (en) | 2002-10-10 | 2011-06-21 | Symbol Technologies, Inc. | WLAN communications system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3062361B2 (ja) | 2000-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2008228C (en) | Phase adjustment circuit | |
| US4694294A (en) | Synchronized network system | |
| US5987067A (en) | Variable encoding rate puncturer | |
| JPH06120923A (ja) | 圧縮・伸張方式 | |
| JP2786170B2 (ja) | フレームデータ変換回路 | |
| JP2762941B2 (ja) | 背景雑音発生装置 | |
| JPS60160236A (ja) | Ｐｃｍ多重変換装置の同期方式 | |
| JPH0738860A (ja) | ディジタル映像信号送信装置とディジタル映像信号受信装置 | |
| KR100213007B1 (ko) | 사운드신장회로 | |
| JP3001311B2 (ja) | データ通信処理回路 | |
| KR0155718B1 (ko) | 동기 데이타 발생장치 | |
| JP2723828B2 (ja) | 二信号形式混合データ送信回路 | |
| JP3063747B2 (ja) | Ａｔｍ無線伝送方式 | |
| JP3146263B2 (ja) | フレーム同期方式 | |
| JPH03222539A (ja) | スタートビット検出回路 | |
| JPH11177638A (ja) | マンチェスタ符号受信回路 | |
| JPH04129341A (ja) | 多重信号選択分離回路 | |
| JPS5857775B2 (ja) | 直列多信号の速度変換受信装置 | |
| JP2888048B2 (ja) | 時分割多重分離回路 | |
| JPH0220136A (ja) | 遅延等化回路 | |
| JPH05292070A (ja) | 信号処理方式 | |
| JPH05101006A (ja) | シリアル通信回路 | |
| JPH104393A (ja) | データ圧縮伸張装置 | |
| JPS61128643A (ja) | デイジタル多重変換回路 | |
| JPH05218995A (ja) | データ多重回路 |