RU1800465C - Блок вычислени логических функций - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, а именно к специализированным стохастическим модел м, и может быть использовано в системах испытани  дискретных устройств и автоматизации-проектировани  средств вычислительной техники. Цель изобретени  - повышение точности. Дл  этого дополнительно введены три блока пам ти, один регистр, счетчик, два элемента сравнени , три генератора импульсов, элемент И, два элемента задержки, 7 ил., 2 табл

Description

Изобретение относитс  к вычислительной технике, а именно к специализированным стохастическим модел м, и может быть использовано в системах испытани  дискретных устройств и автоматизации проектировани  средств вычислительной техники.

Цель изобретени  - повышение точности вычислений.

На фиг. 1 приведена структурна  схема предлагаемого блока вычислени  логических функций; на фиг, 2 - структурна  схема устройства, в составе которого рассматриваетс  работа блока вычислени  логических функций; на фиг. 3 - структурна  схема блока формировани  топологии; на фиг. 4 - функциональные обозначени  некоторых цифровых одновыходных элементов; на фиг. 5 - графы микропрограмм; на фиг. 6 - структура слова состо ни  элемента; на фиг, 7 - фрагмент цифровой схемы, на примере моделировани  которой рассматриваетс  функционирование устройства, приведенного на фиг. 2.

Блок вычислени  логических функций, содержащий первый 1, второй 7 блоки пам ти , первый 2, второй 3, третий 4 регистры,

дешифратор 20, первый 9 и второй 8 коммутаторы , сумматор 10 по модулю два, причем информационный вход первого регистра 2  вл етс  первым входом блока, входы управлени  записью первого 2 и второго 3 регистров подключены к второму входу блока , информационный вход второго регистра 3  вл етс  третьим входом блока, а его выход подключен к входу дешифратора 20, выход которого соединен с входом управлени  словом состо ни  элемента третьего регистра 4, информационный вход которого соединен с первым выходом первого блока пам ти 1, а выход - с первым информационным входом первого блока пам ти 1, выход первого регистра 2 подключен к первому адресному входу первого блока пам ти 1. вход управлени  считыванием второго блока пам ти 7 соединен с выходом первого коммутатора 9 и с первым входом сумматора 10 по модулю два, первый и второй выходы второго блока пам ти 7 соединены соответственно с первым и вторым управл ющими входами второго коммутатора 8. выход которого подключен к управл ющему входу первого коммутатора 9 и к второму

ел

С

00

о о

1

о ел

входу сумматора 10 по модулю два, третий и четвертый выходы второго блока пам ти 7 соединены соответственно с первым и вторым информационными входами первого коммутатора 9, дополнительно введены тре- тий 5, четвертый 11 и п тый 12 блоки пам ти , четвертый регистр 6, счетчик 16, первый 17 и второй 18 элементы сравнени , первый 13, второй 14 и третий 15 генераторы импульсов , элемент И 19, первый 21 и второй 22 элементы задержки, причем второй информационный вход первого блока пам ти 1 соединен с первым информационным входом третьего блока пам ти 5 и выходом счетчика 16, вход которого подключен к вто- рому выходу первого блока пам ти 1, третий информационный вход первого блока пам ти 1 соединен с первым выходом четвертого блока пам ти 11, второй адресный вход первого блока пам ти 1 подключен к первому адресному входу п того блока пам ти 12, к второму выходу четвертого блока пам ти 11 и  вл етс  первым выходом блока, вход управлени  считыванием первого блока пам ти 1 соединен с входом первого элемента задержки 21 и с вторым входом блока, выход первого элемента задержки 21 соединен с первым входом управлени  записью первого блока пам ти 1, первым входом запуска первого генератора импульсов 13 и входом управлени  записью третьего блока пам ти 5, второй вход управлени  записью первого блока пам ти 1 подключен к выходу второго элемента задержки 22 и к первому входу управлени  записью п того блока па- м ти 12, второй информационный вход третьего блока пам ти 5 соединен с выходом первого регистра 2, а третий информа- ционный вход - с выходом третьего регистра 4, вход управлени  считыванием третьего блока пам ти 5 подключен к выходу первого генератора импульсов 13 и входу управлени  считыванием п того блока пам ти 12, первый выход третьего блока пам ти 5 соединен с первым информационным входом четвертого регистра бис вторым адресным входом п того блока пам ти 12, второй выход третьего блока пам ти 5 подключен Ik второму информационному входу четвертого регистра 6, а третий выход - к третьему информационному входу четвертого регистра 6 и к первому входу второго элемента сравнени  18, четвертый выход третьего блока пам ти 5 соединен с вторым входом запуска первого генератора импульсов 13, с входом останова третьего генератора импульсов 15 и  вл етс  вторым выходом блока, вход сброса в ноль четвертого регистра 6 соединен с входами останова и запуска соответственно первого 13 и

второго 14 генераторов импульсов и с выходом элемента И. 19, четвертый информационный вход четвертого регистра 6 подключен к управл ющему входу первого коммутатора 9, а вход управлени  записью соединен с выходом сумматора 10 по модулю два, с входом управлени  записью четвертого блока пам ти 1.1, с вторым входом управлени  записью п того блока пам ти 12, вход управлени  считыванием четвертого регистра 6 подключен к входу управлени  записью второго блока пам ти 7 и к выходу второго генератора импульсов 14, вход останова которого соединен с входом управлени  считыванием второго блока пам ти 7 и с входом пуска первого генератора импульсов 13, первый выход четвертого регистра 6 соединен с информационным входом второго блока пам ти 7, вторым информационным входом второго коммутатора 8, с третьим входом сумматора 10 по модулю два и с первым информационным входом четвертого блока пам ти 11, второй выход четвертого регистра 6 подключен к второму информационному входу четвертого блока пам ти 11 и к третьему адресному входу п того блока пам ти 12, первый информационный вход которого соединен с третьим выходом четвертого регистра 6, вход управлени  считыванием четвертого блока пам ти 11 подключен к выходу третьего генератора импульсов 15 и к входу второго элемента задержки 22, третий выход четвертого блока пам ти 11 соединен с вторым информационным входом п того блока пам ти 12, а четвертый выход четвертого блока пам ти 11 подключен к первому входу пуска третьего генератора импульсов 15, второй вход пуска которого соединен с первым входом сумматора 10 по модулю два, третий информационный вход п того блока пам ти 12 подключен к шине нулевого потенциала, первый выход п того блока пам ти 12 соединен с входом первого элемента сравнени  17, выход которого подключен к первому входу элемента И 19, а второй выход п того блока пам ти 12 соединен с вторым входом второго элемента сравнени  18, выход которого подключен к второму входу элемента И 19.

Блок предназначен дл .вычислени  значени  логической функции элемента схемы в соответствии с текущими состо ни ми сигналов на его входах. Текущие состо ни  элементов схемы хран тс  в блоке 1. Дл  этого в блоке 1 каждому i-му элементу схемы отводитс  i-   чейка, содержаща  поле текущего слова состо ни  i-ro элемента (ССЭ|) и поле счетчика совместных событий i-ro элемента (К).

Структура слова состо ни  элемента (ССЭ) приведена на фиг.6. ССЭ содержит пол  Код, Входы, Выход. В поле Код записан адрес входа в микропрограмму моделировани  логической функции элемента. Каждому входу элемента соответствует свой бит в поле Входы ССЭ. В поле Выход хранитс  текущее двоичное значение выходного сигнала элемента.

Блок 1 имеет 1-й, 2-й и 3-й информационные входы, 4-й и 5-й - соответственно, первый и второй адресные входы, 6-й вход управлени  считыванием, 7-й и 8-й - соответственно , первый и второй входы управлени  записью, а также 1-й и 2-й выходы. По единичному - сигналу на седьмом управл ющем входе блока 1 с его первого информационного входа выполн етс  запись в поле ССЭ, а с второго - запись в поле К; По единичному сигналу на восьмом входе с третьего входа в поле слова состо ни  1-го элемента записываетс  слово состо ни  1-го элемента.

По единичному сигналу на шестом входе блока 12 из i-й его  чейки происходит считывание содержимого пол  состо ни  i- го элемента на первый выход и содержимого пол  счетчика совместных событий на второй выход.

Регистр 2 и регистр 3 имеют первые информационные входы и вторые входы управлени  записью. Запись информации в эти регистры осуществл етс  по единичному сигналу на управл ющем входе.

Регистр 4 выполн ет операции модификации отдельных разр дов ССЭ, поступающего на его первый информационный вход из блока 1. Инвертирование значени  j-ro разр да пол  Входы в регистр 4 производитс  по сигналу на j-шине его второго адресного входа, управлени  словом состо ни  элемента.

Блок пам ти 5 - это стек, предназначенный дл  хранени  слов состо ний тех элементов , у которых в данный момент модельного времени произошло изменение состо ни  хот  бы одного из входов ССЭ. Блок 5 имеет 1-й, 2-й, 3-й информационные входы, 4-й вход управлени  записью и 5-й вход управлени  считыванием и 1-й, 2-й, 3-й и 4-й выходы. Кажда   чейка блока 5 содержит следующие пол : поле номера элемента , поле слова состо ни  элемента с модифицированными входами.(ССЭ) и поле счетчика совместных событий К. Содержимое пол  счетчика совместных событий показывает количество входов i-ro элемента, дл  которых в данный момент модельного времени произошло изменение состо ний. Например, при первом обращении к i-й

 чейке блока 1 в блок 5 будет записано ССЭ i-ro элемента с одним измененным битом в поле Входы ССЭ и счетчик совместных событий будет равен единице. При втором

обращении к i-й  чейке блока 1 в блоке 5 будет записано ССЭ уже с 2-  модифицированными битами и счетчик совместных событий будет равен двум. При третьем обращении к i-й  чейке блока 1 в блок 5

0 будет записано ССЭ с трем  изменени ми битами в поле Входы и счетчик совместных событий будет равен трем и т.д. Очевидно , что наиболее достоверна , полна  информаци  о выходном состо нии i-ro эле5 мента в данный момент модельного времени может быть получена при моделировании логической функции i-ro элемента, у которого ССЭ содержит все измененные на данный момент биты в поле

0 Входы ССЭ.

По единичному сигналу на четвертом входе в  чейку блока 5 в поле номера элемента с первого входа записываетс  номер i-ro элемента, с второго входа в поле слова

5 состо ние записываетс  ССЭ , с третьего входа в поле счетчика совместных событий записываетс  значение счетчика совместных событий.

По единичному сигналу на входе 5 на

0 первый вход блока считываетс  значение из пол  номера элемента, на второй выход блока - значение пол  счетчика совместных событий . Единичный сигнал на выходе 4 блока 5 означает, что хот  бы одна  чейка блока

5 содержит информацию.

Регистр 6 имеет 1-й, 2-й, 3-й, 4-й информационные входы, 5-й вход сброса в ноль, 6-й вход управлени  записью и 7-й вход управлени  считыванием.

0При единичном сигнале на 6-м управл ющем входе блока 6 в поле Выходы слова состо ни , хран щегос  в регистре, записываетс  новое значение с его четвертого входа . Единичный сигнал на входе 7 разрешает

5 выдачу на 1, 2 и 3 выходы кода логической функции i-ro элемента, номера элемента и значени  счетчика совместных событий соответственно ,

. Блоки 7-10 служат дл  вычислени  но0 вых выходных состо ний элементов, у которых в данный момент модельного времени произошло изменение входных сигналов. Каждому типу логической функции элемента в блоке 7 соответствует микропрограмма.

5 Микропрограмма функции элемента представл етс  в виде ориентированного графа, в котором из каждой вершины выход т две дуги. Вершины графа взвешены булевыми переменными (с инверсией или без нее), соответствующими входам и выходу

элемента. Значение весовой переменной Z при заданной вершине графа однозначно определ ет направление выхода из этой вершины, примем условно направо при Z 1 и вниз 2 0. Тогда каждому набору значе- ний весовых переменных 2 всегда соответствует в графе один и только один путь, выход щий направо из графа или вниз.

Можно любому графу сопоставить некоторую булевую функцию так, чтобы верши- ны графа были взвешены аргументами функции, а значение функции при зададан- ных аргументах определ лось движением по графу из начальной вершины к тому или иному выходу графа и принимало значение единицы при выходе из графа направо (R), а значение нул  - при выходе вниз (D).

Примеры графов микропрограмм дл  некоторых логических элементов, изображенных на фиг. 4, представлены на фиг.5. Весовыми переменными вершин графа могут быть не только входы моделируемого графом элемента, но и его выход (фиг.4,е, 5,г).

На фиг.4-5 приведен случай, когда все элементы моделируемой схемы имеют не более 15 входов (номера входных переменных от О до Е в шестнадцатиричной системе счислени ) и один выход (номер выходной переменной F). Одним графом можно пред- ставить несколько булевых функций, использу  различные точки входа в граф (фиг.4,а,б и в,ж, фиг.5,а).

Дл  хранени  микропрограмм в блоке 7 каждой вершины графа микропрограммы отводитс  отдельна   чейка, котора  содержит следующие пол : Z - код весовой переменной; В - признак инверсии весовой переменной; R, D - адреса перехода соответственно право и вниз.

При В 1 переменна  Z инвертируетс . Если значение Zi с учетом значени  В равно 1, то выбираетс  адрес R и по нему производитс  обращение к следующей микрокоманде или в графической форме - переход направо к следующей вершине графа элемента .

Если Zi с учетом В равно 0, то выбираетс  адрес D и по нему выполн етс  переход, что в графической форме означает переход вниз к очередной вершине. Если значение R или D равно нулю, то это означает окончание микропрограммы элементы (выход из графа), а булевой функции и соответственно сигналу на выходе логического элемента присваиваетс  значение весовой переменной Zj с учетом В.

Структура загрузки 7 дл  элементов , изображенных на фиг.4, приведена в табл.1. Структура загрузки блока 1 дл 

фрагмента схемы на фиг.7 приведена в табл.2, при этом, предполагаетс , что в дан: ный момент состо ние входов элементов схемы 3-0, 7-1, 8-0, 5-0, 4-1, 9-1 -логический О, а входов 3-1, 7-0, 7-2, 7-3, 5-1, 4-0, 9-0 - логическа  1.

Блок 7 имеет 1-й вход управлени  считыванием , 2-й информационный вход и 3-й вход управлени  записью. По единичному сигналу на третьем входе на вход 2 блока 7 поступает ССЭ, из которого блок 7 выдел ет код логической функции, котора  будет выполн тьс . По единичному сигналу на первом входе блока 7 выполн етс  очередна  команда микропрограммы логической функции . На 1-й, 2-й, 3-й и 4-й выходы блока 7 поступают соответственно значени  Z, R, D, В, Коммутатор 8 имеет 1-й и 3-й соответственно , первый и второй управл ющие входы и 2-й информационный вход. Коммутатор 8 служит дл  выделени  одного из разр дов полей Входы и Выход , поступающих на его информационный вход 1, в соответствии с номером весовой переменной Z, поступающим на его третий управл ющий вход. В зависимости от значени  пол  В на втором управл ющем входе коммутатора 8 передаетс  значение выделенного разр да либо в пр мом коде (В 0), либо с инверсией (В 1), коммутатор 9 при единичном сигнале на управл ющем входе 3 передает на выход значение пол  R со своего первого информационного входа, при нулевом сигнале - значение пол  D со своего второго информационного входа.

Сумматор 10 по модулю два при поступлении нулевого кода на вход синхронизации

I выполн ет операцию сложени  по модулю два старого значени  логической функции , поступающего на второй информационный вход сумматора по модулю два, и нового значени  логической функции, поступающего на третий информационный вход.

Блок пам ти 11 - это стек, предназначенный дл  хранени  слов состо ний элементов , дл  которых найдено новое значение логической функции. Ячейка блока

II имеет пол : поле слова состо ни  элемента , дл  которого найдено значение состо ни  выхода (ССЭ) и поле номера элемента.

Блок 11 имеет 1-й и 2-й информационные входы, 3-й вход управлени  записью и 4-й вход управлени  считыванием,выходы - 1-й, 2-й, 3-й, 4-й. По единичному сигналу на третьем управл ющем входе в блок 11 происходит запись ССЭ, поступающего с первого входа и номера элемента с второго входа.

Одновременно с записью в j-ю  чейку блока 11 ССЭ элемента i в блоке 12 в i-ю  чейку записываетс  адрес и значение К счетчика совместных событий i-ro элемента.

По единичному сигналу на четвертом управл ющем входе блока 11 на первый и второй выходы блока считываютс  соответственно ССЭ и номер элемента. С выхода 3 снимаетс  текущее значение адреса стека 11.

Единичный сигнал на выходе 4 означает , что в блоке есть хот  бы одна зан та   чейка,

Блок пам ти 12 позвол ет установить соответствие между номером элемента i, дл  которого сформировано новое значение выходного состо ни , и адресом j блока 11, по которому хранитс  ССЭ i-ro элемента. Это соответствие необходимо установить по следующей причине.

В процессе моделировани  возможна ситуаци , когда дл  некоторого значени  i сначала будет сформирована логическа  функци  дл  ССЭ со значением счетчика совместных событий, равным К1, где К1 1 и выходное состо ние записано в блоке 11, а затем на вход пам ти 7 поступит ССЭ с К2 К1.

Дл  того, чтобы исключить моделирование логической функции элемента i, дл  которого значение счетчика совместных событий в блоке 5 меньше, чем значение счетчика совместных событий дл  этого же элемента в блоке 21, служат первый и второй соответственно элементы сравнени  17, 18 и элемент И 19, а в блоке 12 в поле К хранитс  значение К1 последнего ССЭ элемента i, дл  которого сформировано состо ние выхода.

Блок 12 имеет 1-й,2-й и 3-й и соответственно второй, первый, третий информационные входы , 4-й, 5-й, 6-й соответственно, второй, третий и первый адресный входы, 7-й вход управлени  считыванием, 8-й и 9-й соответственно второй и первый входы управлени  записью и выходы 1-й и 2-й.

По единичному сигналу на 8-м входе с первого и второго входов блока 12 происходит запись соответственно значени  j и значени  К. По единичному сигналу на входе 9 с третьего входа записываетс  ноль.

По единичному сигналу на входе 7 на первый выход считываетс  значение из пол  j, на второй выход- значение пол  К.

Генератор 13 управл ет считыванием информации из блоков 5 и 12. Генератор 13 начинает выдавать импульсы при поступлении единичного сигнала на его 1-й и 2-й входы запуска. Импульсный нулевой сигнал на третьем входе останова генератора -13

запрещает работу генератора до момента прихода на вход запуска 4 импульса, по которому работа генератора возобновл етс . Генератор 14 синхронизирует работу

блоков 6 и 7. Запуск генератора происходит с приходом нулевого сигнала на 2-й управл ющий вход, останавливаетс  работа генератора нулевым сигналом на входе 1.

Генератор 15 управл ет считыванием

информации из блока 11 и записью ее в блок 1, а также обнулением (очисткой)  чеек блока пам ти 12. При единичном сигнале на входе 1 генератор остановлен. Выдача импульсов начинаетс  при поступлении нуле5 вого сигнала на первый и третий входы пуска блока 15. Работа генератора приостанавливаетс  при возникновении нул  на его втором управл ющем входе.

Счетчик 16 увеличивает на единицу со0 держимое пол  К i-ro элемента, поступающее на его информационный вход.

Остальные узлы блока - типовые элементы вычислительной техники соответствующего назначени . Рассмотрим работу

5 блока в составе устройства, приведенного на фиг. 2.

Устройство дл  моделировани  цифровых схем содержит блок вычислени  логических функций 1, блок моделей 23, состо щий

0 из п моделей 36, первый 24 и второй 23 блока пам ти, регистр 25, датчик случайных чисел 27, генератор импульсов 28, блок формировани  топологии 30, состо щий из первого 32 и второго 33 блоков пам ти,

5 генератора импульсов 34, счетчика 35, причем в блоке моделей 23 первый, вторые, третьи и четвертые входы моделей объединены первый и второй управл ющие входы n-й модели подключены к шине нулевого

0 потенциала, выходы выполнени  воспроизведени  задержки сигнала и высвобождени  i-й модели (i - 2, п) назначенной j-y элементу схемы соединены соответственно с первым и вторым управл ющими входами

5 (п-1) модели, в узле формировани  топологии 31 выход первого блока пам ти 32 подключен к информационному входу счетчика 35, счетный вход которого соединен с выходом генератора импульсов 34, выход счетчи0 ка подключен к входу второго блока пам ти 33, выход номера элемента которого соединен с первым информационным входом коммутатора устройства 30 и входом номера элемента блока вычислени  логических фун5 кций 1, а выход номера входа элемента с входом номера входа элемента блока вычислени  логической функции и вторым информационным входом коммутатора устройства 30 выход выполнени  элемента, назначенного первой модели блока моделей 23 соединен с входом запуска генератора импульсов устройства 28, входом считывани  первого блока пам ти 32 блока формировани  топологии 31 и входом запуска генератора импульсов 34 блока формировани  тополо- гии 31, информационные выходы моделей блока моделей 23 подключены к соответствующим адресным входам второго блока пам ти устройства 25, выход которого соединен с входом регистра 26, выход которого подклю- чен к адресному входу блока пам ти 32 блока формировани  топологии 31, выход последнего элемента второго блока пам ти 33 блока формировани  топологии 31 соединен с установочными входами моделей блока мо- делей 23, а выход генератора импульсов устройства 28 подключен к входу счетчика устройства 29 и счетным входам моделей блока моделей 23, выход первого блока пам ти устройства 24 соединен с входом запу- ска датчика случайных чисел 27, выход которого подключен к входам задани  времени воспроизведени  задержки сигнала в модели блока моделей 23 синхросигнал с четвертого выхода блока формировани  то- пологий 31 поступает на второй управл ющий вход блока вычислений логических функций 1, первый выход коммутатора устройства 30 подключен к второму информаци- онному входу блока модели 23 и управл ющему входу второго блока пам ти 25, а второй выход - к первому блоку пам ти 24 и к информационному входу второго блока пам ти 25.

Блок 23 предназначен дл  имитации за- держек срабатывани  элементов цифровых устройств. В процессе моделировани  каждому активному элементу цифрового узла, в котором в данный момент распростран етс  сигнал, назначаетс  определенна  модель 36. Кажда  из моделей 36 может находитьс  в одном из трех состо ний: свобода, зан та моделированием, заблокирована (процесс имитации в модели закончен, но информа,- ци  об этом еще не выдана на выход). Назна- чение некоторой модели 36 определенному элементу цифровой схемы производитс  в момент модельного времени, когда должна быть начата имитаци  задержки распространени  сигнала в данном элементе (элемент переходит в активное состо ние). При этом среди всех свободных моделей 36 выбираетс  модель с наибольшим номером. Тогда на соответствующем информационном входе блока 23 по вл етс  единичный сигнал, а в выбранную модель 36 записываетс  поступающее значение т случайного временного интервала задержки срабатывани  цифрового элемента. Модель 36 переходит в состо ние Зан то.

Имитаци  задержек распространени  сигнала в цифровых элементах состоит в уменьшении на единицу по каждому импульсу генератора 28 значений случайных временных интервалов во всех наход щихс  в данный момент в состо нии Зан то модел х 36.

Модель 36 переходит в состо ние Заблокирована в момент, когда по очередному импульсу генератора 28 значение ее временного интервала t становитс  равным нулю . Это означает, что закончено воспроизведение временного интервала задержки элемента, назначенного данной модели 36. Одновременно с переходом модели 36 в состо ние Заблокирована вырабатываетс  единичный сигнал на выходе 1 блока 23.

С состо ни  Свободно модель 36 переходит по сигналу на третьем управл ющем входе блока 23 и ей может быть назначен новый цифровой элемент. Устройство и работа каждой из моделей 36 блока 23 и всего блока не отличаютс  от описани  в прототипе.

В блоке 25 каждой модели 36 соответствует определенна   чейка, в которую в процессе моделировани  записываютс  номера активных элементов схемы, которым в текущий момент т.м назначена данна  модель 36. Блок 25 имеет информационный вход 1, на который поступает номер активного элемента , адресные входы 3, на которые поступает номер свободной модели в блоке 23. Запись информации в блок 25 осуществл етс  по единичному сигналу на входе 2. По нулевому сигналу на входе 2 из блока 25 происходит считывание информации. Регистр 25 хранит и передает в узел 2 номер логического элемента , распространение сигнала в котором завершено в текущий момент модельного времени ttf. Датчик 27 формирует случайные времена задержек срабатывани  элементов схемы. Значени  веро тностей (Fi(t)}, настраивающие датчик 27 на формирование случайного времени ti, подчин ющегос  функции распределени  Fi(t) задержки срабатывани  элемента с номером i, записываютс  в i-ю страницу блока 24. Генератор 28 вырабатывает импульсы с фиксированным периодом следовани  только при нулевом сигнале на входе.

Счетчик 29, имеющий счетный вход,  вл етс  таймером Модели и хранит текущее значение модельного времени. Блок 31 предназначен дл  моделировани  св зей цифровой схемы. Дл  этого в блоке 33 каждому элементу отведена определенна  область чеек , расположенных последовательно в пор дке возрастани  адресов . Число  чеек в области соответствует

числу входов, св занных с выходом данного элемента схемы.

Кажда   чейка области 33 соответствует одной св зи элемента схемы и содержит номер элемента и номер входа элемента-приемника , с которым соединен выход элемента-источника, а также признак г, значение которого равно единице только дл  последней св зи и, следовательно, дл  последней  чейки области. Кажда  i-   чейка блока 32 хранит начальный адрес области в блоке 33, в которой находитс  информаци  о св з х выхода i-ro элемента схемы.

Блок 31 работает при наличии единичного сигнала на входе 2. На вход 1 поступает номер элемента-источника, в соответствии с которым блок 31 последовательно выдает на выходы 2 и 4 номера элементов-последователей и номера входов элементов-последователей соответственно, непосредственно св занных с выходом элемента-источника. В момент выдачи последнего элемента блок 31 вырабатывает единичный сигнал на выходе 1, свидетельствующий о том, что отработанапоследн   св зь из элемента-источника. На выход 3 поступает управл ющий сигнал с выхода генератора 34. Генератор 34 вырабатывает импульсы с фиксированной частотой при единичном сигнале на входе. Остальные узлы устройства -типовые элементы вычислительной техники соответствующего назначени ,

Рассмотрим работу устройства на примере моделировани  фрагмента схемы, при- веденной на фиг. 7. Фрагмент схетиы содержит элемент ИЛИ 1, элементы И-НЕ 3 и 8, Т-триггер 4, элементы И 6 и И 9 и элемент 2 И-ИЛИ 7, причем выход элемента 1 подключен к нулевому входу третьего элемента , к первому входу 7 и к нулевому входу элемента 8, выход элемента 7 подсоединен к первому входу элемента 3, выход элемента 8 подключен к нулевому входу элемента 5 и нулевые входы элементов 4 и 9 соединены.

Перед началом работы блоки 33 и 32 загружаютс  информацией о св з х элементов схемы. В блоке пам ти 33 информаци  о св з х элемента 1, содержаща  номера элементов и входов 3-0, 7-1, 8-0, признаки пз, П7, па, помещена с адреса 19, информаци  о св з х элемента 7, содержаща  номер элемента и входа 3-1 и признак , помещена с адреса 22, аналогична  информаци  о св з х элемента 8, содержаща  номер элемента и входа 5-0 и признак res, помещена с адреса 25.

В блок 24 заноситс  значение веро тностей {Fj(t)} функцией распределени  задержек распространени  сигналов дл  всех элементов схемы.

В блоке вычислени  логической функции загружаютс  блоки 1 и 7. Дл  схемы, приведенной на фиг.7, загрузка блока 27 выполн етс  согласно данным табл.1, загрузка блока 11 - согласно табл,2, в которой содержатс  начальные слова состо ний элементов схемы.

Стеки 5 и 11 и блок пам ти 12 не содержит информации и, следовательно, содержимое их  чеек равно нулю.

Рассмотрим работу устройства в стационарном режиме с момента, когда содержимое счетчика 29 равно 100, т.е. модельное врем  tM 100. Пусть в этот момент п- 

5 модель блока 23, соответствующа  первому элементу схемы, п-5 модель, соответствующа  элементу, и п-9 модель, соответствующа  элементу 8 схемы, одновременно перешли в состо ние Заблокировано, т.е.

0 в этих модел х закончено воспроизведение временного интервала задержки цифрового элемента, назначенного данной модели. Узел 23 вырабатывает единичный сигнал на выходе 1, по которому запрещаетс  работа

5 генератора 28, из n-й  чейки блока 25 считываетс  в регистр 26 номер первого элемента схемы (фиг.7). Пусть к этому моменту модельного времени блок 1 содержит ССЭ элементов , соответствующие логическому

0 состо нию сигналов схемы, приведенной на фиг.7. Из регистра 26 номер элемента 1 поступает на адресный вход блока 32, из первой  чейки которого в счетчик 35 считываетс  адрес 19 начла блока св зей

5 первого элемента. Из 19-й  чейки блока пам ти 33 на выходе узла 31 считываютс  признак пз 0, номер элемента 3, номер входа О, Номер элемента 3, управл ющий сигнал и номер входа 0 поступает на входы блока

0 вычислени  логический функций. Номер элемента 3 записываетс  в регистр 2, номер входа записываетс  в регистр 3. Начинаетс  работа блока вычислени  логических функций . Из третьей  чейки блока 1 считываетс 

5 в регистр 4 слово состо ни  третьего элемента , равное Зш, 1 ю, 000216, где 3 - значение пол  Код, 1 -значение пол  Выход, 0002 - значение пол  Входы в шестнадцатиричной системы счислени . Регистр 3 пре0 образует код номера 0 в унитарный код, содержащий 1 только в нулевом разр де, соответствующем нулевому входу третьего элемента. Регистр 4 инвертирует состо ние нулевого разр да пол  Входы ССЭ, кото5 рое принимает значение OOOSie 0000 0000 0000 0011VCC3 с измененным битом в поле Входы (ССЭ1) поступает на первый информационный вход блока 1, на второй информационной вход блока 1 поступает с выхода счетчика 16 увеличенное на единицу значе151800465 16

ние признака К 1 и по единичному сигналу Из регистра 26 номер элемента 7 посту- на входе 7 по адресу 3 в блок 1 записываютс пает на адресный вход блока 32, из 7-й  чей- ССЭ и К. Одновременно с этим ССЭ посту- «и которого в счетчик 35 считываетс  адрес пает с выхода регистра 4 на третий вход22, по которому в блоке 33 содержитс  ин- блока 5, на второй вход того же блока посту- 5 формаци  о св з х элемента 7. Из  чейки 22 пает номер элемента 3 с четвертого входаблока 33 на выходы узла 31 считываетс  при- блока 1 и на первый вход блока 5 - увеличен- знак 1, номер элемента 3 и номер входа ное на единицу значение содержимого пол . Номер элемента 3, управл ющий сигнал и К 1. Таким образом фиксируетс  возникно- номер входа 1 поступают на входы блока вение первого событи . Так как на четвертом о вычислени  логических функций. Номер эле- управл ющем входе 5 единица, следователь-мента 3 записываетс  в регистр 2, номер но, номер элемента, ССЭ и признак записы-входа - в регистр 3. Начинаетс  работа блока ваютс  в блок 5.вычислени  логических функций. Из третьей Одновременно с процессом записи в чейки блока 2 считываетс  в регистр4слово стек 5 в момент, когда в стек поступает пер-15 состо ни  третьего элемента, равное 3ie, вое ССЭ , на выходе 4 блока 5 вырабатыва-116, OOOSie. Регистр 3 преобразует код номе- етс  единичный сигнал, означающий, чтора входа 1 в унитарный код, содержащий 1 блок 5 содержит информацию. При возник-только в первом разр де, соответствующем новении единичного сигнала на выходе 4первому входу третьего элемента. Регистр 4 блока 5 запускаетс  генератор 13. Импульсы20 инвертирует состо ние первого разр да по- с выхода генератора 13 поступают на 5-йЛ  Входы ССЭ. ССЭ поступает на первый управл ющий вход блока 5, разреша  считы-информационный вход блок 1, на 2-й инфор- вание из него содержимого  чейки, состо -мационный вход блока 1 поступаете выхода щего из номера элемента 3, ССЭ и признакасчетчика 16 увеличенное на единицу значе- К 1, и на 7-й управл ющий вход блока 12.25 ние признака К 1 + 1 2, фиксирующие Блок 12 переключаетс  в режим считывани .возникновение двух совместных событий, и С первого выхода блока 5 номер элемента 3по единичному сигналу на входе 7 по адресу поступает на вход 4 блока 12, из которогоз в блок 1 записываетс  ССЭ7 и К. Одновре- считываетс  содержимое  чейки по адресу 3.менно с этим в  чейку блока 5 записываетс  Так как запись в блок 12 не производилась,30 номер элемента 3, ССЭ и признак К 2. все его  чейки содержат нули, поэтому надл  элемента 8, поступающего из реги- выходе элемента 19 по вл етс  нулевой сиг-Стра 25 на адресный вход блока 32, аналогична , который приостанавливает генераторно рассматриваетс  св зь 8-5. Дл  элемента 13 и разрешает работу генератора 14. Гене-5 формируетс  ССЭ и признак К 1 ианало- ратор 14 выдает импульсы на управл ющий35 гично заполн ютс   чейки в блоках 1 и 5. вход 7 блока 6 и вход 3 блока 7. С этогоССЭ третьего элемента поступает с первого момента в устройстве происходит два неза-выхода регистра 6 на информационный вход висимых процесса: процесс формировани блока 7. Блок 7 выдел ет из ССЭ код логиче- ССЭ дл  элементов 7 и 8 в блоках 1, 2, 3, 4,ской функции и считывает первую команду 5, 16, 20 и процесс моделировани  логиче-40 микропрограммы логической функции F1, ской функции элемента 3 в блоках 7-10. Покасоответствующий 3-му элементу схемы и со- в блоках 7-10 идет процесс моделировани держащую значение пол  Z 1, R О, Ь 4, выходного состо ни  третьего элемента, изв 1. Так как Z 1, то коммутатор 8 выдел ет блока формировани  топологии на входыИз поступающих на его второй вход значе- блока вычислени  логической функции будет45 ний полей Выход и Входы ССЭ, равных последовательно переданы информаци  о(1,0003)значение первого разр да, равное 1, св з х 1-7, 1-8, аналогично предыдущему ва так как В 1, то на выход коммутатора 8 блок пам ти 5 запишутс  модифицирован-значение первого разр да будет передано с ные ССЭ дл  элементов 7 и 8, Таким обра-инверсией, зом, в блоке 5 будут находитьс  два50 модифицированных ССЭ, Первый процесс

развивалс  далее следующим образом. ТакПусть на управл ющий вход коммутатокак из блока 33 считаны все  чейки из обла-ра 9 поступает нулевой сигнал, тогда на высти , соответствующей первому элементу, тоход коммутатора поступает информаци  с

на выходе 1 блока 31 по вл етс  единичный55 его ВТ°Р°ГО информационного входа, т.е.

сигнал, который поступает на вход 3 блоказначение пол  0 4 ССЭ . В соответствии с

23 и по сигналу с выхода модели п-5 из блокатем, что на третьем входе синхронизаци 

пам ти 25 по адресу, соответствующему мо-сумматора 10 по модулю два присутстдели п-5, считываетс  номер элемента 7, ко-вует код, отличный от нул , сложение

торый поступает в регистр 26.не выполн етс . Значение 0 4 посту171800465 18

пает на адресный вход блока 7, из которогоразрешает работу генератора 13. По имсчитываетс  очередна  команда микропрог-пульсу генератора 13 на вход 5 блока 5 из/

раммы логической функции F7, содержаща стека считываетс  номер элемента i 7, ССЭ

значение Z 0, R О, D О, В 1.В графиче-элемента 7 и признак К 1. Блок 12 находи тской форме на фиг.5,а это означает переход5 с  в режиме считывани . Из седьмой  чейки

по графу микропрограммы из вершины 3 вблока 12 считываетс  информаци , т.е. ji

вершину 4.О, К 0, то на выходе элемента 19 по вл Так как Z 0, то коммутатор 8 выдел ететс  нулевой сигнал, который запустит гене- в пол х Выход и Входы ССЭ , равныератор 13. Аналогично предыдущему случаю (1,0003), значение нулевого разр да, равноеЮ блок 7 выдел ет код логической функции 1, и так как В 1, на выход коммутатора 8элемента 7 и считывает первую .команду значение нулевого разр да будет переданомикропрограммы логической функции Rq, с инверсией. Тем самым на управл ющийсоответствующей 7-му элементу схемы. Ко- вход коммутатора 9 подаетс  нулевой сигналманда содержит Z О, R 6; D 7, В 0. Так и на его выход поступает информаци  с вто-15 как Z 0, то коммутатор 8 выдает значение рого информационного входа, т.е. значениенулевого разр да пол  Входы ССЭ , и так пол  0 0 ССЭ . В графической форме этокак в 0, то инвертирование не выполн ет- означает выход из вершины графа 4 мик-с  и на ВыХОд коммутатора 8 поступает еди- ропрограммы вниз с присвоением логиче-ничный сигнал. Так как на управл ющий ской функции значени  0.20 вход коммутатора 9 поступает единичный

Так как на вход синхронизации 1 сумма-сигнал, то на его выход передаетс  инфортора 10 по модулю два поступает нулевой кодмаци  из пол  R команды. Единичный сигD 0, то сумматор 10 выполн ет операциюнал поступает на первый вход блока 7, из

сложени  по модулю два, поступающего вкоторого считываетс  следующа  команда

регистр 6 старого состо ни  пол  Выход 25 микропрограммы функции 4. Команда соССЭ элемента 3, равного Т и поступающегодержит Z 1, R 7, D О, В 1. В графичечерез коммутатора 8 нового состо ни  выхо-ской форме на фиг.5,б это означает переход

да элемента, равного 0. На выходе суммато-по графу микропрограммы из вершины 5 в

ра 10 по модулю два вырабатываетс вершину 6. По Z 1 и В 1 коммутатор 8

единичный сигнал, означающий, что выход30 передает на выход значение первого разр 3-го элемента изменил состо ние (в данномда пол  Входы ССЭ из регистра.6 с инверслучае перешел в нулевое состо ние). Присией уем самым На выходе коммутатора 8

поступлении единичного сигнала с выходавозникает нулевой сигнал, коммутатора 9

блока 10 на вход 6 блока 6 в поле Выход передает на выход значение пол  D 0. В

ССЭ третьего элемента осуществл етс  за-35 графической форме это означает выход из

пись нового значени , равного 0, котороевершины 5 графа рниз с присвоением логипоступает с выхода коммутатора 8 и этот жеческой функции F4 значени  О. Сумматор 10

сигнал педеключает в режим записи блокипо МОДулю два выполн ет операцию сложе11 и 12, ССЭ с новым полем Выход с пер-ни . Единичный результат сложени  означавого выхода блока 6 поступает на первый40 ет, что 7-й элемент изменил состо ние,

информационный вход блока 11, на второйДалее производитс  операции, аналогичинформационный вход блока 11 поступаетные тем, которые были описаны дл  3-го

номер элемента i 3 с выхода 2 блока 6 и этотэлемента, в результате которых в стеке 11 по

же номер элемента поступает на третий ад-адресу j - 21 будут записаны ССЭ 7-го элересный вход 5 блока 12. Значение признака45 мента с измененным выходом, равным в наК 1 с третьего выхода блока 6 передаетс шем случае нулю и номер i 7. В блоке 12

на первый информационный вход 2 блока 12, чейки с адресом i 7 будет содержать j

на первый вход этого же блока поступает21 и К 1.

значение адреса j (примем его дл  примера. дл  элемента 8 аналогичным образом в равным 20) свободной  чейки стека 11. в50 стек 11 по адресу j 22 запишетс  ССТ8-го которую производитс  запись и его ССЭ сэлемента с измененным выходом, в нашем измененным выходом соответствующего но-случае с выходом, равным единице, а в бло- мера элемента. В блок 12 по адресу i 3ке 12 по адресу i 8 запишетс  js 22, К 1. записываетс  информаци , содержаща По очередному импульсу генератора 13 из значение адреса, 20, по котором в блоке55 блока 5 считываетс  ССЭ соответствующее 11 находитс  ССЭ третьего элемента с изме-з-му элементу, i 3 и К 2. Из блока 12-по нением выходом и признак К 1. Тем самымадресу i 3 считываетс  содержимое  чей- завершаетс  обработка одного ССЭ. Нуле-ки, состо щее из ja 20 и К 1. Так как j3 вой сигнал с выхода блока 9 завершает рабо-отлично от нул , то на выходе схемы 17 поту блока 7, приостанавливает генератор 14 и вл етс  единица. Это означает, что дл 

третьего элемента в момент модельного времени 100 уже вычисл лось значение выхода . На первый вход схемы сравнени  18 поступает значение признака К 2 из блока 5 на вход 2 - значение К 1 с выхода 2 блока 12. Так как поступившее на первый вход блока 16 значение больше, чем значение К, поступившее на вход 2, то на выходе блока 18 - единица, на выходе элемента 19 возникает единичный сигнал, который запретит работу генератора 13, разрешит выдачу импульсов генератору 14 и, следовательно, дл  элемента 3 будет моделироватьс  значение выходного состо ни . Это выполн етс  потому , что в ССЭ7, поступающем из блока 5, учтены два событи  и именно это ССЭ порождает достоверное состо ние выхода элемента .

По окончании выполнени  всех команд микропрограммы логической функции элемента 3 выше описанным способом, выход 3-го элемента измен ет состо ние (становитс  единичным). Теперь и блок 11 дл  элемента 3 запишетс  ССЭ с состо нием выхода, полученным с учетом всех измененных битов в поле Входы, а в блок 12 по адресу i 3 запишетс  значение адреса з 23 и К 2,

Дл  элемента 5 будут проведены такие же операции, выход элемента 5 при поступлении единицы с выхода элемента 8 на вход 1 элемента 5 измен ет свое состо ние и дл  него в блоке 11 заполн етс   чейка по адресу j 24, а в блоке 12 по адресу i 5 запишетс  js 24 и К 1.

Выше был рассмотрен случай дл  3-го элемента, когда в блоке 7-10 два раза вычисл лось , новое состо ние выхода, причем достоверным оказалось только второго состо ние в ССЭ. Эта ситуаци  возникла потому, что к моменту формировани  входов и записи ССЭ- дл  3-го элемента в стек 20 предыдущее ССЭ дл  этого же элемента уже поступило на обслуживание в блоке 7- 10. Дл  минимизации таких ситуаций и тем самым дл  повышени  быстродействи  устройства в блоке 5 прин та дисциплина UFO, котора  позвол ет при одновременном хранении в блоке пам ти 20 ССЭ с одним измененным битом и ССЭ с двум  измененными битами выбрать первым на обработку ССЭ с двум  измененными битами , а ССЭ с одним измененным битом не обрабатывать.

Пусть первым в регистр 6 записываетс  информаци , соответствующа  св зи (1-7). Блок 7 последовательно выдает микрокоманды дл  выполнени  микропрограммы функции F4, котора  соответствует элементу 7. Пусть за врем , пока идет процесс формировани  состо ние выхода элемента 7, в стек 5 заполн ютс   чейки: ССЭ дл  третьего элемента, соответствующее св зи (1-3), ССЭ дл  восьмого элемента, соответствующее св зи (1-8), ССЭ дл  третьего элемента, соответствующее св зи (7-3) с учетом измененного бита дл  св зи (1-3). Таким образом в стек 5 последовательно записаны ССЭ дл  третьего элемента с К 1, ССЭ дл 

0 восьмого элемента с К 1 и третьего элемента с К 2. Так как стек 5 считывает информацию по принципу UFO, то в момент завершени  вычислени  состо ни  выхода дл  элемента 7 в блоках 7-10 первым на

5 выполнение логической функции из блока 5 будет считано ССЭ третьего элемента с К 2, содержащее достоверную информацию о всех измененных битах в поле Входы. В блок 11 запишетс  ССЭ третьего элемента с

0 измененным состо нием выхода и в блок 12 по адресу 3 запишетс  з и К 2.

Когда по очередному импульсу генератора 13 на выходе блока 5 по витс  ССЭ третьего элемента i 3 и К 1, по адресу 3

5 из блока 12 считываетс  значение J3, отличное от нул , на 1 и 2 входы схемы сравнени  18 поступит соответственно К 1 и К 2, на выходе схемы 18 по витс  ноль, который поступит на вход 2 элемента 19. Нулевой

0 сигнал с выхода блока 19 не разрешает работу генератора 14, сбрасывает в ноль регистр 6 и разрешает генератору 13 выдачу импульса дл  считывани  очередной  чейки из блок 5. ССЭ с признаком К 1 не переда5 етс  на моделирование логической функции , т.к. модифицированный разр д ССЭ с - признаком К 1 уже учтен и ССЭ с признаком К . 2 и состо ние выхода элемента 3. записанное в блоке 11 определено уже с

0 учетом св зи 1-3.

Кода все  чейки стека 5 отработаны, на его четвертом выходе по вл етс  нулевой сигнал, что означает, что все  чейки блока 5, содержащие модифицированные ССЭ i-x

5 элементов, считаны и последнее ССЭ пере- дано на выполнение логической функции. Нулевой сигнал с выхода 4 блока 5 поступает на первый управл ющий вход генератора 13, запрещает его работу и этот же единич0 ный сигнал на входе 3 генератора 15, свидетельствует о том, что к моменту запуска генератора 15 состо ние выхода последнего элемента, дл  которого выполн лась микропрограмма .логической функции, определе5 но и информаци , соответствующа  этому элементу, записана в блоке 11 и 12. На третьем управл ющем входе генератора 15 должен быть нулевой сигнал.

Генератор 15 управл ет считыванием информации из блока 11, обнулением  чеек

блока 2 и записью считанных  чеек из блока 11 в блок 1, а также выдает управл ющий сигнал на вход блока 23, где осуществл етс  назначение элементу свободной модели дл  временного моделировани  в блоке 23.

По каждому импульсу генератора 15 из блока 11 считываетс  информаци . На выходе 2 блока 11 по вл етс  номер элемента, который поступает на первый адресный вход 6 блока 12 и на второй адресный вход 5 блока 1, ССЭ, соответствующее (дл  первого рассмотренного случа ) 3-му элементу, с первого выхода блока 11 поступает на информационный вход-3 блока 1, Этот же импульс поступает через элемент задержки 22 на входы 8 и 9 блока 1 и 12 соответственно, и разрешает запись информаци  в эти блоки .

На вход 3 блока 1. поступает ССЭ, запись которого осуществл етс  по адресу 3 на входе 5. В блок 12 по этому же адресу поступит ,0 с третьего информационного входа, т.е.  чейка обнулитс . Коммутатор 30 передает информацию с выходов блока вычислени  логической функции на входы бло- ка 24, 25 и блока 23. Блок 25 переключаетс  в режим записи. В блоке 23 отыскиваетс  свободна  (п-1)-  модель и на (п-1)-м выходе блока 23 вырабатываетс  сигнал, по которому в (п-1)-ю  чейку блока 25 запишетс  но- мер элемента 3, которому назначаетс  (п-1)-  модель. Из 3-й страницы блока 24 в датчик 27 считвыаетс  значение веро тностей {Рз(т)} по которым датчик 27 формирует случайную временную задержку элемента ts. Значение tj записываетс  в (п-1)-ю модель 11.

Дл  элементов 7, 6 и 5 по очередным импульсам генератора 13 будут последовательно выполнены шаги, аналогичные тем, которые описаны дл  элемента 3. В результате этого в блок 1 произойдет запись информации по адресам 7, 8 и 5, поступающей из блока 11, по этим же адресам в блоке 12 обнулитс  содержимое  чеек. В блоке 23 элементам 7, 8 и 5 назначатс  свободные модели, а датчиком 27 сформируютс  случайные временные задержки элементов. В момент, когда вс  информаци  из блока 11 будет переписана в блок 1, на выходе 4 блока 11 по витс  нулевой сигнал, который запретит генератора 15 выдачу импульсов. К этому времени произойдет обнуление содержимого всех зан тых  чеек в блоке 12 и назначение всем элементам свободных мо- делей в блоке 23.

В блоке 23 не больше моделей 11 в состо нии Заблокировано, на его выходе выполнени  вершины сбрасываетс  сигнал, по .которому запрещаетс  работа генератора

34, разрешаетс  работа генератора 28, импульсы которого начинают поступать на входы моделей 11 блока 12. Дальнейша  работа устройства аналогична.

Таким образом, предлагаемый блок обладает р дом преимуществ перед прототипом , основным из которых  вл етс  повышение точности моделировани  цифровых схем. Повышение точности достигаетс  за счет учета ситуации возникновени  совместных событий, часто встречающейс  в процессе моделировани  цифровых схем и оказывающей большое вли ние на достоверность результатов моделировани .

Предложенный блок обладает также хорошим быстродействием, которое обеспечиваетс  за счет совмещени  в устройстве двух независимых, параллельных процессов: процесса накапливани  модифицированных слов состо ний элементов и процесса вычислени . Это приводит к сокращению времени моделировани  и позво- л ет экономно использовать оборудование. В структуре устройства использованы типовые элементы вычислительной техники, что облегчает конструирование.

Claims (1)

1. Формула изобретени 

   Блок вычислени  логических функций, содержащий первый, второй блоки пам ти, первый, второй, третий регистры, дешифратор , первый и второй коммутаторы, сумматор по модулю два, причем информационный вход первого регистра  вл етс  первым входом блока, входы управлени  записью первого и второго регистров подключены к второму входу блока, информационный вход второго регистра  вл етс  третьим входом блока, а его выход подключен к входу дешифратора, выход которого соединен с входом управлени  словом состо ни  регистра, информационный вход которого соединен с первым выходом первого блока пам ти, а выход - с первым информационным входом первого блока пам ти, выход первого регистра подключен к первому адресному входу первого блока пам ти, вход управлени  считыванием второго блока пам ти соединен с выходом первого коммутатора и с первым входом сумматора по модулю два, первый и второй выходы второго блока пам ти соединены соответственно с первым и вторым управл ющими входами второго коммутатора, выход которого подключен к управл ющему входу первого коммутатора и к второму входу сумматора , по модулю два, третий и четвертый выходы второго блока пам ти соединены соответственно с первым и вторым информационными входами первого коммутатора, отличающийс  тем. что, с целью

   повышени  точности, дополнительно введены третий, четвертый и п тый блоки пам ти, четвертый регистр, счетчик, первый и второй элементы сравнени , первый, второй и третий генераторы импульсов, элемент И, пер- вый и второй элементы задержки, причем второй информационный вход первого блока пам ти соединен с первым информационным входом третьего блока пам ти и с выходом счетчика, вход которого подключен к второму выходу первого блока пам ти, третий информационный вход первого блока пам ти соединен с первым выходом четвертого блока пам ти, второй адресный вход первого блока пам ти подключен к первому адресно- му входу п того блока, к второму выходу четвертого блока пам ти и  вл етс  первым выходом блока, вход управлени  считыванием первого блока пам ти соединен с входом первого элемента задержки и с вторым вхо- дом блока, выход первого элемента задержки соединен с первым1 входом управлени  записью первого блока пам ти, с первым входом запуска первого генератора импульсов и с входом управлени  записью третьего элемента пам ти, второй вход управлени  записью первого блока подключен к выходу второго элемента задержки и к первому входу управлени  записью п того блока пам ти, второй информационный вход третьего бло- ка пам ти соединен с выходом первого регистра , а третий информационный вход - с выходом третьего регистра,вход управлени  считыванием третьего блока пам ти подключен к выходу первого генератора импульсов и к входу управлени  считыванием п того блока пам ти, первый выход третьего блока пам ти, соединен с первым информационным входом четвертого регистра и с первым адресным входом п того блока пам ти, вто- рой выход третьего блока пам ти подключен к второму информационному входу четвертого регистра, а третий выход - к третьему информационному входу четвертого регистра и к первому входу второго элемента срав- нени , четвертый выход третьего блока пам ти соединен с вторым входом запуска первого генератора импульсов, с входом останова третьего генератора импульсов и  вл етс  вторым выходом блока, вход сброса в

   ноль четвертого регистра соединен с входами останова и запуска соответственно первого и второго генератора импульсов и с выходом элемента И, четвертый информационный вход четвертого регистра подключен к управл ющему входу первого коммутатора, а вход управлени  записью соединен с выходом сумматора по модулю два, с входом управлени  записью четвертого блока пам ти, с вторым входом управлени  записью п того блока пам ти, вход управлени  считыванием четвертого регистра подключен к входу управлени  записью второго блока пам ти и к выходу второго генератора импульсов, вход останова которого соединен с входом управлени  считыванием второго блока пам ти и с входом пуска первого генератора импульсов, первый выход четвертого регистра соединен с информационным входом второго блока пам ти, с вторым информационным входом второго коммутатора , с третьим входом сумматора по модулю два и с первым информационным входом четвертого блока пам ти, второй выход четвертого регистра подключен к второму информационному входу четвертого блока пам ти и к третьему адресному входу п того блока пам ти, первый информационный вход которого соединен с третьим выходом четвертого регистра, вход управлени  считыванием четвертого блока пам ти подключен к выходу третьего генератора импульсов и к входу второго элемента задержки, третий выход четвертого блока пам ти соединен с вторым информационным входом п того блока пам ти, а четвертый выход четвертого блока пам ти подключен к первому входу пуска третьего генератора импульсов, второй вход пуска которого соединен с первым входом сумматора по модулю два, третий информационный вход п того блока пам ти подключен к шине нулевого потенциала , первый выход п того блока пам ти соединен с входом первого элемента сравнени , выход которого подключен к первому входу элемента И, а второй выход п того блока пам ти соединен с вторым входом второго элемента сравнени , выход которого подключен к второму входу элемента И.

   Таблица

   Таблица2

   v,0

   «SiO

   i oГ1

   И

   г

   55

   ° 2

   Фиг.З

   (П

   е

   F3

   w

   Я5

   fj

   Э .е

   0wa.

   pti2. 5

   Фиг. 7