SU1193668A1 - Устройство дл умножени - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ УШОЖЕНИЯ, содержащее умножитель, вычитатель, коммутатор, схему сравнени , регистр множимого, регистр множител , блок управлени  и первый регистр произведени , причем первый и второй информационные входы коммутатора подключены соответственно к первому и второму входам схемы сравнени , выход коммутатора подключен к первому входу вычитател , информационный вход регистра множител  подключен к входу множител  устройства , вход множимого устройства подключен к информационному входу регистра множимого, выход первого регистра произведени  подключен к выходу результата устройства, отличающее с  тем, что, с целью повьшени  достоверности функционировани , в него введены второй регистр произведени  и блок пам ти, причем блок управлени  содержит три элемента ИЛИ, элемент ИЛИ-НЕ, элемент И, элемент задержки и четыре триггера, причем синхровход, вход установки в О и выход регистра множимого подключены соответственно к выходу первого триггера, входу начальной установки устройства и к адресному входу блока пам ти, выход которого, подключен к первому входу умножител , второй вход которого подключен к выходу вычитател , второй вход которого подключен к выходу регистра множител , вход установки в О и синхровход которого подключены соответственно к входу начальной установки устройства и к синхровходу регистра множимого, вход начальной установки устройства подключен к входам установки в О первого и второго регистров произведени  и к первым входам.первого, второго и третьего элементов ИЛИ, выходы которых- подключены соответственно к входам установки в О первого, второго и третьего триггеров, выхоW ды которых подключены соответственно к выходу подтверждейи  приема операндов устройства, первому входу § элемента ИЛИ-НЕ и к выходу готовности результата устройства, выход результата которого подключен к первому информационному входу коммуСО татора, второй информационный и.упсо равл ющий входы которого подключены О) соответственно к выходу второго регистра произведени  и к вьсходу элеОд мента задержки, вход тактовых им00 пульсов устройства подключен к синхровходу первого триггера и к второму входу элемента ИПИ-НЕ, выход которого подключен к синхровходам первого и второго регистров произведени , второму входу первого элемента ИЛИ и через элемент задержки к синхро- входу третьего триггера, информационный вход и выход которого подключены соответственно к выходу схемы сравнени  и к второму входу второго элемента ИЛИ,вход подтверждени  выдачи

Description

результата устройства подключен к второму входу третьего элемента ИЛИ, выход которого подключен к входу ус.- тановки в I четвертого триггера, вход установки в О и выход которого подключены соответственно к выходу первого Триггера и к выходу готовности к приему операндов устройства , вход пуска которого подключен 68 X первому входу элемента И, второй вход и вькод которого подключены соответственно к выходу четвертого триггера и к информационному входу первого триггера, выход которого подключен квходу установкив 1 второ ,го триггера,выход умножител  подключен к информационным входам первого и второго регистров произведени .

Изобретение относитс  к вычислительной технике и может быть исполь зовано в качестве базового элемента при разработке распределенных и мат ричных вычислительных устройств, в составе специализированных управл ю щих устройств, а также в качестве функционального расширител  универсальных вычислительных машин, где требуетс  обеспечить повышенную отказоустойчивость к импульсным помехам в информационных каналах. Целью изобретени   вл етс  повышение достоверности функционировани . На фиг.1 изображена функциональна  схема устройства; на фиг.2 функциональна  схема блока управлени . Устройство содержит регистр 1 множимого, регистр 2 множител , пер вый регистр. 3 произведени , умножитель 4, вычитатель 5, коммутатор 6, схему 7 сравнени , блок 8 управлени входы множимого 9 и множител  10 ус ройства, выход 11 результата устройства , входы начальной установки 12, пуска 13, тактовых импульсов 14 устройства, выход 15 подтверждени  приема операндов устройства, блок 16 пам ти, второй регистр 17 произведени , вход 18 подтверждени  выдачи результата устройства, выходы готовности 19 результата и готовности 20 к приему операндов устройства . . Блок управлени  содержит элементы ИЛИ 21-23, элемент ИЛИ-НЕ 24, ,злемент И 25, элемент 26 задержки, триггеры 27-30, вход 31 и выходы 32 и. 33 блока управлени . .Устройство реализует рекуррентное соотношение вида: А(В-Р,) /tl-A) , (П где Pj, значени  произведени  на текущем и следующем шагах рекурсии соответственно; А - множимое; В - множитель; k - номер шага рекурсии, О 4В 1, р А : 0,5. Условием окончани  вычислительного процесса в соответствии с выражением (1 )  вл етс  равенство Р,, Р,. . (2) Очевидно, что при выполнении услови  (2) согласно(П процессорный элемент реализует операцию умно ени  р А- В(3) Устройство работает следующим образом. На вход 14 устройства поступают сигналы синхронизации. Исходное состо ние устройства задаетс  единичнь1м импульсным сигналом, поступающим на вход 12, При этом выходы регистров 1-3 и 17 устанавливаютс  в нулевое состо ние, на выходе схемы 7 сравнени  устанавливаетс  единичный сигнал, выходы 15 и 19 переход т в нулевое состо ние, а выход 20 - в единичное. Указанное состо ние соответствует режиму ожидани  (запроса ) данных (сомножителей ), При готовности данных на вход 13 устройства поступает единичный сигнал . На выходе 15 блока 8 формируетс  единичный импульсный сигнал, попожительным перепадом которого в регистры множимого 1 и.множител  2 с входов соответственно 9 и 10 записываетс  двоичный код сомножителей . Этот же сигнал поступает на выход 15 устройства подтверждени  записи данных во входные регистры. Выход ,20 устройства переходит в нулевое состо ние.В течение времени действи  единичного импульсного сигнала инициируютс  выходы блока 16, .. rr.:zo. ключаетс  информаци  с регистра 3 произведени , вычитател  5 и умножител  4, на выходе которого формируетс  код 1 А Если Р 0, то выход схемы 7 переходит в нулевое состо ние. После окончани  действи  импульсного сигнала 15 с выходов 32 и 33 блока 8 управлени  поступает двухтактна  синхронизирукща  последовательность импульсньк сигналов, орга низующа  рекурсивньш процесс вычислени . Сигналы с выхода 33 блока 8 управлени  сдвинуты во времени отно сительно сигнала, t выхода 32 на величину Т дл  сохранени  устойчивого состо ни  выходов умножител  4 во врем  записи информации в регистр 1 или 3. Положительным перепадом первого синхросигнала с выхода 32 блок 8 управлени  значение Р записывает с  в регистр 17. Единичным сигналом с выхода 33 блока 8 управлени  вь1ход коммутатора 6 подключаетс  к вы ходу регистра 17 и в течение действ единичного сигнала с выхода 32 бло 8.Л а 8 управлени  на выходе умножител  формируетс  двоичный код А Рг .-рА (B-PI)T оторый по отрицательному перепаду игнала с выхода 32 блока 8 управлеи  записываетс  в регистр 3.. Рекурсивный процесс продолжаетс  о тех пор, пока на выходе схемы 7 ---- rzr сигнал, свидетельствующий о выполнении равенства р ii Р А. В. Единичный сигнал с выхода схемы 7 сравнени  поступает на вход 31 блока 8 управлени , в котором выход 19, а, следовательно, и выход 19 устройства переходит в единичное состо ние . Это соответствует готовности процессорного элемента выдать результирующий код с выхода 11. После передачи информации, на вход 18 устройства поступает единичный сигнал подтверждени . По этому сигналу на выходе 19 по вл етс  логический О, а на выходе 20 - логиЧеска  1. Устройство снова готово к приему новых данных,при этом в отличие от исходного состо ни  полученное произведение в регистрах 3 и 17 сохранено и может использовано в следующем цикле вычислени  как первое приближение, если значени  сомножителей измен ютс . Тем самым существенно уменьшаетс  число итераций вычислительного пррцесса, что обеспечивает высокое быстродействие устройства при отработке малых приращений сомножителей.

Claims (1)

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее умножитель, вычитатель, коммутатор,' схему сравнения, регистр множимого, регистр множителя, блок управления и первый регистр произведения, причем первый и второй информационные входы коммутатора подключены соответственно к первому и второму входам схемы сравнения, выход коммутатора подключен к первому входу вычитателя, информационный вход регистра множителя подключен к входу множителя устройства, вход множимого устройства подключен к информационному входу регистра множимого, выход первого регистра произведения подключен к выходу результата устройства, отличающее ся тем, что, с целью повышения достоверности функционирования, в него введены второй регистр произведения и блок памяти, причем блок управления содержит три элемента ИЛИ, элемент ИЛИ-HE, элемент И, элемент задержки и четыре триггера, причем синхровход, вход установки в 0 и выход регистра множимого подключены соответственно к выходу первого триггера, входу начальной установки устройства и к адресному входу блока памяти, выход которого, подключен к первому входу умножителя, второй вход которого подключен к выходу вычитателя, второй вход которого подключен к выходу регистра множителя, вход установки в 0 и синхровход которого подключены соответственно к входу начальной установки устройства и к синхровходу регистра множимого, вход начальной установки устройства подключен к входам установки в 0 первого и второго регистров произведения и к первым входам·первого, второго и третьего элементов ИЛИ, выходы которых- подключены соответственно к входам установки в О первого, второго и третьего триггеров, выходы которых подключены соответственно к выходу подтверждения приема операндов устройства, первому входу элемента ИЛИ-HE и к выходу готовности результата устройства, выход результата которого подключен к первому информационному входу коммутатора, второй информационный и .управляющий входы которого подключены соответственно к выходу второго регистра произведения и к выходу элемента задержки, вход тактовых импульсов устройства подключен к синхровходу первого триггера и к второму входу элемента ИЛИ-HE, выход которого подключен к синхровходам первого и второго регистров произведения, второму входу первого элемента ИЛИ и через элемент задержки к синхро -> входу третьего триггера, информационный вход и выход которого подключены соответственно к выходу схемы сравнения и к второму входу второго элемента ИЛИ,вход подтверждения выдачи „„SU „„ 1193668 результата устройства подключен к второму входу третьего элемента ИЛИ, выход которого подключен к входу установки в I четвертого триггера, вход установки в О” и выход которого подключены соответственно к выходу первого триггера и к выходу готовности к приему операндов устройства, вход пуска которого подключен

   К первому входу элемента И, второй вход и выход которого подключены со· ответственно к выходу четвертого триггера и к информационному входу первого триггера, выход которого подключен квхо'ду установкив 1 второго триггера,выход умножителя подключен к информационным входам первого и второго регистров произведения.