JP3166692B2 - 符号化回路 - Google Patents
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
- H04L25/03866—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using scrambling
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- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
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- Synchronisation In Digital Transmission Systems (AREA)
- Information Transfer Systems (AREA)
- Computer And Data Communications (AREA)
- Small-Scale Networks (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ（以下ＰＣ）や電子機器を接続することが可能な
シリアルバス（例えばIEEE Standard for a High Perfo
rmance Serial Bus −IEEE Std 1394-1995−で標準化さ
れているシリアルバス、以下1394）で用いられる符号化
回路に関する。
ュータ（以下ＰＣ）や電子機器を接続することが可能な
シリアルバス（例えばIEEE Standard for a High Perfo
rmance Serial Bus −IEEE Std 1394-1995−で標準化さ
れているシリアルバス、以下1394）で用いられる符号化
回路に関する。
【０００２】
【従来の技術】ＰＣとプリンタ、ハードディスクやスキ
ャナーの様な周辺機器、あるいはＡＶ（Audio Visual）
電子機器（以下、1394を搭載した端末機器をノードと呼
ぶ）間の制御信号や主信号伝送のため、1394を使用した
ネットワークが考えられている。
ャナーの様な周辺機器、あるいはＡＶ（Audio Visual）
電子機器（以下、1394を搭載した端末機器をノードと呼
ぶ）間の制御信号や主信号伝送のため、1394を使用した
ネットワークが考えられている。
【０００３】ノードはＤＳ−Ｌｉｎｋと呼ばれるデータ
信号とストローブ信号を同時に伝送する符号化方式（IE
EE Std.1394-1995 pp.34参照）を使用したポート（以下
ＤＳポートと呼ぶ）を持つ。ＤＳ−Ｌｉｎｋ符号化方式
は受信側で２つの信号の排他的論理和を生成することに
よりクロックを再生できるという特徴を持つ反面、２つ
の信号を同時に伝送するため、２つの伝搬速度の違いに
より受信側で２つの信号に位相差が生じ、ノード間距離
が長くなる場合には、受信側で送信ノードからの送信信
号を正確に再生できなくなるという欠点を併せ持つ。そ
のためＤＳ−Ｌｉｎｋ符号化方式を用いた場合にはノー
ド間距離は数mに制限される。
信号とストローブ信号を同時に伝送する符号化方式（IE
EE Std.1394-1995 pp.34参照）を使用したポート（以下
ＤＳポートと呼ぶ）を持つ。ＤＳ−Ｌｉｎｋ符号化方式
は受信側で２つの信号の排他的論理和を生成することに
よりクロックを再生できるという特徴を持つ反面、２つ
の信号を同時に伝送するため、２つの伝搬速度の違いに
より受信側で２つの信号に位相差が生じ、ノード間距離
が長くなる場合には、受信側で送信ノードからの送信信
号を正確に再生できなくなるという欠点を併せ持つ。そ
のためＤＳ−Ｌｉｎｋ符号化方式を用いた場合にはノー
ド間距離は数mに制限される。
【０００４】一方、ノード間距離が数１０ｍにおよぶ場
合には、シリアル伝送を行うための符号化回路を持った
ポート（以下シリアルポートと呼ぶ）をノードは持つ。
この場合には、受信側でクロックリカバリ回路により伝
送信号からクロックを再生する必要がある。
合には、シリアル伝送を行うための符号化回路を持った
ポート（以下シリアルポートと呼ぶ）をノードは持つ。
この場合には、受信側でクロックリカバリ回路により伝
送信号からクロックを再生する必要がある。
【０００５】ＤＳポートとシリアルポートを持ったノー
ドの構成を図６に示す。ポートａ、ｂがＤＳポートであ
り、ポートｃがシリアルポートである。本発明はシリア
ルポートに関するものであり、ＤＳポートに関する説明
は省略する（詳細はIEEE 1394-1995 pp.76を参照）。ノ
ードＡ、Ｂは伝送路を経由してシリアルポート同士が接
続されている。各ノードはネットワークの初期化および
通常運用時のネットワークへの送信権の獲得を行うネッ
トワーク初期化・制御ステートマシン２１を有する。シ
リアルポートは送信ブロック１８、受信ブロック１９お
よびポート初期化ブロック２０からなる。
ドの構成を図６に示す。ポートａ、ｂがＤＳポートであ
り、ポートｃがシリアルポートである。本発明はシリア
ルポートに関するものであり、ＤＳポートに関する説明
は省略する（詳細はIEEE 1394-1995 pp.76を参照）。ノ
ードＡ、Ｂは伝送路を経由してシリアルポート同士が接
続されている。各ノードはネットワークの初期化および
通常運用時のネットワークへの送信権の獲得を行うネッ
トワーク初期化・制御ステートマシン２１を有する。シ
リアルポートは送信ブロック１８、受信ブロック１９お
よびポート初期化ブロック２０からなる。
【０００６】送信ブロック１８はポートの初期化が終了
するまでは、ポート初期化ブロック２０からの制御信号
を送信する。ポート初期化終了後はネットワーク初期化
・制御ステートマシンからの制御信号を送信する。
するまでは、ポート初期化ブロック２０からの制御信号
を送信する。ポート初期化終了後はネットワーク初期化
・制御ステートマシンからの制御信号を送信する。
【０００７】受信ブロック１９はポートの初期化が終了
するまでは、受信した制御信号をポート初期化ブロック
２０へ渡す。ポート初期化終了後はネットワーク初期化
・制御ステートマシンへ制御信号を渡す。
するまでは、受信した制御信号をポート初期化ブロック
２０へ渡す。ポート初期化終了後はネットワーク初期化
・制御ステートマシンへ制御信号を渡す。
【０００８】ポート初期化ブロック２０はポートの初期
化が終了し、ポート間での通信が可能となった時点でＰ
ｏｒｔ＿Ｓｔａｔｕｓ信号によりポート同士が接続され
たことを上位のネットワーク初期化・制御ステートマシ
ン２１へ知らせる。Ｐｏｒｔ＿Ｓｔａｔｕｓ信号の変化
を検出したネットワーク初期化・制御ステートマシン２
１はバスリセット信号を送信することによりネットワー
クの初期化を開始する。本発明はシリアルポートに関す
るものであり、ネットワークの初期化についての説明は
省略する（詳細はIEEE 1394-1995 pp.98-112を参照）。
化が終了し、ポート間での通信が可能となった時点でＰ
ｏｒｔ＿Ｓｔａｔｕｓ信号によりポート同士が接続され
たことを上位のネットワーク初期化・制御ステートマシ
ン２１へ知らせる。Ｐｏｒｔ＿Ｓｔａｔｕｓ信号の変化
を検出したネットワーク初期化・制御ステートマシン２
１はバスリセット信号を送信することによりネットワー
クの初期化を開始する。本発明はシリアルポートに関す
るものであり、ネットワークの初期化についての説明は
省略する（詳細はIEEE 1394-1995 pp.98-112を参照）。
【０００９】ポート初期化ブロック２０の動作手順を図
７に示す。ポート初期化の時は送受信ブロックは最低伝
送速度のＳ１００（ボーレート１２５Ｍｂ／ｓ）で動作
している。ノードの電源がオンされた後、送信クロック
を生成するＰＬＬ（Phase Locked Loop ：位相同期ルー
プ）の出力クロックが１２５ＭＨｚに安定（ロック）す
るまで、送信ブロックはリセット状態でありポートから
の出力はない。送信ＰＬＬの出力が安定化するとポート
初期化ブロック２０は制御信号としてＲｅｑｕｅｓｔ／
Ｇｒａｎｔコード（０００１）を連続的に出力する。制
御信号コードの一覧を図８に示す。対向するノードも同
様の手順で動作しており、対向ノードからＲｅｑｕｅｓ
ｔ／Ｇｒａｎｔコードを受信する。Ｒｅｑｕｅｓｔ／Ｇ
ｒａｎｔコードを受信している際に、受信ブロックでは
受信信号から受信クロックを生成するクロックリカバリ
回路が信号の引き込みを開始し、安定して受信クロック
を生成できる（ロックする）のを待つ。クロックリカバ
リ回路がロックした後、シリアル伝送された信号からブ
ロックコードの境界検出を行う。ブロックコードの境界
検出の後、対向するノードの送信ブロックにあるスクラ
ンブラと、デスクランブラ（図６でいえばノードＡのス
クランブラとノードＢのデスクランブラ、あるいはノー
ドＢのスクランブラとノードＡのデスクランブラ）の同
期をとる。スクランブラ・デスクランブラ同期の確立後
は、ポート初期化ブロックからは、制御信号としてＩＤ
ＬＥコード（００００）を出力する。ＩＤＬＥコードを
検出したノードは対向ノードのクロックリカバリ回路の
ロック、ブロックコード境界の検出、スクランブラ・デ
スクランブラ同期の確立が終了したことを認識する。
７に示す。ポート初期化の時は送受信ブロックは最低伝
送速度のＳ１００（ボーレート１２５Ｍｂ／ｓ）で動作
している。ノードの電源がオンされた後、送信クロック
を生成するＰＬＬ（Phase Locked Loop ：位相同期ルー
プ）の出力クロックが１２５ＭＨｚに安定（ロック）す
るまで、送信ブロックはリセット状態でありポートから
の出力はない。送信ＰＬＬの出力が安定化するとポート
初期化ブロック２０は制御信号としてＲｅｑｕｅｓｔ／
Ｇｒａｎｔコード（０００１）を連続的に出力する。制
御信号コードの一覧を図８に示す。対向するノードも同
様の手順で動作しており、対向ノードからＲｅｑｕｅｓ
ｔ／Ｇｒａｎｔコードを受信する。Ｒｅｑｕｅｓｔ／Ｇ
ｒａｎｔコードを受信している際に、受信ブロックでは
受信信号から受信クロックを生成するクロックリカバリ
回路が信号の引き込みを開始し、安定して受信クロック
を生成できる（ロックする）のを待つ。クロックリカバ
リ回路がロックした後、シリアル伝送された信号からブ
ロックコードの境界検出を行う。ブロックコードの境界
検出の後、対向するノードの送信ブロックにあるスクラ
ンブラと、デスクランブラ（図６でいえばノードＡのス
クランブラとノードＢのデスクランブラ、あるいはノー
ドＢのスクランブラとノードＡのデスクランブラ）の同
期をとる。スクランブラ・デスクランブラ同期の確立後
は、ポート初期化ブロックからは、制御信号としてＩＤ
ＬＥコード（００００）を出力する。ＩＤＬＥコードを
検出したノードは対向ノードのクロックリカバリ回路の
ロック、ブロックコード境界の検出、スクランブラ・デ
スクランブラ同期の確立が終了したことを認識する。
【００１０】次にポート間の伝送速度の調停を行うため
に、ポート初期化ブロック２０はそのポートが伝送可能
な最大伝送速度を示すＳＰＥＥＤコードを制御信号とし
て出力する。対向ノードからのＳＰＥＥＤコードを受信
した後、送信したＳＰＥＥＤコードと比較し、遅い方の
伝送速度にポートの伝送速度を設定する。その際、設定
された伝送速度がＳ１００（IEEE 1394 では複数の伝送
速度が規格化されており、最低の伝送速度はＳ１００：
１００Ｍｂ／ｓである。その他、Ｓ２００：２００Ｍｂ
／ｓ、Ｓ４００：４００Ｍｂ／ｓ等が規格化されてい
る。）の場合には、ポートの初期化が終了したことを上
位のネットワーク初期化・制御ステートマシンへ知らせ
るため、Ｐｏｒｔ＿Ｓｔａｔｕｓ信号をセットする。設
定された伝送速度がＳ１００でない場合は、伝送速度の
調停が終了したことを示す速度調停フラグをセットし、
送信ＰＬＬおよびクロックリカバリをリセットした後、
再度ポートの初期化手順を行う。スクランブラ・デスク
ランブラ同期の確立までを終了した後、Ｐｏｒｔ＿Ｓｔ
ａｔｕｓ信号をセットし、ポートの初期化を終了する。
に、ポート初期化ブロック２０はそのポートが伝送可能
な最大伝送速度を示すＳＰＥＥＤコードを制御信号とし
て出力する。対向ノードからのＳＰＥＥＤコードを受信
した後、送信したＳＰＥＥＤコードと比較し、遅い方の
伝送速度にポートの伝送速度を設定する。その際、設定
された伝送速度がＳ１００（IEEE 1394 では複数の伝送
速度が規格化されており、最低の伝送速度はＳ１００：
１００Ｍｂ／ｓである。その他、Ｓ２００：２００Ｍｂ
／ｓ、Ｓ４００：４００Ｍｂ／ｓ等が規格化されてい
る。）の場合には、ポートの初期化が終了したことを上
位のネットワーク初期化・制御ステートマシンへ知らせ
るため、Ｐｏｒｔ＿Ｓｔａｔｕｓ信号をセットする。設
定された伝送速度がＳ１００でない場合は、伝送速度の
調停が終了したことを示す速度調停フラグをセットし、
送信ＰＬＬおよびクロックリカバリをリセットした後、
再度ポートの初期化手順を行う。スクランブラ・デスク
ランブラ同期の確立までを終了した後、Ｐｏｒｔ＿Ｓｔ
ａｔｕｓ信号をセットし、ポートの初期化を終了する。
【００１１】例えば、ノードＡの最大伝送能力がＳ１０
０であり、ノードＢの最大伝送能力がＳ２００であった
ならば、ノードＡは最大伝送速度がＳ１００であること
を、ノードＢは最大伝送速度がＳ２００であることを示
すコードを送信する。ノードＢではノードＡからのＳＰ
ＥＥＤコードがＳ１００であることを知り、ノードＢの
シリアルポートの伝送速度をＳ１００に設定する。ノー
ドＡ、Ｂ共にＳ１００で既に動作しているため、そのま
ま通常動作へ移行する。一方、ノードＡ，Ｂ共に最大伝
送速度がＳ２００の場合には、ノードＡ、Ｂともにシリ
アルポートの伝送速度をＳ２００に設定する。その後、
ＰＬＬおよびクロックリカバリをＳ２００で動作させる
ため、再度初期化手順をＳ２００で行い、スクランブラ
・デスクランブラの同期確立までの動作が終了した後、
通常動作に移行する。
０であり、ノードＢの最大伝送能力がＳ２００であった
ならば、ノードＡは最大伝送速度がＳ１００であること
を、ノードＢは最大伝送速度がＳ２００であることを示
すコードを送信する。ノードＢではノードＡからのＳＰ
ＥＥＤコードがＳ１００であることを知り、ノードＢの
シリアルポートの伝送速度をＳ１００に設定する。ノー
ドＡ、Ｂ共にＳ１００で既に動作しているため、そのま
ま通常動作へ移行する。一方、ノードＡ，Ｂ共に最大伝
送速度がＳ２００の場合には、ノードＡ、Ｂともにシリ
アルポートの伝送速度をＳ２００に設定する。その後、
ＰＬＬおよびクロックリカバリをＳ２００で動作させる
ため、再度初期化手順をＳ２００で行い、スクランブラ
・デスクランブラの同期確立までの動作が終了した後、
通常動作に移行する。
【００１２】次にポート初期化時の送信ブロック・受信
ブロックの動作を説明する。送信ブロック１８および受
信ブロック１９の構成を図９に示す。送信ブロック１８
において、制御信号あるいは主信号はセレクタＡ１によ
って切り替えられ、スクランブラ２によりコードがラン
ダム化される。ランダム化されたコードは、制御信号は
４Ｂ／１０Ｂ変換回路７により１０ビットのブロックコ
ードに変換され、主信号は８Ｂ／１０Ｂ変換回路３によ
り１０ビットのブロックコードに変換される。なお、４
Ｂ／１０Ｂ変換回路７の変換表を図１０に示す（８Ｂ／
１０Ｂ変換表はP1394b Draft0.05 pp.68-70 を参照）。
制御信号あるいは主信号はセレクタＣにより切り替えら
れパラレル・シリアル変換回路に渡される。ブロックコ
ードはパラレル・シリアル変換回路５によりシリアル信
号に変換後送信される。
ブロックの動作を説明する。送信ブロック１８および受
信ブロック１９の構成を図９に示す。送信ブロック１８
において、制御信号あるいは主信号はセレクタＡ１によ
って切り替えられ、スクランブラ２によりコードがラン
ダム化される。ランダム化されたコードは、制御信号は
４Ｂ／１０Ｂ変換回路７により１０ビットのブロックコ
ードに変換され、主信号は８Ｂ／１０Ｂ変換回路３によ
り１０ビットのブロックコードに変換される。なお、４
Ｂ／１０Ｂ変換回路７の変換表を図１０に示す（８Ｂ／
１０Ｂ変換表はP1394b Draft0.05 pp.68-70 を参照）。
制御信号あるいは主信号はセレクタＣにより切り替えら
れパラレル・シリアル変換回路に渡される。ブロックコ
ードはパラレル・シリアル変換回路５によりシリアル信
号に変換後送信される。
【００１３】受信ブロック１９において、受信されたシ
リアル信号はシリアル・パラレル変換回路１０によりパ
ラレル信号に変換され、ブロックコード境界検出回路１
２によりシンボルＣ４（＝００１０００１１１１）ある
いはＣ１１（＝１１０１１１００００）の１０ビットパ
ターン一致を検出することによりブロックコードの境界
検出が行われる。その後、主信号は１０Ｂ／８Ｂ変換さ
れ、制御信号は１０Ｂ／４Ｂ変換され、デスクランブラ
によりもとの制御信号あるいは主信号が復元される。
リアル信号はシリアル・パラレル変換回路１０によりパ
ラレル信号に変換され、ブロックコード境界検出回路１
２によりシンボルＣ４（＝００１０００１１１１）ある
いはＣ１１（＝１１０１１１００００）の１０ビットパ
ターン一致を検出することによりブロックコードの境界
検出が行われる。その後、主信号は１０Ｂ／８Ｂ変換さ
れ、制御信号は１０Ｂ／４Ｂ変換され、デスクランブラ
によりもとの制御信号あるいは主信号が復元される。
【００１４】ブロックコード境界検出回路はポート初期
化時にＣ４，Ｃ１１の一致検出を行うことにより、境界
検出を行うが、主信号中にはＣ４、Ｃ１１と同一のパタ
ーンが存在するため、通常運用時には誤った境界検出を
行わないようにするため境界検出は行わない。
化時にＣ４，Ｃ１１の一致検出を行うことにより、境界
検出を行うが、主信号中にはＣ４、Ｃ１１と同一のパタ
ーンが存在するため、通常運用時には誤った境界検出を
行わないようにするため境界検出は行わない。
【００１５】スクランブラは生成多項式Ｇ（ｘ）＝Ｘ11
＋Ｘ9 ＋１を用いて図１１の様に構成され、疑似ランダ
ム信号はＸ７の係数として出力される。制御信号（ＳＲ
ＱＰ）および主信号（ＨＧＦＥＤＣＢＡ）は図１２に示
すようにスクランブラレジスタの係数と排他的論理和を
とることによりランダム化される。このときスクランブ
ラレジスタＳ（１０：０）の値はＳk+1 （１０：０）＝
Ｔ・Ｓk （１０：０）で計算される。ここでｋはクロッ
クを表し、レジスタ値Ｓk+1 （１０：０）は前値Ｓk
（１０：０）とＴの積で計算される。Ｔは次式で表現さ
れる。
＋Ｘ9 ＋１を用いて図１１の様に構成され、疑似ランダ
ム信号はＸ７の係数として出力される。制御信号（ＳＲ
ＱＰ）および主信号（ＨＧＦＥＤＣＢＡ）は図１２に示
すようにスクランブラレジスタの係数と排他的論理和を
とることによりランダム化される。このときスクランブ
ラレジスタＳ（１０：０）の値はＳk+1 （１０：０）＝
Ｔ・Ｓk （１０：０）で計算される。ここでｋはクロッ
クを表し、レジスタ値Ｓk+1 （１０：０）は前値Ｓk
（１０：０）とＴの積で計算される。Ｔは次式で表現さ
れる。
【００１６】
【数１】
【００１７】スクランブラレジスタ２３とデスクランブ
ラレジスタ２４の同期確立手順を図１３を用いて説明す
る。スクランブラ・デスクランブラは制御信号および主
信号で同一のものを使用し、同期確立の動作は制御信号
送信時に行う。スクランブラ・デスクランブラ同期をと
る場合にはデスクランブラ１５にデスクランブラレジス
タの値を補正するためのｔｒａｉｎビットをセットす
る。この場合デスクランブラレジスタＤ（１０：０）の
値はＤk+1 （１０：０）＝Ｔ・Ｄk （１０：０）＋Ｃと
して表現される。ここでＣはデスクランブラ出力Ｓ”、
Ｑ”およびｔｒａｉｎビットを用いてＣ＝［０，０，
０，０，Ｓ”ａｎｄ ｔｒａｉｎ，０，Ｓ”ａｎｄ ｔ
ｒａｉｎ，０，Ｑ” ａｎｄ ｔｒａｉｎ，０，Ｑ”
ａｎｄ ｔｒａｉｎ］t で表現される。ポート初期化時
にはまず制御信号としてＲｅｑｕｅｓｔ／Ｇｒａｎｔ
（ＳＲＱＰ）＝(０００１)が入力され、ｔｒａｉｎビッ
トがセットされている。この場合のスクランブラ・デス
クランブラの値の変化およびデスクランブラ出力を図１
４に示す。ＣＬＫ＝０の時点で例えばスクランブラレジ
スタは（１００００００００００）であり、デスクラン
ブラレジスタは（０１００１０１１１１１）であり同期
は確立されていないと仮定する。そのためデスクランブ
ラ出力（Ｓ”Ｒ”Ｑ”Ｐ”）も（００１０）であり、入
力された制御信号（０００１）とは異なったコードとな
っている。ｔｒａｉｎビットがセットされデスクランブ
ラレジスタに補正が加えられているため、ＣＬＫが進む
につれてデスクランブラレジスタの値は補正され、ＣＬ
Ｋ＝５の時点でスクランブラ・デスクランブラの同期が
確立しレジスタ値は共に（１０１０１００１０００）と
なり、デスクランブラ出力も入力コードと同一の（００
０１）が得られている。以降同一制御信号が入力されて
いる限りｔｒａｉｎビットをセットした状態でも同期は
外れない。ただし、制御信号が変化した場合には同期が
外れるため、制御信号が変化する前にｔｒａｉｎビット
はリセットされる。従って、ポート初期化終了時にはｔ
ｒａｉｎビットはリセットされている。
ラレジスタ２４の同期確立手順を図１３を用いて説明す
る。スクランブラ・デスクランブラは制御信号および主
信号で同一のものを使用し、同期確立の動作は制御信号
送信時に行う。スクランブラ・デスクランブラ同期をと
る場合にはデスクランブラ１５にデスクランブラレジス
タの値を補正するためのｔｒａｉｎビットをセットす
る。この場合デスクランブラレジスタＤ（１０：０）の
値はＤk+1 （１０：０）＝Ｔ・Ｄk （１０：０）＋Ｃと
して表現される。ここでＣはデスクランブラ出力Ｓ”、
Ｑ”およびｔｒａｉｎビットを用いてＣ＝［０，０，
０，０，Ｓ”ａｎｄ ｔｒａｉｎ，０，Ｓ”ａｎｄ ｔ
ｒａｉｎ，０，Ｑ” ａｎｄ ｔｒａｉｎ，０，Ｑ”
ａｎｄ ｔｒａｉｎ］t で表現される。ポート初期化時
にはまず制御信号としてＲｅｑｕｅｓｔ／Ｇｒａｎｔ
（ＳＲＱＰ）＝(０００１)が入力され、ｔｒａｉｎビッ
トがセットされている。この場合のスクランブラ・デス
クランブラの値の変化およびデスクランブラ出力を図１
４に示す。ＣＬＫ＝０の時点で例えばスクランブラレジ
スタは（１００００００００００）であり、デスクラン
ブラレジスタは（０１００１０１１１１１）であり同期
は確立されていないと仮定する。そのためデスクランブ
ラ出力（Ｓ”Ｒ”Ｑ”Ｐ”）も（００１０）であり、入
力された制御信号（０００１）とは異なったコードとな
っている。ｔｒａｉｎビットがセットされデスクランブ
ラレジスタに補正が加えられているため、ＣＬＫが進む
につれてデスクランブラレジスタの値は補正され、ＣＬ
Ｋ＝５の時点でスクランブラ・デスクランブラの同期が
確立しレジスタ値は共に（１０１０１００１０００）と
なり、デスクランブラ出力も入力コードと同一の（００
０１）が得られている。以降同一制御信号が入力されて
いる限りｔｒａｉｎビットをセットした状態でも同期は
外れない。ただし、制御信号が変化した場合には同期が
外れるため、制御信号が変化する前にｔｒａｉｎビット
はリセットされる。従って、ポート初期化終了時にはｔ
ｒａｉｎビットはリセットされている。
【００１８】
【発明が解決しようとする課題】しかしながら、ポート
初期化終了後に雑音等によりブロック境界の誤りや、ス
クランブラ・デスクランブラの同期はずれが生じる場合
があり、ポート初期化終了後においてもブロックコード
境界の検出やｔｒａｉｎビットをセットし、スクランブ
ラ・デスクランブラの同期再確立を行う必要がある。従
来の技術では送信側でコードがランダム化されており、
ブロック境界の誤りやスクランブラ・デスクランブラの
同期外れが発生している場合には、受信側で送信側のコ
ードを認識できないため、ブロック境界の誤りや同期は
ずれを検出することができない。そのため、ポート初期
化終了後に再度ブロック境界の再検出やスクランブラ・
デスクランブラの同期再確立を行うタイミングが不明確
である。
初期化終了後に雑音等によりブロック境界の誤りや、ス
クランブラ・デスクランブラの同期はずれが生じる場合
があり、ポート初期化終了後においてもブロックコード
境界の検出やｔｒａｉｎビットをセットし、スクランブ
ラ・デスクランブラの同期再確立を行う必要がある。従
来の技術では送信側でコードがランダム化されており、
ブロック境界の誤りやスクランブラ・デスクランブラの
同期外れが発生している場合には、受信側で送信側のコ
ードを認識できないため、ブロック境界の誤りや同期は
ずれを検出することができない。そのため、ポート初期
化終了後に再度ブロック境界の再検出やスクランブラ・
デスクランブラの同期再確立を行うタイミングが不明確
である。
【００１９】また、ブロック境界の誤りやスクランブラ
・デスクランブラの同期はずれが生じた場合に、これを
検出できたとしても、再度ポートの初期化手順を行うこ
とは、通常動作を回復するまでに２度のＰｏｒｔ＿Ｓｔ
ａｔｕｓ信号の変化（セットリセット、およびリセット
セット）が発生し、２度のネットワーク初期化および
伝送速度の調停が行われることになり非効率である。
・デスクランブラの同期はずれが生じた場合に、これを
検出できたとしても、再度ポートの初期化手順を行うこ
とは、通常動作を回復するまでに２度のＰｏｒｔ＿Ｓｔ
ａｔｕｓ信号の変化（セットリセット、およびリセット
セット）が発生し、２度のネットワーク初期化および
伝送速度の調停が行われることになり非効率である。
【００２０】（発明の目的）本発明は上記問題点を解決
するためになされたものであって、通常運用時に雑音等
によりブロックコード境界の誤りやスクランブラ・デス
クランブラの同期はずれが生じた場合に、ポート初期化
手順を行わずに、再度ブロックコード境界の検出やスク
ランブラ・デスクランブラの同期確立を行うための符号
化回路を提供することを目的とする。
するためになされたものであって、通常運用時に雑音等
によりブロックコード境界の誤りやスクランブラ・デス
クランブラの同期はずれが生じた場合に、ポート初期化
手順を行わずに、再度ブロックコード境界の検出やスク
ランブラ・デスクランブラの同期確立を行うための符号
化回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】上記目的を達成するため
本発明の符号化回路は、ネットワーク初期化・制御ステ
ートマシンが出力する制御信号がネットワークを初期化
するバスリセット信号であることを検出するバスリセッ
ト検出回路（図１の６）と、持続するバスリセット信号
の先頭の数クロック間のコードを置換し、さらに受信側
でのバスリセットの検出とブロックコード境界検出のた
めのバスリセット識別符号を作るバスリセット識別符号
生成回路（図１の８）と、バスリセット識別符号を検出
し、デスクランブラのｔｒａｉｎビットをセットするバ
スリセット識別符号検出回路（図１の１１）と、デスク
ランブラの同期再確立を行っている間、ネットワーク初
期化・制御ステートマシンへ擬似的にバスリセット信号
を出力するバスリセット信号生成回路（図１の１６）を
有することを特徴とする。
本発明の符号化回路は、ネットワーク初期化・制御ステ
ートマシンが出力する制御信号がネットワークを初期化
するバスリセット信号であることを検出するバスリセッ
ト検出回路（図１の６）と、持続するバスリセット信号
の先頭の数クロック間のコードを置換し、さらに受信側
でのバスリセットの検出とブロックコード境界検出のた
めのバスリセット識別符号を作るバスリセット識別符号
生成回路（図１の８）と、バスリセット識別符号を検出
し、デスクランブラのｔｒａｉｎビットをセットするバ
スリセット識別符号検出回路（図１の１１）と、デスク
ランブラの同期再確立を行っている間、ネットワーク初
期化・制御ステートマシンへ擬似的にバスリセット信号
を出力するバスリセット信号生成回路（図１の１６）を
有することを特徴とする。
【００２２】本発明の符号化回路は、ネットワーク初期
化・制御ステートマシンが出力する制御信号がネットワ
ークを初期化するバスリセット信号であることを検出
し、ブロックコード境界の再検出を行うトリガ信号を生
成するバスリセット検出回路（図５の６）と、ブロック
コード境界の再検出後にｔｒａｉｎビットをセットする
ブロックコード境界検出回路（図５の１２）と、デスク
ランブラの同期再確立を行っている間、ネットワーク初
期化・制御ステートマシンへ擬似的にバスリセット信号
を出力するバスリセット信号生成回路（図５の１６）を
有することを特徴とする。
化・制御ステートマシンが出力する制御信号がネットワ
ークを初期化するバスリセット信号であることを検出
し、ブロックコード境界の再検出を行うトリガ信号を生
成するバスリセット検出回路（図５の６）と、ブロック
コード境界の再検出後にｔｒａｉｎビットをセットする
ブロックコード境界検出回路（図５の１２）と、デスク
ランブラの同期再確立を行っている間、ネットワーク初
期化・制御ステートマシンへ擬似的にバスリセット信号
を出力するバスリセット信号生成回路（図５の１６）を
有することを特徴とする。
【００２３】（作用）上記の通り本発明によれば、送信
側からバスリセット信号が出力されていることをランダ
ム化されていない信号を用いて受信側に通知することに
より、ネットワークの初期化を行うバスリセット信号を
用いて、ブロックコード境界の再検出およびスクランブ
ラ・デスクランブラの同期再確立が行え、ネットワーク
の初期化と同時にシリアルポートを初期化することが可
能となる。
側からバスリセット信号が出力されていることをランダ
ム化されていない信号を用いて受信側に通知することに
より、ネットワークの初期化を行うバスリセット信号を
用いて、ブロックコード境界の再検出およびスクランブ
ラ・デスクランブラの同期再確立が行え、ネットワーク
の初期化と同時にシリアルポートを初期化することが可
能となる。
【００２４】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００２５】＜実施例１＞ （構成の説明）図１は本発明の第１の実施例の符号化回
路を示すブロック図である。
路を示すブロック図である。
【００２６】図１において、符号化回路は大きく送信ブ
ロック１８と受信ブロック１９の２つに分けられ、送信
ブロック１８はセレクタＡ１、スクランブラ２、８Ｂ／
１０Ｂ変換回路３、４Ｂ／１０Ｂ変換回路７、セレクタ
Ｃ４、パラレル・シリアル変換回路５、バスリセット検
出回路６、バスリセット識別符号生成回路８、セレクタ
Ｂ９よりなる。また、受信ブロック１９はシリアル・パ
ラレル変換回路１０、ブロックコード境界検出回路１
２、１０Ｂ／８Ｂ変換回路１４、１０Ｂ／４Ｂ変換回路
１３、デスクランブラ１５、バスリセット識別符号検出
回路１１、バスリセット信号生成回路１６、セレクタＤ
１７よりなる。
ロック１８と受信ブロック１９の２つに分けられ、送信
ブロック１８はセレクタＡ１、スクランブラ２、８Ｂ／
１０Ｂ変換回路３、４Ｂ／１０Ｂ変換回路７、セレクタ
Ｃ４、パラレル・シリアル変換回路５、バスリセット検
出回路６、バスリセット識別符号生成回路８、セレクタ
Ｂ９よりなる。また、受信ブロック１９はシリアル・パ
ラレル変換回路１０、ブロックコード境界検出回路１
２、１０Ｂ／８Ｂ変換回路１４、１０Ｂ／４Ｂ変換回路
１３、デスクランブラ１５、バスリセット識別符号検出
回路１１、バスリセット信号生成回路１６、セレクタＤ
１７よりなる。
【００２７】セレクタＡ１は制御信号と主信号で共通の
スクランブラを使用するために、制御信号と主信号を切
り替える機能を持つ。
スクランブラを使用するために、制御信号と主信号を切
り替える機能を持つ。
【００２８】スクランブラ２は、制御信号あるいは主信
号のデータ系列をランダム化する機能を持つ。
号のデータ系列をランダム化する機能を持つ。
【００２９】８Ｂ／１０Ｂ変換回路３は、８ビットの主
信号を１０ビットコードに変換する機能を持つ。
信号を１０ビットコードに変換する機能を持つ。
【００３０】４Ｂ／１０Ｂ変換回路７は、4ビットの制
御信号を１０ビットコードに変換する機能を持つ。
御信号を１０ビットコードに変換する機能を持つ。
【００３１】バスリセット検出回路６は、制御信号中の
バスリセット信号を検出し、セレクタＢ９を切り替える
ための信号を出力する機能を持つ。
バスリセット信号を検出し、セレクタＢ９を切り替える
ための信号を出力する機能を持つ。
【００３２】バスリセット識別符号生成回路８は、バス
リセット信号を受信側で検出するために使用される制御
信号および主信号で使用されていない特殊コードを生成
する機能を持つ。
リセット信号を受信側で検出するために使用される制御
信号および主信号で使用されていない特殊コードを生成
する機能を持つ。
【００３３】セレクタＢ９は、通常は４Ｂ／１０Ｂ変換
回路７からの信号を出力し、バスリセット検出回路６に
よりバスリセットが検出されて数クロック間はバスリセ
ット識別符号生成回路８からの信号を出力する機能を持
つ。
回路７からの信号を出力し、バスリセット検出回路６に
よりバスリセットが検出されて数クロック間はバスリセ
ット識別符号生成回路８からの信号を出力する機能を持
つ。
【００３４】セレクタＣ４は主信号と制御信号を切り替
える機能を持つ。
える機能を持つ。
【００３５】パラレル・シリアル変換回路５は１０ビッ
トのパラレル信号をシリアル信号へ変換する機能を持
つ。
トのパラレル信号をシリアル信号へ変換する機能を持
つ。
【００３６】シリアル・パラレル変換回路１０は伝送路
からのシリアル信号をパラレル信号に変換する機能を持
つ。
からのシリアル信号をパラレル信号に変換する機能を持
つ。
【００３７】ブロックコード境界検出回路１２はブロッ
クコード（例えば１０ビットコード）の境界を検出し、
境界検出後は境界から境界までのブロック単位でパラレ
ル信号を出力する機能を持つ。
クコード（例えば１０ビットコード）の境界を検出し、
境界検出後は境界から境界までのブロック単位でパラレ
ル信号を出力する機能を持つ。
【００３８】１０Ｂ／８Ｂ変換回路１４は主信号である
１０ビットのブロックコードを８ビットコードに変換す
る機能を持つ。
１０ビットのブロックコードを８ビットコードに変換す
る機能を持つ。
【００３９】１０Ｂ／４Ｂ変換回路１３は制御信号であ
る１０ビットのブロックコードを4ビットコードに変換
する機能を持つ。
る１０ビットのブロックコードを4ビットコードに変換
する機能を持つ。
【００４０】バスリセット識別符号検出回路１１はバス
リセット識別符号を検出し、ｔｒａｉｎビットをセット
する、さらにセレクタＤを切り替えるための信号を出力
する機能を持つ。
リセット識別符号を検出し、ｔｒａｉｎビットをセット
する、さらにセレクタＤを切り替えるための信号を出力
する機能を持つ。
【００４１】デスクランブラ１５は送信側でランダム化
されたコードを元のランダム化されていないコードに変
換する機能を持つ。
されたコードを元のランダム化されていないコードに変
換する機能を持つ。
【００４２】バスリセット信号生成回路１６は制御コー
ドとしてバスリセット信号（０１０１）を生成する機能
を持つ。
ドとしてバスリセット信号（０１０１）を生成する機能
を持つ。
【００４３】セレクタＤはデスクランブラの出力とバス
リセット信号生成回路の出力を切り替える機能を持つ。
リセット信号生成回路の出力を切り替える機能を持つ。
【００４４】（動作の説明）図２に示すような２つのノ
ードＡ、Ｂがシリアルポートで接続されている構成を考
える。ポートＣは図１に示す送受信ブロックを備える。
通常運用時に雑音等の影響により、受信ブロック１９内
のブロックコード境界検出回路１２での境界の誤り、あ
るいはデスクランブラ１５の同期外れが生じることがあ
る（例えば図２のノードＡ）。この場合、デスクラン
ブラから出力される主信号や制御信号は、期待される信
号とは異なった信号となっているため、上位レイヤのネ
ットワーク初期化・制御ステートマシン２１では処理さ
れない。つまり、ネットワーク初期化・制御ステートマ
シン２１は動作を停止しロック状態となる（）。ネッ
トワーク初期化・制御ステートマシン２１のロック状態
が一定時間（IEEE 1394-1995によればMAX_ARB_STATE_TI
ME = 166.8us）以上続いた場合には、ネットワーク初期
化・制御ステートマシン２１はネットワークを初期化す
るため制御信号としてバスリセット信号(０１０１)を出
力する（）。
ードＡ、Ｂがシリアルポートで接続されている構成を考
える。ポートＣは図１に示す送受信ブロックを備える。
通常運用時に雑音等の影響により、受信ブロック１９内
のブロックコード境界検出回路１２での境界の誤り、あ
るいはデスクランブラ１５の同期外れが生じることがあ
る（例えば図２のノードＡ）。この場合、デスクラン
ブラから出力される主信号や制御信号は、期待される信
号とは異なった信号となっているため、上位レイヤのネ
ットワーク初期化・制御ステートマシン２１では処理さ
れない。つまり、ネットワーク初期化・制御ステートマ
シン２１は動作を停止しロック状態となる（）。ネッ
トワーク初期化・制御ステートマシン２１のロック状態
が一定時間（IEEE 1394-1995によればMAX_ARB_STATE_TI
ME = 166.8us）以上続いた場合には、ネットワーク初期
化・制御ステートマシン２１はネットワークを初期化す
るため制御信号としてバスリセット信号(０１０１)を出
力する（）。
【００４５】ノードＡにおいて、ネットワーク初期化・
制御ステートマシン２１からのバスリセット信号を検出
したバスリセット検出回路６はセレクタＢ９の出力を、
４Ｂ／１０Ｂ変換回路７の出力からバスリセット識別符
号生成回路の出力に切り替えるための信号を数クロック
間（例えば６クロック）出力する。
制御ステートマシン２１からのバスリセット信号を検出
したバスリセット検出回路６はセレクタＢ９の出力を、
４Ｂ／１０Ｂ変換回路７の出力からバスリセット識別符
号生成回路の出力に切り替えるための信号を数クロック
間（例えば６クロック）出力する。
【００４６】バスリセット識別符号生成回路８は制御信
号および主信号で使用されていないブロックコード（例
えばＫ２８．５＋＝００１１１１１０１０およびＫ２
８．５−＝１１０００００１０１の２コードを交互に送
信する２０ビットコード）を生成、出力する。バスリセ
ット識別符号はスクランブラによりランダム化されるこ
となく、シリアル化されてシリアルポートから出力され
る。
号および主信号で使用されていないブロックコード（例
えばＫ２８．５＋＝００１１１１１０１０およびＫ２
８．５−＝１１０００００１０１の２コードを交互に送
信する２０ビットコード）を生成、出力する。バスリセ
ット識別符号はスクランブラによりランダム化されるこ
となく、シリアル化されてシリアルポートから出力され
る。
【００４７】送信ブロックの各インタフェースにおける
信号の様子を図３に示す。バスリセットが発生した場合
には、制御信号としてバスリセット信号(０１０１)が入
力される。スクランブラ出力および４Ｂ／１０Ｂ変換出
力はバスリセット信号がランダム化されているので規則
性はない。制御信号がバスリセット信号に変化した際に
バスリセット検出回路出力は“Ｌ”から“Ｈ”に変化
し、一定時間（例えば６クロック）の後再び“Ｈ”から
“Ｌ”に変化する。セレクタＣからはバスリセット識別
符号が一定時間（例えば、６クロック）だけ出力され
る。ノードＡからのバスリセット信号は伝送路を通って
ノードＢに入力される（）。
信号の様子を図３に示す。バスリセットが発生した場合
には、制御信号としてバスリセット信号(０１０１)が入
力される。スクランブラ出力および４Ｂ／１０Ｂ変換出
力はバスリセット信号がランダム化されているので規則
性はない。制御信号がバスリセット信号に変化した際に
バスリセット検出回路出力は“Ｌ”から“Ｈ”に変化
し、一定時間（例えば６クロック）の後再び“Ｈ”から
“Ｌ”に変化する。セレクタＣからはバスリセット識別
符号が一定時間（例えば、６クロック）だけ出力され
る。ノードＡからのバスリセット信号は伝送路を通って
ノードＢに入力される（）。
【００４８】ノードＢの受信ブロック１９では、受信し
たシリアル信号をシリアル・パラレル変換１０によりパ
ラレル信号に変換し、ブロックコード境界検出回路１２
によりバスリセット識別符号の一致検出を行いブロック
コードの境界を再認識する。また、バスリセット識別符
号検出回路１１により、バスリセット識別符号を検出
し、デスクランブラのｔｒａｉｎビットをセットすると
同時に、セレクタＤ１７の出力をデスクランブラ１５の
出力からバスリセット信号生成回路１６の出力に切り替
える。
たシリアル信号をシリアル・パラレル変換１０によりパ
ラレル信号に変換し、ブロックコード境界検出回路１２
によりバスリセット識別符号の一致検出を行いブロック
コードの境界を再認識する。また、バスリセット識別符
号検出回路１１により、バスリセット識別符号を検出
し、デスクランブラのｔｒａｉｎビットをセットすると
同時に、セレクタＤ１７の出力をデスクランブラ１５の
出力からバスリセット信号生成回路１６の出力に切り替
える。
【００４９】デスクランブラ１５はそれ自身の出力を識
別し、連続したバスリセット信号（０１０１）を検出し
た場合には、ｔｒａｉｎビットをリセットし、セレクタ
Ｄの出力をバスリセット信号生成回路１６の出力からデ
スクランブラ１５の出力に切り替える。
別し、連続したバスリセット信号（０１０１）を検出し
た場合には、ｔｒａｉｎビットをリセットし、セレクタ
Ｄの出力をバスリセット信号生成回路１６の出力からデ
スクランブラ１５の出力に切り替える。
【００５０】受信ブロックの各インタフェースにおける
信号の様子を図４に示す。シリアル・パラレル変換出力
にバスリセット識別符号（例えばＫ２８．５＋，Ｋ２
８．５−の２０ビット）が検出されるとｔｒａｉｎビッ
トを“Ｌ”から“Ｈ”に変化すると同時に、セレクタＤ
の出力をバスリセット信号生成回路側へ切り替えること
により、制御信号出力としてはバスリセット信号（０１
０１）が出力される。デスクランブラ出力の値がバスリ
セット信号（０１０１）で安定（例えば３クロック連
続）したとき、ｔｒａｉｎビットを“Ｈ”から“Ｌ”に
変化させると共にセレクタＤの出力をデスクランブラ側
へ切り替える。
信号の様子を図４に示す。シリアル・パラレル変換出力
にバスリセット識別符号（例えばＫ２８．５＋，Ｋ２
８．５−の２０ビット）が検出されるとｔｒａｉｎビッ
トを“Ｌ”から“Ｈ”に変化すると同時に、セレクタＤ
の出力をバスリセット信号生成回路側へ切り替えること
により、制御信号出力としてはバスリセット信号（０１
０１）が出力される。デスクランブラ出力の値がバスリ
セット信号（０１０１）で安定（例えば３クロック連
続）したとき、ｔｒａｉｎビットを“Ｈ”から“Ｌ”に
変化させると共にセレクタＤの出力をデスクランブラ側
へ切り替える。
【００５１】ノードＢのネットワーク初期化・制御ステ
ートマシン２１はノードＡからのバスリセット信号を検
出し（）、ネットワークの初期化を開始するためバス
リセット信号を送信する（）。ノードＢの送信ブロッ
クからはノードＡの送信ブロックと同様の動作により、
バスリセット識別符号が付加されたシリアルのバスリセ
ット信号が出力され、伝送路を通ってノードＡに入力さ
れる（）。
ートマシン２１はノードＡからのバスリセット信号を検
出し（）、ネットワークの初期化を開始するためバス
リセット信号を送信する（）。ノードＢの送信ブロッ
クからはノードＡの送信ブロックと同様の動作により、
バスリセット識別符号が付加されたシリアルのバスリセ
ット信号が出力され、伝送路を通ってノードＡに入力さ
れる（）。
【００５２】ノードＡの受信ブロックはノードＢからの
バスリセット信号を受信し、ノードＢの受信ブロックと
同様の動作により、ブロックコード境界の再検出および
スクランブラ・デスクランブラの同期再確立を行い、バ
スリセット中にポートの初期化を終了する。
バスリセット信号を受信し、ノードＢの受信ブロックと
同様の動作により、ブロックコード境界の再検出および
スクランブラ・デスクランブラの同期再確立を行い、バ
スリセット中にポートの初期化を終了する。
【００５３】＜実施例２＞（構成の説明）図５は本発明
の第２の実施例の符号化回路を示すブロック図である。
の第２の実施例の符号化回路を示すブロック図である。
【００５４】図５において、符号化回路は大きく送信ブ
ロック１８と受信ブロック１９の２つに分けられ、送信
ブロック１８はセレクタＡ１、スクランブラ２、８Ｂ／
１０Ｂ変換回路３、４Ｂ／１０Ｂ変換回路７、セレクタ
Ｃ４、パラレル・シリアル変換回路５よりなる。また、
受信ブロック１９はシリアル・パラレル変換回路１０、
ブロックコード境界検出回路１２、１０Ｂ／８Ｂ変換回
路１４、１０Ｂ／４Ｂ変換回路１３、デスクランブラ１
５、バスリセット信号生成回路１６、セレクタＤ１７よ
りなる。
ロック１８と受信ブロック１９の２つに分けられ、送信
ブロック１８はセレクタＡ１、スクランブラ２、８Ｂ／
１０Ｂ変換回路３、４Ｂ／１０Ｂ変換回路７、セレクタ
Ｃ４、パラレル・シリアル変換回路５よりなる。また、
受信ブロック１９はシリアル・パラレル変換回路１０、
ブロックコード境界検出回路１２、１０Ｂ／８Ｂ変換回
路１４、１０Ｂ／４Ｂ変換回路１３、デスクランブラ１
５、バスリセット信号生成回路１６、セレクタＤ１７よ
りなる。
【００５５】セレクタＡ１は制御信号と主信号で共通の
スクランブラを使用するために、制御信号と主信号を切
り替える機能を持つ。
スクランブラを使用するために、制御信号と主信号を切
り替える機能を持つ。
【００５６】スクランブラ２は、制御信号あるいは主信
号のデータ系列をランダム化する機能を持つ。
号のデータ系列をランダム化する機能を持つ。
【００５７】８Ｂ／１０Ｂ変換回路３は、８ビットの主
信号を１０ビットコードに変換する機能を持つ。
信号を１０ビットコードに変換する機能を持つ。
【００５８】４Ｂ／１０Ｂ変換回路７は、４ビットの制
御信号を１０ビットコードに変換する機能を持つ。
御信号を１０ビットコードに変換する機能を持つ。
【００５９】バスリセット検出回路６は、制御信号中の
バスリセット信号を検出し、ブロックコード境界の再検
出を行うトリガ信号、さらにセレクタＤ９を切り替える
ための信号を出力する機能を持つ。
バスリセット信号を検出し、ブロックコード境界の再検
出を行うトリガ信号、さらにセレクタＤ９を切り替える
ための信号を出力する機能を持つ。
【００６０】セレクタＣ４は主信号と制御信号を切り替
える機能を持つ。
える機能を持つ。
【００６１】パラレル・シリアル変換回路５は１０ビッ
トのパラレル信号をシリアル信号へ変換する機能を持
つ。
トのパラレル信号をシリアル信号へ変換する機能を持
つ。
【００６２】シリアル・パラレル変換回路１０は伝送路
からのシリアル信号をパラレル信号に変換する機能を持
つ。
からのシリアル信号をパラレル信号に変換する機能を持
つ。
【００６３】ブロックコード境界検出回路１２はブロッ
クコード（例えば１０ビットコード）の境界を検出し、
境界検出後は境界から境界までのブロック単位でパラレ
ル信号を出力する、さらにブロックコード境界検出後に
ｔｒａｉｎビットをセットする機能を持つ。
クコード（例えば１０ビットコード）の境界を検出し、
境界検出後は境界から境界までのブロック単位でパラレ
ル信号を出力する、さらにブロックコード境界検出後に
ｔｒａｉｎビットをセットする機能を持つ。
【００６４】１０Ｂ／８Ｂ変換回路１４は主信号である
１０ビットのブロックコードを８ビットコードに変換す
る機能を持つ。
１０ビットのブロックコードを８ビットコードに変換す
る機能を持つ。
【００６５】１０Ｂ／４Ｂ変換回路１３は制御信号であ
る１０ビットのブロックコードを４ビットコードに変換
する機能を持つ。
る１０ビットのブロックコードを４ビットコードに変換
する機能を持つ。
【００６６】デスクランブラ１５は送信側でランダム化
されたコードを元のランダム化されていないコードに変
換する機能を持つ。
されたコードを元のランダム化されていないコードに変
換する機能を持つ。
【００６７】バスリセット信号生成回路１６は制御コー
ドとしてバスリセット信号（０１０１）を生成する機能
を持つ。
ドとしてバスリセット信号（０１０１）を生成する機能
を持つ。
【００６８】セレクタＤはデスクランブラの出力とバス
リセット信号生成回路の出力を切り替える機能を持つ。
リセット信号生成回路の出力を切り替える機能を持つ。
【００６９】（動作の説明）上述の第１の実施例では、
受信側でバスリセット信号を検出できるようにバスリセ
ット信号の先頭数クロック間を特殊コードで置換して送
信し、対向ノードの受信側でこの特殊コードを検出する
ことにより、ブロックコードの境界検出およびスクラン
ブラ・デスクランブラの同期再確立を行う方法を用いて
いるが、送信側でバスリセット信号を検出した場合、同
一ノード内の受信側に対してブロックコード境界の再検
出を行うトリガ信号を出力し、ブロックコード境界再検
出後にスクランブラ・デスクランブラの同期再確立を行
うトリガ信号を出力する方法で解決することもできる。
受信側でバスリセット信号を検出できるようにバスリセ
ット信号の先頭数クロック間を特殊コードで置換して送
信し、対向ノードの受信側でこの特殊コードを検出する
ことにより、ブロックコードの境界検出およびスクラン
ブラ・デスクランブラの同期再確立を行う方法を用いて
いるが、送信側でバスリセット信号を検出した場合、同
一ノード内の受信側に対してブロックコード境界の再検
出を行うトリガ信号を出力し、ブロックコード境界再検
出後にスクランブラ・デスクランブラの同期再確立を行
うトリガ信号を出力する方法で解決することもできる。
【００７０】図５の符号化回路を持つ２つのノードＡ、
Ｂが図２のように接続されている場合を考える。ノード
Ａにおいて、ネットワーク初期化・制御ステートマシン
２１からのバスリセット信号を検出したバスリセット検
出回路６はブロックコード境界の再検出を開始するため
のトリガ信号と、セレクタＤ１７の出力をバスリセット
信号生成回路１６の出力に切り替えるための信号を出力
する。
Ｂが図２のように接続されている場合を考える。ノード
Ａにおいて、ネットワーク初期化・制御ステートマシン
２１からのバスリセット信号を検出したバスリセット検
出回路６はブロックコード境界の再検出を開始するため
のトリガ信号と、セレクタＤ１７の出力をバスリセット
信号生成回路１６の出力に切り替えるための信号を出力
する。
【００７１】また、ネットワーク初期化・制御ステート
マシン２１からのバスリセット信号は、スクランブラ２
によりランダム化され、４Ｂ／１０Ｂ変換回路７により
ブロック符号化された後、シリアル信号に変換されシリ
アル信号として伝送される。このシリアル信号を受信し
たノードＢは、バスリセット信号を検出し、ノードＢの
ネットワーク初期化・制御ステートマシンはバスリセッ
ト信号を制御信号として出力する。このバスリセット信
号はノードＡに伝わり、シリアル・パラレル変換回路に
よりパラレル信号に変換される。
マシン２１からのバスリセット信号は、スクランブラ２
によりランダム化され、４Ｂ／１０Ｂ変換回路７により
ブロック符号化された後、シリアル信号に変換されシリ
アル信号として伝送される。このシリアル信号を受信し
たノードＢは、バスリセット信号を検出し、ノードＢの
ネットワーク初期化・制御ステートマシンはバスリセッ
ト信号を制御信号として出力する。このバスリセット信
号はノードＡに伝わり、シリアル・パラレル変換回路に
よりパラレル信号に変換される。
【００７２】ノードＡのブロックコード境界検出回路１
２では従来通りに制御コードＣ４（＝００１０００１１
１１）あるいはＣ１１（＝１１０１１１００００）との
一致検出を行うことにより境界検出を行う。
２では従来通りに制御コードＣ４（＝００１０００１１
１１）あるいはＣ１１（＝１１０１１１００００）との
一致検出を行うことにより境界検出を行う。
【００７３】境界検出が終了した後ブロックコード境界
検出回路１２は、スクランブラ・デスクランブラの同期
再確立を行うためのｔｒａｉｎビットをセットする。
検出回路１２は、スクランブラ・デスクランブラの同期
再確立を行うためのｔｒａｉｎビットをセットする。
【００７４】デスクランブラ１５からの安定したバスリ
セットコード（例えば３クロック連続）が得られた場合
には、ｔｒａｉｎビットをリセットし、セレクタＤ１７
の出力をデスクランブラからの出力に切り替える。
セットコード（例えば３クロック連続）が得られた場合
には、ｔｒａｉｎビットをリセットし、セレクタＤ１７
の出力をデスクランブラからの出力に切り替える。
【００７５】
【発明の効果】以上詳細に説明した本発明の符号化回路
によれば、ポートの初期化終了後に雑音等でブロックコ
ードの境界誤りやスクランブラ・デスクランブラの同期
外れが生じた場合においても、ネットワークの初期化と
同時にポートの初期化すなわちブロックコードの境界再
検出およびスクランブラ・デスクランブラの同期再確立
を行うことができる。
によれば、ポートの初期化終了後に雑音等でブロックコ
ードの境界誤りやスクランブラ・デスクランブラの同期
外れが生じた場合においても、ネットワークの初期化と
同時にポートの初期化すなわちブロックコードの境界再
検出およびスクランブラ・デスクランブラの同期再確立
を行うことができる。
【図１】本発明の第１の実施例の符号化回路を示すブロ
ック図である。
ック図である。
【図２】本発明の符号化回路を備えたノードの動作を示
した図である。
した図である。
【図３】送信ブロックの各機能ブロックの出力信号の例
を示した図である。
を示した図である。
【図４】受信ブロックの各機能ブロックの出力信号の例
を示した図である。
を示した図である。
【図５】本発明の第２の実施例の符号化回路を示すブロ
ック図である。
ック図である。
【図６】ノードの基本構成およびその接続形態を示した
図である。
図である。
【図７】シリアルポートの初期化手順を示した図であ
る。
る。
【図８】制御信号コードとその意味を示した図である。
【図９】シリアルポートの従来の送受信部を示した図で
ある。
ある。
【図１０】４Ｂ／１０Ｂ変換の動作を記述した図であ
る。
る。
【図１１】スクランブラ・デスクランブラで使用される
シフトレジスタの構成を示した図である。
シフトレジスタの構成を示した図である。
【図１２】スクランブラレジスタと主信号あるいは制御
信号のコードとの関係（スクランブラの動作）を示した
図である。
信号のコードとの関係（スクランブラの動作）を示した
図である。
【図１３】スクランブラとデスクランブラの関係を示し
た図である。
た図である。
【図１４】デスクランブラの動作を説明した１例の図で
ある。
ある。
１ セレクタＡ ２ スクランブラ ３ ８Ｂ／１０Ｂ変換回路 ４ セレクタＣ ５ パラレル・シリアル変換回路 ６ バスリセット検出回路 ７ ４Ｂ／１０Ｂ変換回路 ８ バスリセット識別符号生成回路 ９ セレクタＢ １０ シリアル・パラレル変換回路 １１ バスリセット識別符号検出回路 １２ ブロックコード境界検出回路 １３ １０Ｂ／４Ｂ変換回路 １４ １０Ｂ／８Ｂ変換回路 １５ デスクランブラ １６ バスリセット信号生成回路 １７ セレクタＤ １８ 送信ブロック １９ 受信ブロック ２０ ポート初期化ステートマシン ２１ ネットワーク初期化・制御ステートマシン ２２ 伝送路 ２３ スクランブラレジスタ ２４ デスクランブラレジスタ ２５ クロックリカバリ回路 ２６ ＰＬＬ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/14 H04L 7/10
Claims (2)
- 【請求項１】送信部において、上位レイヤからの制御信
号と主信号のデータ系列をランダム化するスクランブラ
と、 前記スクランブラによりランダム化された制御信号と主
信号それぞれをブロック符号化するブロック符号化回路
と、 前記ブロック符号化回路から出力されるパラレル信号を
シリアル信号に変換するパラレル・シリアル変換回路
と、 受信部において、伝送路からのシリアル信号をパラレル
信号に変換するシリアル・パラレル変換回路と、 前記シリアル・パラレル変換回路からのパラレル信号か
らブロック符号のコード境界を検出し、ブロック符号単
位のパラレル信号を出力するブロックコード境界検出回
路と、 送信側でブロック符号化された制御信号および主信号そ
れぞれのコードを逆変換するブロック符号逆変換回路
と、 ランダム化されたデータ系列を復元するためのデスクラ
ンブラを備える符号化回路であって、 送信側において、上位レイヤからの制御信号中に含まれ
るネットワークの初期化を行うバスリセット信号を検出
し、パラレル・シリアル変換回路への入力信号を切り替
えるための切替信号を出力するバスリセット検出回路
と、 バスリセット信号の先頭の数クロック間を置換するバス
リセット識別符号を生成するバスリセット識別符号生成
回路と、 受信側において、前記バスリセット識別符号生成回路か
らの識別符号を検出しスクランブラ・デスクランブラの
同期再確立を開始するためのトリガ信号を発生するバス
リセット識別符号検出回路と、 スクランブラ・デスクランブラの同期再確立を行ってい
る間、擬似的に上位レイヤに対して出力されるバスリセ
ット信号を発生するバスリセット信号生成回路と、 前記デスクランブラの出力と前記バスリセット信号生成
回路の出力を切り替えるセレクタを備えることを特徴と
する符号化回路。 - 【請求項２】送信部において、上位レイヤからの制御信
号と主信号のデータ系列をランダム化するスクランブラ
と、 前記スクランブラによりランダム化された制御信号と主
信号それぞれをブロック符号化するブロック符号化回路
と、 前記ブロック符号化回路から出力されるパラレル信号を
シリアル信号に変換するパラレル・シリアル変換回路
と、 受信部において、伝送路からのシリアル信号をパラレル
信号に変換するシリアル・パラレル変換回路と、 送信側でブロック符号化された制御信号および主信号の
コードを逆変換するブロック符号逆変換回路を備える符
号化回路であって、 送信側において、制御信号中のバスリセット信号を検出
し、ブロックコードの境界再検出を開始するためのトリ
ガ信号を発生するバスリセット検出回路と、 受信側において、前記バスリセット検出回路からのトリ
ガ信号を受けて、ブロックコードの境界再検出を開始
し、スクランブラ・デスクランブラ同期の再確立を開始
するためのトリガ信号を発生するブロックコード境界検
出回路と、 前記ブロックコード境界検出回路からのトリガ信号を受
けて、スクランブラ・デスクランブラ同期の再確立を開
始し、出力にバスリセット信号を検出した際に上位レイ
ヤに対して出力する制御信号を切り替えるための切替信
号を生成するデスクランブラと、 上位レイヤに対して擬似的に出力するバスリセット信号
を生成するバスリセット信号生成回路と、 前記デスクランブラからの出力と前記バスリセット信号
生成回路からの出力を切り替えるセレクタを備えること
を特徴とする符号化回路。
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|---|---|---|---|
| JP33903697A JP3166692B2 (ja) | 1997-12-09 | 1997-12-09 | 符号化回路 |
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| EP98123038A EP0923035A3 (en) | 1997-12-09 | 1998-12-08 | Encoding circuit and method of detecting block code boundary and establishing synchronization between scrambler and descrambler |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33903697A JP3166692B2 (ja) | 1997-12-09 | 1997-12-09 | 符号化回路 |
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| JPH11177439A JPH11177439A (ja) | 1999-07-02 |
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Family
ID=18323672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33903697A Expired - Fee Related JP3166692B2 (ja) | 1997-12-09 | 1997-12-09 | 符号化回路 |
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| EP (1) | EP0923035A3 (ja) |
| JP (1) | JP3166692B2 (ja) |
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| US7227949B2 (en) | 2002-01-31 | 2007-06-05 | Texas Instruments Incorporated | Separate self-synchronizing packet-based scrambler having replay variation |
| EP2445112A4 (en) * | 2009-06-19 | 2012-11-14 | Fujitsu Ltd | DATA TRANSFER METHOD, CODE CONVERSION CIRCUIT, AND DEVICE |
| US8553814B2 (en) * | 2009-07-31 | 2013-10-08 | Lsi Corporation | Rapid sampling phase recovery |
| JP5426326B2 (ja) * | 2009-11-09 | 2014-02-26 | ルネサスエレクトロニクス株式会社 | データ受信装置、データ受信方法、及びプログラム |
| KR101695835B1 (ko) * | 2012-03-23 | 2017-01-13 | 퀄컴 인코포레이티드 | 멀티-포트 직렬 미디어 독립 인터페이스 |
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|---|---|---|---|---|
| US3950616A (en) * | 1975-04-08 | 1976-04-13 | Bell Telephone Laboratories, Incorporated | Alignment of bytes in a digital data bit stream |
| JPS5838981B2 (ja) * | 1979-12-22 | 1983-08-26 | 富士通株式会社 | スクランブラ−回路 |
| US4819231A (en) * | 1983-01-20 | 1989-04-04 | Nippon Hoso Kyokai | Framing timing detection circuit for a character code broadcasting system |
| US4864617A (en) * | 1987-07-15 | 1989-09-05 | Paradyne Corp. | System and method for reducing deadlock conditions caused by repeated transmission of data sequences equivalent to those used for inter-device signalling |
| JPH05292050A (ja) * | 1992-04-07 | 1993-11-05 | Hitachi Ltd | Ｓｄｈ伝送システム |
| US5894517A (en) * | 1996-06-07 | 1999-04-13 | Cabletron Systems Inc. | High-speed backplane bus with low RF radiation |
| JPH10243327A (ja) * | 1997-02-28 | 1998-09-11 | Canon Inc | 画像入力装置とその制御方法及び画像入出力システム |
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- 1997-12-09 JP JP33903697A patent/JP3166692B2/ja not_active Expired - Fee Related
-
1998
- 1998-12-08 EP EP98123038A patent/EP0923035A3/en not_active Withdrawn
- 1998-12-08 US US09/207,205 patent/US6385319B1/en not_active Expired - Lifetime
Also Published As
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|---|---|
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