KR930004908B1 - 양방향 통신용 암호화/해독 시스템 - Google Patents

Abstract

내용 없음.

Description

양방향 통신용 암호화/해독 시스템

제1도는 회로의 전반적인 블록선도.

제2도는 제어논리의 기본 구조도.

제3도는 집적회로를 충족하기에 적합한 전형적 쌍안정회로도.

제4도 및 제5도는 델타 변조회로도.

* 도면의 주요부분에 대한 부호의 설명

10 : 기억장치(RAM) 14 : ULA회로

18 : 수정클럭(crystal clock) 22 : 표준접속회로

28 : 판독전용기억장치(ROM)

32 : 마스터클럭섹션(master clock section)

36,38 : 엎/다운계수기 48 : 주소 수정자(address modifier)

50 : 세그먼트제어기 52,54 : 아날로그-디지탈 변환기

60 : 멀티플렉서(multiplexor) 62 : 디멀티플렉서(demultiplexor)

64,66 : 디지탈-아날로그 변환기 76 : 주소계수기

80 : 동기화제어기

84 : 의사무작위 발생기(pseudo-random generator)

88 : 입력키이 90 : 타이머

92 : 수신동기화장치 94 : 전송동기화장치

98 : 래치(latch) 100 : NAND게이트

110,150 : D형 쌍안정회로 130,166 : 콘덴서

본 발명은 스크램블(scrambling)을 사용한 통신 시스템에 관한 것이다.

오늘날, 스크램블러 시스템은 다음의 류별로 분류될 수 있다.

(a) 분명치 않은 전송신호를 야기하며 특히 단지 소수의 허용 송신 주파수만이 존재하는 상호 무선 통신용으로, 일례로서 거의 보안은 제공하지 못하며 용이하게 가역되는 주파수 스펙트럼에 의존하는 단순하고 저렴한 시스템.

(b) 실제로 불가능하다 하지는 않더라도, 분석 목적을 위해 기록과 연속적 처리없이는 해독이 매우 어려운 매우 높은 보안 시스템으로 본 특허출원인 소유의 기본 디자인을 갖는 이와 같은 고 보안시스템은 유럽 특허출원 제 83303100.8호에 기술되어 있다.

(c) 기록 메세지의 분석을 따르는, 그러나 주파수 스펙트럼 변환과 같은 단순한 처리에 의하여 즉시 판별되지는 않는 중간 보안 시스템으로, 전형적인 이들 시스템이 시분산(time-dispersion)을 사용하며 그들 자체로서는 너무 짧아서 판별될 수 없는 세그먼트로까지 입력신호를 잘라서 이들 세그먼트들을 전송 목적으로 다시 배열함에 효과를 두는 시스템.

이같은 타입의 반 듀플렉스 시스템은 US-A 4 217 469에서 공개되어 있다. 하나는 암호화를 위하고 다른 하나는 해독을 위한 두개의 분리된 경로를 가지는 전 듀플렉스 시스템은 FR-A 2 379 947에서 공개되어 있다.

본 발명은 근본적으로 분류(c)의 스크램블러 시스템에 관계한 것이다.

본원 발명은 입출력 신호가 함께 존재하는때 이들 신호를 처리하는데에 기술적 요지가 담긴 것으로서, 이는 통상 듀플렉스(duplex) 동작으로 알려져 있다. 이와 같이 입력신호(첫번째 이진신호)와 출력신호(두번째 이진신호)가 함께 존재하는때 이들 입출력신호를 처리함과 관련된 종래의 기술은 입력신호와 출력신호에 제각기 작용하는 분리된 스크램블링(scrambling)과 해독(decoding)을 사용하는 것이었다. 따라서 이들 신호들은 제각기 경로가 배정된다. 이와 대비하여 본 발명은 입력신호와 출력신호를 하나의 단일 처리장치에 의해 동작하여지게 되는 하나의 단일 비트 스트림으로 혼합시키게 하는 것이다.

종래 기술로서 미국특허 제4,217,469호 시스템은 수신장치로부터의 입력신호를 해독을 위해 처리장치로 보내기도 하고 혹은 마이크로폰에서 발생된 출력신호를 암호화를 위해 처리장치로 보내기도 하는 스위치를 가진다. 이 시스템의 회로는 입력신호와 출력신호가 함께 존재하는때 이들 신호를 함께 혼합시키지 않는다. 다시 말해서 이같은 시스템은 한 세트의 신호에 대해서만 동작할뿐이다.

따라서 본 발명의 주요한 목적은 무전기, 전화 및 무선전화와 같은 표준 통신 시스템과의 접속을 위해 값비싼 제어 및 신호처리회로, 특히 필터를 사용하는 소위, 버켓-브리게이드(bucket-brigade) 시스템내 아날로그형 소자 사용의 시분할 기술에 의한 통상의 기구에 비교하여 매우 절감된 단가로 인크립션/디크립션(암호화/해독)(encryption/decription)을 용이하게 하는 것이다. 본 발명의 실시로 수백 파운드로부터 수십파운드에 이르기까지의 제조단가 절감을 가능케한다.

기본적으로, 본 발명은 디지탈 기술과 본래 판독-기록 저장장치(RAMs)와 완전 주문형 칩이나 반주문형 또는 배치, 구성가능의 논리장치(ULAs)등의 형태로 본래 이진 디지탈형 동작을 갖는 고체반도체 집적회로를 사용하는 목적을 성취한다.

본 발명에 따라 양방향성 통신 목적을 위한 암호화/해독 시스템은 함께 존재하는때 두방향 모두의 통신에 해당하는 이진 디지탈 신호로부터 한 단일 비트 스트림(bit stream)을 발생시키는 수단과 두방향의 통신 모두에 해당하는 각 구성신호의 다중 비트 세그먼트에 대한 시분할 기본원리에 입각한 암호화에 관계한 단일 비트 스트림을 저장 및 처리하기 위한 수단을 포함하여 출력신호의 암호화와 입력신호의 해독을 분리신호로 달성하도록 한다.

단일의 직렬 스트림을 만들기 위한 입력 출력 디지탈 신호의 멀티플렉싱은 시분할 목적을 위하여 순차시키는 것과는 다른 방식으로 적용된다. 우리는 단일의 직렬 스트림을 위한 비트-바이-비트(bit-by-bit) 인터리브를 성공적으로 사용하였으며 델타 변조 기본원리에 입각하여 암호화/해독 목적을 위한 표본화 및 계수화된 아날로그 신호에 관련하여 시분할을 위해 세그먼트당 2K비트까지를 사용하였다. 이는 샘플당 하나의 비트를 의미하는 것이며, 사용되어질 통신채널의 대역폭과 비교하여 매우 높은 표본추출률로서, 적어도 텔레비젼 시스템용으로 용이하게 사용될 수 있는 고주파 클럭 수정으로부터 분할되어 용이하게 사용할 수 있는 중간 대역폭의 약 100배에 달하는 것이다.

이와같이 비교적 매우 높은 표분 추출률을 사용함은 디지탈 회로로부터의 출력목적을 위한 아날로그 신호가 부수적인 고성능의 필터 또는 종래의 시분할 시스템에 의하여 만들어진 다른 특수신호 조절회로의 필요를 줄이거나 제거하기조차함을 의미하며, 다시 말해서 기존의 협대역폭 통신시스템의 정상적인 입/출력 접속장치만을 필요함을 의미하는 것이다.

기억장치(RAM)로 또는 이 장치로부터의 스트림을 직렬의 단일 비스 스트림으로 하므로써 제어목적을 위한 논리게이트의 요구조건에 커다란 경제성을 주며, 다중 비트 세그먼트의 시분할을 성취 및 해결하기 위한 처리는 계수기 제어하에 뒤이어 기록 또는 판독되는 상술한 세그먼트에 상응하는 기억 공간 주소법 블럭의 형태에 따라 행하여진다. 각 할당된 다중-세그먼트 블럭기억공간과 관련이 있는 각 입력 또는 출력신호를 고려할때, 이같은 공간은 가령 주기당 또는 프레임당 한번과 같이 효과적으로 주기적으로 채워지고 빠지게 된다. 이로 인한 결과로 출력신호는 이들의 다중-비트 세그먼트가 본래의 신호에 관련하여 암호화의 목적을 위하여 뒤섞인 채로 기억공간을 떠나게 되며, 반면 뒤섞여져 있는 입력신호는 정리되어서, 즉 해독되어져서 그 기억장치를 떠나게 된다.

특정한 한 예로서, 64K 동적 램칩(DRAM)과 4MHz의 C-MOS형 ULA 및 TV 클럭 수정을 사용하여 아날로그 신호를 계수화하기 위한 표본추출률은 3KHz의 전형적 음성 통신채널 대역폭에 비하여 300KHz에 근접될 수 있다.

특히 설명되어질 실시예에서, 이와 같이 섞고, 정리하는 것은 기억장치로 기록하고 이로부터 판독해내는 때 모두 행하여지며 각 입력 및 출력신호의 프레임을 위한 상응하는 기억공간이 계속되는 프레임을 위하여 연속 그리고 불연속(섞음/섞지 않음)으로 처리되며, 이는 논리제어를 매우 단순하게 한다.

입력 및 출력은 각 단에서 프레임-바이-프레임(frame-by-frame)(프레임마다)으로 동기화되어야 하며, 이와 같은 적절한 동기화는 널리 알려진 핸드 쉐이킹(hand-shake) 기본원리로 행하여질 수 있으며, 통신 채널의 대역폭(handwidth)에 적합하며 스트림의 마지막 펄스 식별을 용이하게 하기 위해 구성 펄스의 수와 이들 펄스의 각기 다른 펄스폭 모두에 대해 이미 정해진 주파수를 갖는 펄스 스트림을 사용하는 것이 좋다. 입출력 신호의 프레임이 단계로부터 벗어난 경우에는 분리된 주소법 수단이 제공되는 것이 또한 좋을 것이다.

프레임에서마다(from frame-to-frame) 같은 패턴의 섞음(shuffling)이 사용된 경우에는 입출력 신호에 할당된 기억공간들은 이들 신호가 인터리브(interleave)되는 것과 똑같은 식으로 인터리브될 수 있음이 분명하다. 그러나 우리는 이러한 패턴이 가령 의사무작위(pseudo-random)식으로 프레임간에 변화하는 것을 선호하는데 이는 통신채널지연으로 말미암아 각 스테이션에서의 입출력신호가 암호화의 상이한 프레임 패턴의 지배하에 있게 되도록함을 의미하는 것이다. 따라서 우리는 요구되는 바의 그같은 패턴과 두 신호가 상이한 블럭순서로 채워질(빼내어질) 필요가 있을때 구분되어질 이들 두 신호들을 위한 기억공간 모두를 제공하기 위해 동기화 제어에 응답하는 수단을 제공한다. 입출력신호를 식별하는 제어신호가 필요한 때 이와 같은 제어신호는 식별의 목적을 위하여 최대 유효 주소 비트(address bits)로 직접 사용할 수 있으며 이는 실지로 계속적인 동작을 위하여 기억된 시-연속 프레임에 상응하는 두 절반의 기억장치중 어느 부분이 관련된 것인가를 식별하기 위하여 판독과 기록을 위한 신호를 제어할 수 있다. 이와 같은 패턴의 변화는 코드 입력에 의한 의사무작위 동작의 특정 “시딩(seeding)”를 고려함으로써 기본적으로 변화되어질 수 있다.

각 신호의 프레임은 양자택일하여 기억되어지며, 따라서 기억공간의 이들 신호에 상응하는 블럭에서 위로 그리고 아래로 판독되는 것이 더욱 더 좋으며, 이는 암호화된 신호의 이해할 수 없는 전송을 개선시키도록 한다.

본 발명의 아날로그-디지탈 변환과 디지탈-아날로그 변환은 특별한 응용을 갖는다. 즉 예를들면 그 사용된 반도체 회로가 오늘날 전계효과 반도체 집적회로에서 적용되는 본질적으로 디지탈 타입의 동작을 갖는다는 것인데, 이때의 CMOS에서는 한 칩내에서 아날로그 및 디지탈 회로 작용을 제공하는 다른 집적회로(일반적으로 쌍극형 집적회로) 기술에 비교하여 매우 낮은 전력소비로 빠른 스윗칭과 높은 논리게이트 밀도를 허용하기 때문에 우리는 이에 대해 특히 관심이 있다. 우리는 CMOS 집적회로의 정상 전압범위/소전류 특성내에서 그리고 칩자체에서 아날로그 신호의 계수화가 달성될 수 있음을 밝혀냈는데, 이는 한 직렬비트 스트림, 즉 이해할 수 있는 아날로그 신호의 회복을 허용하도록 아날로그 신호의 상승 및 하강하는 진폭 익스커션(excursions)에 관계하여 ‘1’과 ‘0’(따라서 본래 디지탈의 특성인)에 해당하는 수준으로 연속적인 이진신호값(직렬 비트 스트림)을 제공하기 위한 델타 변조기술을 사용하여 가능해지게 된다.

본 발명의 실시예에서는 두 상태(쌍안정상태) 디지탈회로가 사용되는데 이는 한 출력, 보통 두개의 보수출력을 제공하며, 이들 보조출력중 하나는 이같은 회로로의 클록펄스 입력에 의하여 결정된 간격으로 취해진 표본에 따라 이들로의 자료입력 또는 인버스된 자료입력을 따라가는 타입의 회로이다. 즉, 이같은 회로는 본 발명의 실시예에서(비단 본 발명의 실시예에서 뿐만 아니라) 여러 구성논리 게이트를 사용하며, 계수화를 위하여 아날로그 신호를 자료입력으로 적용시키고 이들 아날로그 신호 또는 이에 관련된 신호를 사용하여 다양한 방법으로 실현될 수 있으며, 서로 반대되는 혹은 보수관계를 갖는, 요구된 출력비트 스트림의 소스(source)로서는 사용되지 않는 두 보수출력중 한 출력은 한 적분기능을 가지는 회로의 전기적 에너지 저장요소의 내용과 관계를 맺으며 따라서 이때의 적분기능 자체는 자료입력에 제공된 아날로그 신호와 관련이 있으며 이를 따르려할 것이다. 그러나 그러한 동안에도 상기 출력의 다른 신호와 관련하여서는 두상태 회로로부터의 한 자료 스트림으로서 입력신호의 충실히 복제된 코드화된 자료를 남길 것이다.

아날로그 타입의 통상적인 델타 변조기 배경을 돌이켜 보건데 이같은 변조기는 한 입력에서 아날로그 신호의 표본추출 비교기를 사용하며 다른 입력에서 비교기 출력에 따라 증분 또는 감소되는 따라서 여러 또는 가변의 임계값을 토대로 하여 동작하는 신호를 사용하는데 반해, 본 발명의 목적은 디지탈 회로에 적용되는 때 효과적으로 한 단일의 임계값에서 관련한 동작을 제공하게 되며, 이와 같은 준비가 반대-위상에서의 적분기 작용의 결과를 실제의 델타 변조신호로 효과적으로 상쇄시키는 한 적분 작용회로 또는 소자의 변환되어질 실제 아날로그 신호의 탭-오프(tapped-off)된 한 버젼을 사용하여 달성되도록 하는 것이다. 따라서 디지탈 자료 비트 스트림에 의하여 제어된 간단한 적분작용에 의하여 본래의 아날로그 신호에 대한 만족스러운 모방(emulation)을 회복시키는데 아무런 문제가 없게 된다.

기억 및 제어논리의 가능한 한 형태를 이제부터 첨부도면과 함께 상세히 설명한다.

제1도에서 기억장치(RAM)(10)는 주소법(addressing), 이진 디지탈 자료흐름 및 제어목적을 위하여 (12)에 의하여 반도체 집적회로(ULA)에 연결된다. ULA회로(14)는 수정 클럭 주파수(clock crystal frequency)에 의하여 펄스를 받도록 (16)에 의하여 수정클럭(18)에 연결된다. ULA회로(1)는 또한 양방향성 아날로그 신호(실제로는 음성인) 통과를 위하여 전화나 양방향성 무전기 세트와 같은 통신장비와 이와 관련된 채널용의 표준 접속회로(standard interfacing circuitry)(22)에 연결된다.

추가의 선택적인 회로가 (24)로 도시되어 있으며 (26)에 의하여 ULA회로(14)에 연결되어 있다. 추가의 회로는 ULA회로(14)에 의하여 암호화/해독 작용을 변화시키며 판독전용 기억장치(ROM)(28)를 갖는 것으로 도시되어 있고 이 장치는 프로그램 가능의 형태(PROM)을 지니기도 하며 조작원에 의하여 작동되는 키이타입의 장치와 같은 입력(30) 장치를 지니기도 한다.

ROM(28)의 실제 동작은 RAM(10)의 주소법에 관계한 정보를 제공하기 위하여 회로(14)에 대한 다음의 설명으로부터 잘 알 수 있는 방법으로 작용한다.

제2도에서 ULA회로(14)는 수정클럭(18)으로부터의 입력(16)을 위한 디바이더인 마스터 클럭 섹션(master clock section)(32)을 갖는다. 표준 4-43MHz T.V. 수정클럭(18)(실제는 4.433619MHz)을 사용하여 13-스테이지 디바이더(32)는 스테이지 출력(34)에서 계속해서 약 1KHz(실제로 1.082426KHz)로 반감되는 타이밍 신호의 준비된 습득을 가능하게 하며, 선택된 이와 같은 타이밍 신호는 ULA회로(14)의 제어목적으로 사용된다.

RAM(10)을 향한 자료흐름이 단자(12-IN)과 (12-OUT)에 도시되어 있으며 주소법 정보가 버스(12A)를 통하여 실제로는 동적램(DRAM)인 64킬로비트 RAM(14)에 대한 주소단자 A0-A7로 공급된다. 여기서 사용된 DRAM은 8비트 주소입력 A0-A7을 가지고 있으며 이와 같은 입력을 통하여 신호 비트 주소법이 이미 잘 알려진 연속적인 행렬 기본원리로 성취된다. 이를 위하여 12C에서 판독/기록(R/W), 열주소(CA) 및 행렬주소(RA) 신호가 필요하다. 버스(12A)는 두개의 업/다운 계수기(36)(38)로 도시된 바와 같은 빠른 계수 수단으로부터의 출력을 통과시키며 이때의 계수수단은 적어도 8비트 형이다. 이들 계수기(36)(38)는 RAM(10)에서 각 비트를 개별적으로 주소 지정하기 위하여 필요한 때 단일계수기(16비트까지, 단 아래참조)로 동작하도록 (40)에서 상호 연결된 올림수 단자를 갖는다. 계수기출력(42)(44)은 공동버스로 가며 주소수정자(modifier)(48)로 보내져 주소라인(12A)을 구동시킨다. 계수기(36)(38)의 출력은 (48)에서 처리되어 세그먼트 제어기(50)로부터의 출력에 따라 상기 언급된 바와 같이 세그먼트를 바탕으로 동작하게 된다.

전송은 아날로그 신호를 사용하며, 마이크로폰 또는 그와 유사한 것 및 (20A)와 (20B)의 라인으로 도시된 전송채널로부터 본래의 정보를 위한 아날로그-디지탈 변환기가 (52)(54)에 도시되어 있다. 라인(20A) 및 (20B)의 신호가 두개의 정보채널로 고려되어지며 이들 정보채널들은 (52)(54)에서 델타 변조식으로 계수화되어 라인(56)(58)을 통해 직렬 스트림의 비트신호(대략 277K 비트가 적합함)를 제공하도록 하고 이들 신호가 멀티플렉서(60)로 보내지며 멀티플렉서는 이들 비트 스트림을 인터리브(interleave)하도록 하여 라인 12-IN을 통해 효과적인 2배 주파수의 신호 비트 스트림(584K 비트가 적합함)을 제공하도록 한다. 적절한 타이밍 신호(T4)가 사용되어 클럭 디바이더(32)의 다섯번째 최소 유효 분할단계로부터 디지탈-아날로그 변환기(52)(54)를 제어하도록 사용하며, (T3)를 사용하여 예를들어 라인(34)으로부터 멀티플렉서를 네번째 최소 유효단계로부터 제어하도록 한다.

RAM(10)으로부터 자료를 판독하는 것에 대한 유사한 방법으로, 라인 12-OUT을 통해서 단일 비트 스트림이 디멀티플렉서(62)로 가며 다시 디지탈-아날로그 변환기(64)(66)로 가게되어 신호가 전송채널과 이에 연결된 헤드폰 또는 스피커(72A)(72B)로 전파된다.

주소수정자(48)는 상기 언급된 행렬 원칙에 따라 기억장치(10)의 각 주소법으로 올바른 비트 주소를 발생시킬 필요가 있다. 따라서 세그먼트는 최소 유효계수기(36)의 용량에 의하여 나타내지는 것 보다 큰 비트길이를 가질 것이 가정되며, 이는 모든 필요한 수정이 최대 유효계수기의 출력에 관계하여 발생함을 의미하며, 제어요소를 단순화함을 의미한다. 본 실시예에서의 이들의 선택은 근본적으로 각각 프레임(frame)마다 교대하여 그리고 입력과 출력 메세지에 대하여 동시에 수정을 하던지 또는 그렇지 않던간에 출력신호에 암호화하고 입력신호를 해독하기 위해 기록 또는 판독의 경우에 수정을 하는 것과 판독 및 기록에서 수정을 하지 않는 것이 있다. 이것은 기억공간 블럭을 세그먼트 비트길이와 같도록 규정한 것과 부합하며 또한 예를들어 프레임-바이-프레임(frame-by-frame)(프레임마다)와 같은 주기적 방식으로 블럭의 암호화/해독 패턴을 규정하는 라인(74)상의 신호에 부합하기도 하는 최대 유효계수기(38)의 출력비트에 관계하여 동작하는 논리(48L)에 의하여 용이하게 성취될 수 있다. 각 프레임은 분명히 비트의 용량과 동일한 숫자의 블록을 가지며, 8 또는 16이 만족할만한 것으로 알려져 왔다. 또한 입출력신호의 프레임은 멀티플렉서 주소법에 입각하여 함께 처리된다. 그러나 이들 프레임은 본 실시예에서와 같이 블럭패턴(block patterns)이 프레임간에 변하게 되면 전송지연으로 인하여 상이한 블럭패턴을 필요로 할 것이다.

제2도에는 분리된 주소계수기시스템(76)이 도시되어 있으며 이는 계수기(36)(38)와는 상이한 위상으로 동작하고 또한 프레임이 단계로부터 벗어나는 것에 대처하기 위해 출력신호가 아닌 입력신호에 기여하는 것으로 사용된다.

그럼에도 불구하고 계수기가 주소수정자(48)로 되돌아갈때 이는 인터리브된 기억장치로 기록과 판독을 위하여 한 세트 주기의 수정(modification)을 갖거나 혹은 갖지 않을 것이다. 제2도에서 이는 라인(74)를 통한 세그먼트 제어기(50)으로부터의 상이한 디지탈 단어, 즉 하나는 수정이 없는(즉 모두 ‘0’인), 하나는 출력신호를 위하여 그리고 하나는 입력신호를 위한 단어에 의해 가능해진다. 타이밍은 주소계수기 동작율의 2배이며 라인(12A)을 위한 출력버퍼(48B)와 상관관계를 갖는 것이 좋다. 논리(48L)는 조사테이블 또는 작동논리로서, 라인(74)을 통한 패턴 입력신호를 요구되는 상응하는 실제 주소수정으로 상호 관련시킬 수 있도록 한다.

세그먼트 제어기(50)은 적합한 논리를 포함한다.

래지스터 수단은 (50R)로 표시되어 있으며 요구되는 신호를 판독/기록(R/W) 및 입력/출력 신호 식별(A/B) 제어신호에 민감하에 반응하는 논리(50C)에 제어하에 라인(74)에 적용하고, 한 동기화와 관련된 신호(S)에 의하여 세트된 스택(50S) 자체의 상부와 저부로부터 레지스터수단의 적재를 제어하는데 작용한다. 이때 동기화 관련신호는 동기화가 표시된 후 전송지연을 나타내는 한 리세트신호(R)가 있은 후에 다수의 프레임 간격으로서 동기화 제어기에 의하여 발생된다. 연속의 각기 상이한 패턴을 지정하는 신호가 의사무작위 발생기(84)로부터 라인(82)를 통하여 이동될 수 있으며 이때의 발생기 자체는 입력키이(88)로부터 라인(86)을 통해 입력을 받게 된다(“시딩(seeding)”된다). 상기 입력키이는 제1도에서 (30)으로 표시되어 있으며, ROM(28)은 의사무작위 발생기(84)의 “시딩(seeding)”을 위한 레퍼터리(repertory)이거나 선택적인 주문-지정 의사무작위 발생기의 경우에 이에 대한 대체 레퍼터리가 될 수 있다.

또한 세그먼트 제어기로의 A/B 제어신호가 신호의 암호화/해독 프레임을 위한 주소지정 기억공간의 최대 유효비트와 일치하며, 이 신호가 주소수정자(48)와 따라서 라인(12A)으로 직접 보내어진다. 양자택일로 이들 신호는 주소수정자(48)로만 공급될 수 있으며 그 논리(48L)가 저장되어 프레임마다 적절한 디지탈 단어가 이용될 수 있도록 한다. 물론 U/D 제어신호는 주소계수기를 각각 채우는 것과 일치하며 출력 역게이트를 제어한다.

전기능과 타이밍의 제어가 (90)으로 나타내지며 계수기(36)(38)(76)(U/D)의 업/다운 동작을 제어하기 위한 이로부터의 출력이 디멀티플렉서(62)로 가서 기억장치(10)(R/W)의 판독/기록, 행(RA)과 열(A) 주소법 그리고 갱생(Re)을 제어하도록 하며, 그리고 인터리브된 기억된 자료(A/B)의 입출력신호 단어를 결정하도록 한다. 이들 모든 신호는 클럭 디바이더((32)(34)를 참조)의 출력으로부터 적당히 지연시킴에 의해 쉽게 유도되어진다.

기술된 바와 같이 회로(14)는 아날로그-디지탈 및 디지탈-아날로그 변환, RAM(10) 직렬 비트 저장 및 그에 대한 판독의 멀티플렉싱/디멀티플렉싱 그리고 개별적인 인터리브된 비트 스트림을 포함하여 전 비트 스트림의 이해가능(intelligible)/이해불가능 시간 순서 블럭에 관계한 RAM의 세그먼팅 등을 제어할 수 있다.

그러나 상기에 기술한 바와 같이, 통신장치는 도면과 관련되어져 설명되어진 동작에 관계하여 동기화되어져야함을 알 수 있다. 이것은 통신채널에 관계한 예정된 신호의 버스트를 인식 및 적용하는 수신 및 전송 동기화장치(92)(94)를 사용함으로써 용이하게 가능해지며 동기화 제어기(80)에 의해 제어된다. 이와 같은 장치는 채널(3KHz)의 주파수 특성내에 있는 디바이더(32)로부터의 신호중의 하나를 사용할 수 있다. 약 1KHz(실제로는 1.082426KHz)인 상기 언급한 가장 느린 신호, 예를들면 디바이더(32)의 최대 유효상태로부터의 신호가 적합하다. 따라서 전송 동기화장치(94)는 이같은 신호의 사전 고정 지속기간(0.118초, 예를들어 128주기가 적합하다. 계수기(94C)를 참조)을 적용하도록 하며, 수신 동기화장치(92)는 그와 같은 신호 보다 짧은 지속기간(96 연속주기가 적합하다. 계수기(92C) 참조)의 신호를 수신한 후에 동작하고, 다음에 수신된 버스트 또는 음이 끝나는 후연(그 마지막 주기, 92L 참조)을 탐지하도록 배치된다. 수신된 버스트가 끝나는 후연에서 수신기는 라인(96)을 통해 NAND게이트(100)을 경유해서 래치(98)로 한 출력을 제공한다.

그리하여 래치(98)는 출력(R)을 통하여 타이머(90), 계수기(36)(38)(76) 그리고 세그먼트 제어등을 리세트하고, 계수기(36)(38)(76)와 세그먼트 제어 등등을 리세트하며, 전송 동기화기로부터 게이트(100)으로의 라인(102)에 의해 동기화가 보장되며, 이는 동기화 음이 끝나는 곳에서 통신채널의 다른 한쪽끝을 리세트하기도 한다.

만약 통신이 나중에 명확하지 않거나 난해함을 없애려 한다면 채널의 어느 한 끝으로부터 동기화 위상의 반복을 강요하기 위하여 그와 같은 채널의 한 끝에서 동기화 제어기(80)으로부터 전송 및 수신 동기화기 모두로 라인(104)을 통해 한 리세트가 강제되어진다. 동기화기(92)(94) 및 래치(98)은 소위 “핸드쉐이킹” 프로토콜이라 하는 것에 쉽게 의존하도록 되는데, 이를 위하여 전송 동기화기가 개시단(initiating end)에서 실제의 응답이 의도된 수신단에서 얻어지는 때까지 동기화 신호의 버스트(burst)를 반복적으로 전송할 수 있으며, 그런 다음에야 비로서 래치가 래치의 각 스테이션을 활동시키게 만든다. 동기음의 버스트에서 충격계수(펄스나비, 94A 참조)의 규정된 변화를 준비하여 수신동기화기가 적어도 버스트가 끝나는곳 가까이에서는 버스트내에 있는 펄스너비 계산(92P)을 알게 되도록 하는 것이 더욱 더 유용하다. 동기화제어기(80)은 계수기(80C)를 포함하여 동기화의 시험회수를 가령 셋으로 제한하는 것이 좋다.

마스터 클럭 섹션(혹은 디바이더)(32)로 다시 돌아가서, 디멀티플렉서(62)와 변환기(64)(66)는 멀티플렉서(60)과 변환기(52)(54)에 적용된 것과 유사한 클럭펄스를 필요로 할 것이다. 몇개의 라인은 도면으로부터 생략되어 이해에 있어 명료함을 돕도록 하였다.

제3도에는, ULA회로(14)에서 사용되는 대표적인 두 상태회로 또는 쌍안정회로 또는 플립플롭의 논리도가 도시되어 있으며, 이같은 회로는 각각 아날로그-디지탈 및 디지탈-아날로그 변환을 위한 제4도 및 제5도에서의 D-타임 쌍안정회로(110×150)을 포함한다.

일반적으로 우리는 단일 K DRAM 칩과 600-게이트 ULA 칩 및 4.43MHz의 텔레비젼형 수정 클럭을 사용했으며, 이 모든 소자가 적절한 프린트 회로판에 분리되어 있거나 어느정도 혼성 또는 혼합되어 표본 추출전송률 277K 비트/초/채널에 해당하는 554K 비트/초/채널의 멀티플렉스된 직렬 비트 스트림 전송률에 이르게 되나, 관계한 통신채널(보다 높은 채널 대역폭 때문에 경우에 있어서는 필요한)을 위하여 다소의 신호조정(즉, 필터링)을 요구하기에 충분히 낮은, 그러나 아날로그 버켓 브리게이드 시스템 보다는 작지않은 다른 비트 스트림과 추출전송률이 사용될 수도 있으며, 지금까지 사용되어온 시분할 스크램블러에 관계하여 가격면에 있어서 같은 때에 스크램블러 시스템당 하나이상이 필요한 경우 상이한 크기와 형태를 갖는 기억 칩 또는 논리제어칩이 사용될 수 있고 이는 특별한 디자인이나 사용되어지는 주위의 소자, 즉 수신 및 전송용 기억장치에 편리하기도 하다.

제4도에서, 제2도에서 (52)와 (54)와 같은 아날로그-디지탈 변환기는 D형 쌍안정회로(110)(적용된 특정실시예 제3도 참조)가 보수관계의 출력 Q와

를 가지며 이들로부터의 데이타 출력과 그 보수인 출력이 라인(112)(114)에서 각각 취해지며, 정보신호와 타이밍신호 적용을 위하여 데이타 입력과 클럭 입력(D)(C)가 라인(116)(118)로부터 각각 취해진다. 이와 같은 쌍안정회로를 정상 사용하는때 데이타 입력(D)에서의 이진신호값은 클럭입력(C)에서 펄스에 의해 결정된 간격으로 표본되어지며 우세한 이진신호값이 Q출력에, 그 반대 이진신호값이

출력에 각각 나타나게 된다. 이진수 ‘0’은 낮고 이진수 ‘1’은 높은 이진신호값은 쌍안정회로(110)에 대한 임계값에 관계하여 D입력이 임계값 이하일때 Q출력은 낮아지고 D입력이 임계값 이상일때 Q출력이 높아진다.

D형회로(110)는 여기서 아날로그 입력신호에 관계하여 사용되나 일반적으로는 보다 큰 집적회로내에서 사용되며 더욱 설명될 구성요소와의 접속을 위하여 핀을 통하여 D입력라인(116)과 회로(110)의

출력라인으로의 접근을 허용케 한다. 이들 또 다른 구성요소는 접합점(126)을 향하여 증폭변화에 의하여 나타나는 정보내용을 담고 있으며 아날로그 신호의 통과를 위하여 아날로그 신호 입력단자(124)와 쌍안정회로(110)의 D입력 사이의 라인(116)내에 결합콘덴서(120)과 저항기(122)를 포함하며, 즉 회로접합점(126)을 향한 진폭변화에 의해 제공되는 정보내용을 갖는다. 다음에, 진폭-유효 아날로그 신호의 계수화는 쌍안정회로(110)의 신호 임계값 특성에 관계하며 콘덴서(130)과 집적작용에 관한한 기본적으로 반대편에 연결된 저항기(132) 및 (134)를 사용함으로써 성취된다.

따라서, 콘덴서(130)는 접지(136)와 저항기(132) 및 (134) 사이의 접점(138) 사이에 연결된다. 저항기중 하나(132)는 지로(140)내의 접점(126)에 연결되어 있으며 다른 저항기(134)는

출력라인(114)에 연결되어 있다. 진폭이 증가하는 접합점(126)에서의 아날로그 신호 효과는 저항기(132)와 콘덴서(130)의 조합에 의한 적분기 작용을 통하여 콘덴서(130)를 충전하려 하는 것이다. 즉 콘덴서 충전은 아날로그 신호의 상승을 뒤따르게 된다. 그러나 이와 동시에 적분기 작용을 위해 연결되기도한 저항기(134)와 콘덴서(130)의 조합은 물론 높거나 혹은 낮을 수 밖에 없는 쌍안정회로(110)의

출력을 수신한다. 더군다나 아날로그 신호의 요구되는 델타 변조와의 관계에서(즉 아날로그 신호가 상승할때는 언제나 쌍안정회로(110)의 Q출력에서 이진수 ‘1’ 신호수준) 쌍안정회로의

출력은 콘덴서(130)의 충전을 줄이기를 시도할 것이다. 따라서 저항기(132)(134)의 요구되는 효과는 아날로그 신호가 클럭펄스 사이에서 상승할때는 항상 쌍안정회로(110)의 D입력에서의 접합점(126)은 회로의 임계값 이상이리라는 것이다.

이와는 반대로 아날로그 신호가 떨어지는데, 즉 쌍안정회로(110)의

출력이 이진수 ‘0’수준(low)인때, 쌍안정회로(110)의 Q출력은 높게(high)될 것이며 저항기(134)를 통하여 콘덴서(130)로 하여금 쌍안정회로(110)의 D입력에서의 접합점(126)의 신호수준을 임계값 이하의 수준으로 떨어뜨리기에 충분한 영향을 가질 것이다. 우리는 이같은 효과가 쉽게 성취됨을 알았다.

따라서, 상승하는 아날로그 신호는 항상 콘덴서(130)에서의 충전을 증가시키고자 할 것이며,

출력에서의 낮은 수준은 콘덴서(130)을 방전시키도록 하여 아날로그 신호가 상승하거나 하강하던간에 이에 따라 쌍안정회로에 대한 임계값 이상 또는 이하의 신호수준에 일치하도록 실제 충전을 효과적으로 제한하도록 한다. 그런다음 하강에서 상승으로의 아날로그 신호 전이는 낮은

신호 수준의 효과적인 방전작용의 덕택으로 안정한 상태로 있게 할(아날로그 신호가 상승하는 한) 임계값 이상으로 콘덴서(130)에서의 충전을 즉시 증가시키며, 상승에서 하강으로의 신호 전이는 높은

신호수준의 충전작용조차 차단시키는 방전 덕택으로 다시 안정한 상태로 있게 할(아날로그 신호가 하강하는 한) 임계값 이하로 콘덴서(130)에서의 충전을 즉시 떨어뜨릴 것이다.

델타 변조에 의하여 필요한 때 일정 아날로그 신호의 어떤 주기도 콘덴서(130)가 적절한 수준의 충전을 찾으려하기 때문에 쌍안정회로의 Q출력으로부터 결과적으로 교대의 이진수 ‘1’과 ‘0’신호수준을 일으키도록 할 것이다.

제4도의 회로에서 델타 변조에 의하여 암호화된 아날로그 신호는 적분작용을 주는 관련된 저항기와 함께 칩밖의 콘덴서에 비례하는 적분작용을 사용하여 용이하게 성취되는데 각 이진수 ‘1’은 일정 할당량의 충전을 콘덴서에 더할 것이며, 각 이진수 ‘0’은 이와 같은 양의 충전을 빼내어 결과적 신호는 대개 본래의 신호와 크게 다르지 않은 크기의 신호를 발생시키도록 적분될 것이다.

제5도는 제2도의 (64) 및 (66)과 같은 디지탈-아날로그 회로를 도시한 것이며, 이는 또다른 칩내의 D형 쌍안정회로(150)를 사용한 것으로서, 지금은 D입력으로의 라인(152)를 통해 델타 변조의 비트 스트림을 위한 단지 표준 클럭 게이트로만 동작되어 C입력으로의 라인(156)을 통해 클럭신호에 의해 정확히 정해진 Q출력으로부터의 신호를 라인(154)를 통해 재생시키도록 한다. 라인(154)를 통한 Q출력신호의 이진수 ‘1’ 또는 ‘0’ 수준은 칩으로부터 접합점(158)을 통하여 저항기(164)로 그리고 콘덴서(166)을 통하여 접지(168)로 가게된다.

콘덴서(166)는 쌍안정회로(150)의 높은 Q출력값 각각에서 충전을 증가시키고 이와 유사하게 낮은 Q출력값 각각에서 충전을 감소시킴을 알 수 있다. 부가의 저항기(170)와 콘덴서(172)를 포함한 선택적 적분기가 첫번째 저항기(164)와 콘덴서(166) 사이에서 접점(174)와 연결되어 라인(174)를 통하여 단가(176)에서 재구성 아날로그 신호를 제공하도록 함이 더욱 더 도시되었다.

라인(154)에 있는 게이트를 통하여 다른 타이밍 또는 다른 제어신호가 적용될 수 있다는 것을 알 수 있다. 전회로가 인터리브(interleave)된 데이타 비트 스트림을 디멀티플렉스하는 시스템의 1/2(사실 전회로로부터 획득된)에 적합하기 때문에, 또다른 D형 쌍안정회로, 인버터 게이트 및 아날로그 복원 및 직선 적분 스테이지등이 두번째 비트 스트림을 위하여 또한 제공되리라는 것을 알 수 있다.

Claims (15)

1. 입력메세지 신호에 해당하는 첫번째 이진신호(입력신호)를 제공하기 위한 아날로그-디지탈 변환기(52), 출력 메세지 신호에 해당하는 두번째 이진신호(출력신호)를 제공하기 위한 아날로그-디지탈 변환기(54), 상기 첫번째와 두번째 이진신호가 함께 존재하는때 하나의 단일 비트 스트림으로 혼합시키기 위한 멀티플렉서(60), 그리고 상기 단일 비트 스트림을 기억시키기 위한 기억장치(10) 그리고 상기 첫번째와 두번째 이진신호의 다중-비트 세그먼트를 위해 시분할 방법으로 암호화와 관련된 상기 단일 비트 스트림을 처리하여 출력신호의 암호화와 입력신호의 해독을 분리된 신호로 달성시키기 위한 ULA회로(14)를 포함함을 특징으로 하는 양방향 통신용 암호화/해독 시스템.
2. 제1항에 있어서, 상기 첫번째와 두번째 이진신호를 상기 단일 비트 스트림으로 혼합시키기 위해, 시분할 목적으로 세그먼트시킨 것과는 상이한 시간 베이스(time basis)로 인터리브(interleave) 방법이 사용됨을 특징으로 하는 양방향 통신용 암호화/해독 시스템.
3. 제2항에 있어서, 표본(sample)당 하나의 비트 신호씩 상기 이진신호와 상응하는 아날로그 신호 사이에서 변환시키기 위한 디지탈-아날로그 변환기(64, 66)을 포함함을 특징으로 하는 양방향 통신용 암호화/해독 시스템.
4. 제3항에 있어서, 상기 이진신호를 혼합시킴이 비트를 교대시키는것(alternation bit-by-bit)임을 특징으로 하는 양방향 통신용 암호화/해독 시스템.
5. 제3항에 있어서, 한 입력에서의 첫번째 신호를 다른 한 입력에서의 신호에 의해 결정된 간격으로 표본추출시킬 수 있으며 첫번째 신호가 임계값 이상인가 혹은 그 이하인가에 따라 비트출력을 제공할 수 있는 한 쌍안정회로(110)을 포함하는 델타 변조 아날로그-디지탈 변환기(52, 54)를 가지며, 첫번째 신호가 진폭신호의 익스커션(excursions)를 따르는 전기적 에너지 저장수단인 콘덴서(130)으로 한 출력신호를 적용시킨 결과로 효과적으로 상쇄된 한 아날로그 신호임을 특징으로 하는 양방향 통신용 암호화/해독 시스템.
6. 제3항에 있어서, 한 입력에서의 첫번째 신호를 다른 한 입력에서의 신호에 의해 결정된 간격으로 표본추출(sampling)시킬 수 있으며 첫번째 신호가 임계값 이상인가 혹은 그 이하인가에 따라 비트출력을 제공할 수 있는 한 쌍안정회로(150)를 포함하는 델타 변조 디지탈-아날로그 변환기(64, 66)을 가지며, 첫번째 신호가 델타 변조 디지탈 신호이고 한 출력신호가 전기적 에너지 저장수단인 콘덴서(166)으로 제공되어 익스커션이 첫번째 신호의 축적된 비트값을 따르는 한 아날로그 신호를 발생시킴을 특징으로 하는 양방향 통신용 암호화/해독 시스템.
7. 제3항에 있어서, 전화 및 양방향 무전기와 같은 통신 채널의 대역폭과 비교하여 매우 높은 표본추출율을 갖는 표본추출 제어수단을 포함함을 특징으로 하는 양방향 통신용 암호화/해독 시스템.
8. 제7항에 있어서, 표본추출률이 적어도 상술한 대역폭 반의 적어도 100배임을 특징으로 하는 양방향 통신용 암호화/해독 시스템.
9. 제7항에 있어서, 표본추출 제어수단이 고속의 수정 클럭장치로부터 펄스 트레인 출력을 위한 마스터 클럭 섹션(32)를 통하여 유출된 타이밍 신호를 포함함을 특징으로 하는 양방향 통신용 암호화/해독 시스템.
10. 제1항에 있어서, 비트-주소지정 가능의 반도체 기억장치(10), 그리고 한 프레임을 구성시키는 다중-비트 세그먼트 각 세트로 할당된 기억공간을 위하여 연속으로 기억장치 주소를 발생시키기 위한 업 다운 계수기(36, 38)을 사용하는 기억장치 주소지정 수단을 포함하며, 기억장치 주소지정 수단이 각 프레임의 다중 비트 세그먼트에 상응하는 기억공간블록의 암호화/해독 패턴을 지정하기 위하여 각 프레임중에 동작하는 주소수정차(48)을 포함함을 특징으로 하는 양방향 통신용 암호화/해독장치.
11. 제10항에 있어서, 기억장치 주소지정 수단이 기억장치로 인터리브된 기록을 하고 이로부터 판독하기 위해 그리고 입력 및 출력신호의 프레임을 위해 기억주소를 입출력 신호를 단일 비트 스트림으로 혼합시키는 것과 상응하는 멀티플렉스된 방식으로 발생시킴을 특징으로 하는 양방향 통신용 암호화/해독장치.
12. 제10항에 있어서, 기억장치 주소지정 수단이 프레임간(from frame to frame)에 변화하는 신호를 규정하는 패턴을 제공하기 위한 수단(84)를 포함함을 특징으로 하는 양방향 통신용 암호화/해독장치.
13. 제11항에 있어서, 패턴규정수단(84)가 의사무작위(pseudo random) 발생기임을 특징으로 하는 양방향 통신용 암호화/해독장치.
14. 제12항에 있어서, 의사무작위 발생기에 요구된 시작신호를 제공하기 위한 조작원 작동가능 수단을 더욱 더 포함함을 특징으로 하는 양방향 통신용 암호화/해독장치.
15. 제9항에 있어서, 기억장치 주소지정 수단이 입출력 신호의 프레임을 위한 분리된 계수기 수단을 포함함을 특징으로 하는 양방향 통신용 암호화/해독장치.

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