JP2007158558A - 受信装置 - Google Patents

受信装置 Download PDF

Info

Publication number
JP2007158558A
JP2007158558A JP2005348668A JP2005348668A JP2007158558A JP 2007158558 A JP2007158558 A JP 2007158558A JP 2005348668 A JP2005348668 A JP 2005348668A JP 2005348668 A JP2005348668 A JP 2005348668A JP 2007158558 A JP2007158558 A JP 2007158558A
Authority
JP
Japan
Prior art keywords
signal
transmission
circuit
correct
reception
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005348668A
Other languages
English (en)
Inventor
Hiroshi Shimizu
浩 志水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yokogawa Electric Corp
Original Assignee
Yokogawa Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yokogawa Electric Corp filed Critical Yokogawa Electric Corp
Priority to JP2005348668A priority Critical patent/JP2007158558A/ja
Priority to EP06024736A priority patent/EP1793523A1/en
Priority to US11/607,959 priority patent/US20070140227A1/en
Publication of JP2007158558A publication Critical patent/JP2007158558A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Dc Digital Transmission (AREA)

Abstract

【課題】 クロックの同期を行うことなく高速のシリアル通信で高い通信効率を維持しながら通信を行うことが可能な受信装置を実現する。
【解決手段】 シリアル伝送路を用いてパケット通信を行う受信装置において、シリアル伝送路を伝播する伝送信号を異なる位相のクロック信号のタイミングで取り込んで受信データを生成する複数の受信回路と、これら受信回路でそれぞれ生成された受信データの正否をそれぞれ判定する複数の判定回路と、これら判定回路において正しいと判定された受信データを選択する選択回路とを設ける。
【選択図】 図１

Description

本発明は、シリアル伝送路を用いてパケット通信を行う受信装置に関し、特にクロックの同期を行うことなく高速のシリアル通信で高い通信効率を維持しながら通信を行うことが可能な受信装置に関する。
従来のシリアル伝送路を用いてパケット通信を行う受信装置に関連する先行技術文献としては次のようなものがある。
特表２００１−５２３９１３号公報 特開２００２−０５７６７４号公報 特開２００２−２０８９８８号公報 特開２００４−３２８４３４号公報
図８は従来のシリアル伝送路を用いてパケット通信を行うパケット通信システムの一例を示す構成ブロック図である。図８において、１はパケット信号を送信する送信装置、２はパケット信号を受信する受信装置、１００はシリアル伝送路である。
送信装置１の送信出力端子はシリアル伝送路１００の一端に接続され、シリアル伝送路１００の他端は受信装置２の受信入力端子に接続される。
ここで、図８に示す従来例の動作を説明する。送信装置１は、１つのデータを一括して送信するのではなく、送信する１つのデータを細かいブロック（以下、単にパケット信号と呼ぶ。）に分割し、個々のパケット信号をそれぞれ任意のタイミングでシリアル伝送路１００に送信する。
そして、受信装置２は、シリアル伝送路１００からそれぞれ任意のタイミングで個々のパケット信号を受信すると共に、受信した個々のパケット信号を組み合わせて前記１つのデータを再生してデータの受信を完了する。
但し、送信装置１と受信装置２との距離が離れている場合には、送信装置１側のクロックと受信装置２側のクロックとが同期している保証はなく、受信装置２側でクロックの同期を行わないと、データ転送が正しく行われない恐れがある。
このため、一般に、送信装置１は、シリアルデータであるパケット信号の先頭部分にプリアンブル信号を付加した信号（以下、単に伝送信号と呼ぶ。）を生成してシリアル伝送路１００に送信し、受信装置２は、受信した伝送信号の中の当該プリアンブル信号を用いてクロックの同期を行うことにより、データ転送を正しく行うことになる。
このような、プリアンブル信号を用いたクロックの同期を図９を用いて説明する。図９はシリアル伝送路１００に伝播する伝送信号の一例を示す説明図であり、図９（Ａ）は伝送信号であり、図９中”ＰＡ０１”はプリアンブル信号、図９中”ＤＡ０１”は伝送すべきパケット信号である。
送信装置１は図９中”ＤＡ０１”に示す送信すべきパケット信号の先頭部分に、自らのクロックに同期した信号を図９中”ＰＡ０１”に示すように付加して伝送信号を生成して送信する。
そして、受信装置２は当該伝送信号を受信し、受信した伝送信号の図９中”ＰＡ０１”に示すプリアンブル信号を用いてクロックの同期を行い、同期したクロックのタイミングで図９中”ＤＡ０１”に示すパケット信号を読み出すことにより、データ転送を正しく行うことが可能になる。
この結果、送信装置１側で送信すべきパケット信号の先頭部分にプリアンブル信号を付加して送信し、受信装置２側で当該プリアンブル信号を用いてクロックの同期を行った後、パケット信号を読み出すことにより、正常なデータ転送を行うことが可能になる。
また、図９中（Ａ）に示す伝送信号の内、図９中”ＤＡ０１”に示すパケット信号に対してマンチェスタ符号等の符号化を行うことにより、プリアンブル信号を用いてクロックの同期を行うのみならず、パケット信号を復号化する過程においてもクロックを抽出してクロックの同期を維持することができるので、より精度の高い受信を行うことが可能になる。
さらに、図１０は従来のシリアル伝送路を用いてパケット通信を行うパケット通信システムの他の例を示す構成ブロック図である。図１０において３はパケット信号を送信する送信装置、４はパケット信号を受信する受信装置、１０１及び１０２はシリアル伝送路である。
送信装置３のクロック出力端子はシリアル伝送路１０１の一端に接続され、シリアル伝送路１０１の他端は受信装置４のクロック入力端子に接続される。また、送信装置３の送信出力端子はシリアル伝送路１０２の一端に接続され、シリアル伝送路１０２の他端は受信装置４の受信入力端子に接続される。
ここで、図１０に示す従来例の動作を図１１を用いて説明する。図１１はシリアル伝送路１０１及び１０２に伝播するクロック信号及びパケット信号の一例を示す説明図であり、図１１（Ａ）はクロック信号、図１１（Ｂ）は伝送すべきパケット信号である。
送信装置３は、図１１（Ｂ）に示す送信すべきパケット信号をシリアル伝送路１０２に送信すると共に図１１（Ａ）に示すクロック信号をシリアル伝送路１０１に送信する。
そして、受信装置４は、シリアル伝送路１０１から受信した図１１（Ａ）に示すクロック信号を用いてクロックの同期を行いながら、同期したクロックのタイミングで図１１（Ｂ）に示すパケット信号を読み出すことにより、容易にデータ転送を正しく行うことができる。
しかし、図８及び図９に示すような従来例では、伝送信号（プリアンブル信号＋パケット信号）の先頭部分であるプリアンブル信号でのみクロックの同期を行うため、送信装置１と受信装置２とのクロックの誤差に起因して時間の経過とともにクロックの同期が維持できなくなってしまうので、パケット信号部分が長い場合には、全てのパケット信号を読み出すまでクロックの同期を維持することが困難になってしまうと言った問題点があった。また、高速シリアル通信の場合には、プリアンブル信号を長くする必要性があり、通信効率が低下してしまうと言った問題点があった。
また、図９中”ＤＡ０１”に示すパケット信号に対してマンチェスタ符号等の符号化を行うことにより、時間の経過とともにクロックの同期が維持できなくなることは回避できるものの、高速シリアル通信の場合には、符号化処理、復号化処理を高速で行わなければならず、回路設計が困難になってしまうと言った問題点があった。また、前者と同様に、高速シリアル通信の場合には、プリアンブル信号を長くする必要性があり、通信効率が低下してしまうと言った問題点があった。
さらに、図１０に示す従来例では送信すべきパケット信号を伝送させるシリアル伝送路１０２と他に、もう一本、クロック信号を伝送させるシリアル伝送路１０１が必要になり、シリアル伝送路の敷設コストが増加してしまう言った問題点があった。
従って本発明が解決しようとする課題は、クロックの同期を行うことなく高速のシリアル通信で高い通信効率を維持しながら通信を行うことが可能な受信装置を実現することにある。
このような課題を達成するために、本発明のうち請求項１記載の発明は、
シリアル伝送路を用いてパケット通信を行う受信装置において、
前記シリアル伝送路を伝播する伝送信号を異なる位相のクロック信号のタイミングで取り込んで受信データを生成する複数の受信回路と、これら受信回路でそれぞれ生成された前記受信データの正否をそれぞれ判定する複数の判定回路と、これら判定回路において正しいと判定された受信データを選択する選択回路とを備えたことにより、クロックの同期が不要になり、プリアンブル信号やマンチェスタ符号等の符号化が不要になるので、高速のシリアル通信で高い通信効率を維持しながら通信を行うことが可能になる。
請求項２記載の発明は、
シリアル伝送路を用いてパケット通信を行う受信装置において、
前記シリアル伝送路を伝播する伝送信号を位相が互いに１２０°異なるクロック信号のタイミングで取り込んで受信データを生成する第１、第２及び第３の受信回路と、これら第１、第２及び第３の受信回路でそれぞれ生成された前記受信データの正否をそれぞれ判定する第１、第２及び第３の判定回路と、これら第１、第２及び第３の判定回路において正しいと判定された受信データを選択する選択回路とを備えたことにより、クロックの同期が不要になり、プリアンブル信号やマンチェスタ符号等の符号化が不要になるので、高速のシリアル通信で高い通信効率を維持しながら通信を行うことが可能になる。
請求項３記載の発明は、
シリアル伝送路を用いてパケット通信を行う受信装置において、
前記シリアル伝送路を伝播する伝送信号をそれぞれ遅延させた複数の遅延伝送信号を生成し、前記伝送信号、前記複数の遅延伝送信号が互いに重なることなく、且つ、それぞれの信号間で位相差が異なるように遅延時間を調整する複数の遅延回路と、クロック信号で前記伝送信号と前記複数の遅延伝送信号とを順次取り込んで受信データを生成する受信回路と、この受信回路で順次生成された前記受信データの正否をそれぞれ判定する判定回路と、この判定回路において正しいと判定された受信データを選択する選択回路とを備えたことにより、クロックの同期が不要になり、プリアンブル信号やマンチェスタ符号等の符号化が不要になるので、高速のシリアル通信で高い通信効率を維持しながら通信を行うことが可能になる。
請求項４記載の発明は、
シリアル伝送路を用いてパケット通信を行う受信装置において、
前記シリアル伝送路を伝播する伝送信号をそれぞれ遅延させた第１及び第２の遅延伝送信号を生成し、前記伝送信号、前記第１及び第２の遅延伝送信号が互いに重なることなく、且つ、それぞれの信号間で位相差が互いに１２０°異なるように遅延時間を調整する第１及び第２の遅延回路と、クロック信号で前記伝送信号と前記第１及び第２の遅延伝送信号とを順次取り込んで受信データを生成する受信回路と、この受信回路で順次生成された前記受信データの正否をそれぞれ判定する判定回路と、この判定回路において正しいと判定された受信データを選択する選択回路とを備えたことにより、クロックの同期が不要になり、プリアンブル信号やマンチェスタ符号等の符号化が不要になるので、高速のシリアル通信で高い通信効率を維持しながら通信を行うことが可能になる。
請求項５記載の発明は、
請求項１乃至請求項４のいずれかに記載の発明である受信装置において、
前記判定回路が、
前記伝送信号から巡回冗長検査を計算し、前記伝送信号に付加されている巡回冗長検査と一致した場合には正しい受信データとして判定し、一致しない場合には、受信データが破損しているものと判定することにより、クロックの同期が不要になり、プリアンブル信号やマンチェスタ符号等の符号化が不要になるので、高速のシリアル通信で高い通信効率を維持しながら通信を行うことが可能になる。
請求項６記載の発明は、
請求項１乃至請求項４のいずれかに記載の発明である受信装置において、
前記判定回路が、
前記伝送信号からチェックサムを計算し、前記伝送信号に付加されているチェックサムと一致した場合には正しい受信データとして判定し、一致しない場合には、受信データが破損しているものと判定することにより、クロックの同期が不要になり、プリアンブル信号やマンチェスタ符号等の符号化が不要になるので、高速のシリアル通信で高い通信効率を維持しながら通信を行うことが可能になる。
請求項７記載の発明は、
請求項１乃至請求項４のいずれかに記載の発明である受信装置において、
前記判定回路が、
前記伝送信号からパリティを計算し、前記伝送信号に付加されているパリティと一致した場合には正しい受信データとして判定し、一致しない場合には、受信データが破損しているものと判定することにより、クロックの同期が不要になり、プリアンブル信号やマンチェスタ符号等の符号化が不要になるので、高速のシリアル通信で高い通信効率を維持しながら通信を行うことが可能になる。
本発明によれば次のような効果がある。
請求項１，２，５，６及び請求項７の発明によれば、複数の異なる位相のクロック信号のタイミングで伝送信号を取り込んで受信データを生成し、これらの受信データの中からＣＲＣ等により正しいと判定された受信データを選択することにより、クロックの同期が不要になり、プリアンブル信号やマンチェスタ符号等の符号化が不要になるので、高速のシリアル通信で高い通信効率を維持しながら通信を行うことが可能になる。
また、請求項３，４，５，６及び請求項７の発明によれば、伝送信号と、伝送信号をそれぞれ遅延させた複数の遅延伝送信号を生成し、伝送信号、複数の遅延伝送信号が互いに重なることなく、それぞれの信号間で受信回路のクロック信号との位相差が異なるように遅延回路の遅延時間を調整し、受信回路がクロック信号で伝送信号と複数の遅延伝送信号を取り込んで受信データを生成し、これらの受信データの中からＣＲＣ等により正しいと判定された受信データを選択することにより、クロックの同期が不要になり、プリアンブル信号やマンチェスタ符号等の符号化が不要になるので、高速のシリアル通信で高い通信効率を維持しながら通信を行うことが可能になる。
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る受信装置の一実施例を示す構成ブロック図である。
図１において、５はパケット信号を送信する送信装置、６，７及び８はクロック信号のそれぞれの位相が異なる受信回路、９，１０及び１１は受信したデータの正否を判定する判定回路、１２は正しい受信データを選択する選択回路、１０３はシリアル伝送路である。また、６，７，８，９，１０，１１及び１２は受信装置５０を構成している。
送信装置５の送信出力端子はシリアル伝送路１０３の一端に接続され、シリアル伝送路１０３の他端は受信装置５０を構成する３つの受信回路６，７及び８の受信入力端子にそれぞれ接続される。また、受信回路６，７及び８の出力はそれぞれ判定回路９，１０及び１１に接続され、判定回路９，１０及び１１の出力は選択回路１２の３つの入力端子にそれぞれ接続される。
ここで、図１に示す実施例の動作を図２，図３，図４及び図５を用いて説明する。図２、図３及び図４は各受信回路６〜８のクロック信号と伝送信号との関係を示すタイミング図、図５はシリアル伝送路１０３に伝播する伝送信号の一例を示す説明図である。
図２中（Ａ）、（Ｂ）及び（Ｃ）に示す各受信回路６，７及び８のクロック信号は互いに位相が”１２０°”異なっている。例えば、図２（Ａ）のクロック信号を基準とすれば、図２（Ｂ）に示すクロック信号は位相差が”１２０°”、図２（Ｃ）に示すクロック信号は位相差が”２４０°”という関係になっている。
そして、各受信回路６，７及び８は各々のクロック信号のタイミングで図２（Ｄ）に示す伝送信号を取り込んで受信データを生成して行く。
例えば、受信回路６が、図２中”ＴＭ１１”及び”ＴＭ１２”に示すクロック信号のタイミングで伝送信号を取り込んだ場合には、受信データはそれぞれ”０”及び”１”となる。
同様に、例えば、受信回路７が、図３中”ＴＭ２１”及び”ＴＭ２２”に示すクロック信号のタイミングで伝送信号を取り込んだ場合には、受信データはそれぞれ”１”及び”１”となり、受信回路７が、図４中”ＴＭ３１”及び”ＴＭ３２”に示すクロック信号のタイミングで伝送信号を取り込んだ場合には、受信データはそれぞれ”１”及び”０”となる。
そして、判定回路９，１０及び１１はこのように取り込まれた受信データが正しいか否かを判定する。
具体的には、図５に示すように伝送信号は、図５中”ＰＡ４１”に示すプリアンブル信号、図５中”ＨＤ４１”に示すヘッダ信号、図５中”ＤＡ４１”に示す伝送すべきパケット信号、図５中”ＦＣ４１”に示すＦＣＳ（Frame Check Sequence）信号から構成されているので、図５中”ＦＣ４１”に付加されている巡回冗長検査（Cyclic Redundancy Check：以下、単に、ＣＲＣと呼ぶ。）、チェックサム、パリティ等を用いて受信したデータの正否を判定する。
例えば、判定回路９〜１１は、図５中”ＰＡ４１”に示すプリアンブル信号、図５中”ＨＤ４１”に示すヘッダ信号及び図５中”ＤＡ４１”に示す伝送すべきパケット信号からＣＲＣを計算し、図５中”ＦＣ４１”に付加されているＣＲＣと一致した場合には正しい受信データとして判定し、一致しない場合には、受信データが破損しているものと判定する。
選択回路１２は、判定回路９，１０及び１１が正しい受信データと判定した受信データを選択して後段の回路に出力する。
すなわち、３つの受信回路６〜８は、位相が互いに”１２０°”異なるクロック信号で伝送信号を取り込んで受信データを生成し、判定回路９〜１１がＣＲＣ等により受信データの正否を判定し、選択回路１３が判定回路９〜１１で正しいと判定された受信データを選択することにより、クロック同期を行うことなくシリアル通信が可能になる。
この結果、複数の異なる位相のクロック信号のタイミングで伝送信号を取り込んで受信データを生成し、これらの受信データの中からＣＲＣ等により正しいと判定された受信データを選択することにより、クロックの同期が不要になり、プリアンブル信号やマンチェスタ符号等の符号化が不要になるので、高速のシリアル通信で高い通信効率を維持しながら通信を行うことが可能になる。
但し、現実には、受信装置５と３つの受信回路６〜８におけるクロックは同一ではないため必ず誤差が存在するので、誤差の最大値を”ａ％”とした場合、パケット信号のビット長は”ａ×１００（ｂｉｔ）”以下にすることが好ましい。
また、図１に示す実施例では受信装置５０が３組の受信回路及び判定回路と、選択回路により構成されるものを例示しているが、複数の遅延回路、１組の受信回路及び判定回路と、選択回路により構成されるものであっても構わない。
図６はこのような本発明に係る受信装置の他の実施例を示す構成ブロック図である。図６において、１３はパケット信号を送信する送信装置、１４及び１５は伝送信号を所定の時間だけ遅延させる遅延回路、１６は受信回路、１７は受信したデータの正否を判定する判定回路、１８は正しい受信データを選択する選択回路、１０４はシリアル伝送路である。また、１４，１５，１６，１７及び１８は受信装置５１を構成している。
送信装置１７の送信出力端子はシリアル伝送路１０４の一端に接続され、シリアル伝送路１０４の他端は受信装置５１を構成する２つの遅延回路１４及び１５の入力端子にそれぞれ接続されると共に受信回路１６の第１の受信入力端子にそれぞれ接続される。
また、遅延回路１４及び１５の出力は受信回路１６の第２及び第３の受信入力端子にそれぞれ接続され、受信回路１６の出力は判定回路１７に接続され、判定回路１７の出力は選択回路１８の入力端子に接続される。
ここで、図６に示す他の実施例の動作を図７を用いて説明する。図７は伝送信号とそれぞれ遅延された伝送信号の関係を示す説明図である。
図７中”ＴＭ５１”に示す時点で、受信回路１６にはシリアル伝送路１０４から図７中”ＣＳ５１”に示すような伝送信号が直接入力される。このため、受信回路１６は自らのクロック信号のタイミングで図７中”ＣＳ５１”に示すような直接入力された伝送信号を取り込んで受信データを生成して行く。
一方、遅延回路１４は入力された伝送信号に対して、「当該伝送信号の長さに相当する時間」＋「受信回路１６のクロック信号の位相の”１２０°”に相当する時間」＋「マージン時間」だけ遅延させて受信回路１６に入力する。
例えば、受信回路１６には、図７中”ＣＳ５１”に示すような伝送信号の後、図７中”ＤＬ５１”に示す時間遅延された図７中”ＤＳ５１”に示すような第１の遅延伝送信号が入力される
同様に、遅延回路１５は入力された伝送信号に対して、「当該伝送信号の長さに相当する時間」＋「当該伝送信号の長さに相当する時間」＋「受信回路１６のクロック信号の位相の”２４０°”に相当する時間」＋「マージン時間」＋「マージン時間」だけ遅延させて受信回路１６に入力する。
例えば、受信回路１６には、図７中”ＤＳ５１”に示すような第１の遅延伝送信号の後、図７中”ＤＬ５２”に示す時間遅延された図７中”ＤＳ５２”に示すような第２の遅延伝送信号が入力される。
ここで、受信回路１６のクロック信号と、図７中”ＣＳ５１”に示すような直接入力された伝送信号との位相関係を、図２中（Ａ）と図２中（Ｄ）との位相関係に相当するとした場合、受信回路１６のクロック信号と、図７中”ＤＳ５１”に示すような第１の遅延伝送信号との位相関係は、時間軸を揃えれば、図２中（Ｂ）と図２中（Ｄ）との位相関係に相当する。
同様に、受信回路１６のクロック信号と、図７中”ＤＳ５２”に示すような第２の遅延伝送信号との位相関係は、時間軸を揃えれば、図２中（Ｃ）と図２中（Ｄ）との位相関係に相当することになる。
このため、１つの受信回路１６では、時系列で図２中（Ａ）に示すクロック信号のタイミングで伝送信号を取り込んだ受信データ、図２中（Ｂ）に示すクロック信号のタイミングで伝送信号を取り込んだ受信データ、図２中（Ｃ）に示すクロック信号のタイミングで伝送信号を取り込んだ受信データが順次生成され判定回路１７に出力されて行くことになる。
そして、判定回路１７はこのように順次生成された受信データが正しいか否かを判定する。
具体的には、図５に示すように伝送信号は、図５中”ＰＡ４１”に示すプリアンブル信号、図５中”ＨＤ４１”に示すヘッダ信号、図５中”ＤＡ４１”に示す伝送すべきパケット信号、図５中”ＦＣ４１”に示すＦＣＳ信号から構成されているので、図５中”ＦＣ４１”に付加されているＣＲＣ、チェックサム、パリティ等を用いて受信したデータの正否を判定する。
例えば、判定回路１７は、図５中”ＰＡ４１”に示すプリアンブル信号、図５中”ＨＤ４１”に示すヘッダ信号及び図５中”ＤＡ４１”に示す伝送すべきパケット信号からＣＲＣを計算し、図５中”ＦＣ４１”に付加されているＣＲＣと一致した場合には正しい受信データとして判定し、一致しない場合には、受信データが破損しているものと判定する。
選択回路１８は、判定回路１７が正しい受信データと判定した受信データを選択して後段の回路に出力する。
すなわち、伝送信号と、伝送信号をそれぞれ遅延させた第１及び第２の遅延伝送信号を生成し、伝送信号、第１及び第２の遅延伝送信号が互いに重なることなく、尚且つ、伝送信号と受信回路１６のクロック信号との位相差に対して、伝送信号と第１及び第２の遅延伝送信号との位相差がそれぞれ”１２０°”及び ”２４０°”となるように遅延回路の遅延時間を調整し、受信回路がクロック信号で伝送信号と第１及び第２の遅延伝送信号を取り込んで受信データを生成し、判定回路１７がＣＲＣ等により受信データの正否を判定し、選択回路１８が判定回路１７で正しいと判定された受信データを選択することにより、クロック同期を行うことなくシリアル通信が可能になる。
この結果、伝送信号と、伝送信号をそれぞれ遅延させた複数の遅延伝送信号を生成し、伝送信号、複数の遅延伝送信号が互いに重なることなく、且つ、それぞれの信号間で受信回路のクロック信号との位相差が異なるように遅延回路の遅延時間を調整し、受信回路がクロック信号で伝送信号と複数の遅延伝送信号を取り込んで受信データを生成し、これらの受信データの中からＣＲＣ等により正しいと判定された受信データを選択することにより、クロックの同期が不要になり、プリアンブル信号やマンチェスタ符号等の符号化が不要になるので、高速のシリアル通信で高い通信効率を維持しながら通信を行うことが可能になる。
なお、図１に示す実施例では受信装置５０が３組の受信回路及び判定回路と、選択回路により構成されるものを例示しているが、勿論、これに限定されるものではなく、受信装置が４組以上の受信回路及び判定回路と、選択回路により構成されるものであっても構わない。この場合には、より精度の高い受信を行うことが可能になる。
また、図６に示す他の実施例では受信装置５１が２つの遅延回路、受信回路、判定回路及び選択回路により構成されるものを例示しているが、勿論、これに限定されるものではなく、受信装置が３組以上の遅延回路と、受信回路、判定回路及び選択回路により構成されるものであっても構わない。この場合には、より精度の高い受信を行うことが可能になる。
また、図６に示す他の実施例では説明の簡単のために、受信回路が３つの受信入力端子を有する旨記載されているが、勿論、１つの受信入力端子に時系列的に伝送信号（遅延のない伝送信号、それぞれ所定の時間遅延された２つの伝送信号）を入力しても構わない。
また、図１等に示す実施例ではシリアル通信を例にとって説明しているが、勿論、複数の伝送路を有するパラレル通信に適用することも可能である。
また、図５に示す伝送信号の一例では、プリアンブル信号が付加されているが、勿論、本願発明ではクロックの同期を行わないのでプリアンブル信号は伝送信号には必須ではない。
本発明に係る受信装置の一実施例を示す構成ブロック図である。 受信回路のクロック信号と伝送信号との関係を示すタイミング図である。 受信回路のクロック信号と伝送信号との関係を示すタイミング図である。 受信回路のクロック信号と伝送信号との関係を示すタイミング図である。 シリアル伝送路に伝播する伝送信号の一例を示す説明図である。 本発明に係る受信装置の他の実施例を示す構成ブロック図である。 伝送信号とそれぞれ遅延された伝送信号の関係を示す説明図である。 従来のシリアル伝送路を用いてパケット通信を行うパケット通信システムの一例を示す構成ブロック図である。 シリアル伝送路に伝播する伝送信号の一例を示す説明図である。 従来のシリアル伝送路を用いてパケット通信を行うパケット通信システムの他の例を示す構成ブロック図である。 シリアル伝送路に伝播するクロック信号及びパケット信号の一例を示す説明図である。
符号の説明
１，３，５，１３ 送信装置
２，４，１６，５０，５１ 受信装置
６，７，８ 受信回路
９，１０，１１，１７ 判定回路
１２，１８ 選択回路
１４，１５ 遅延回路
１００，１０１，１０２，１０３，１０４ シリアル伝送路

Claims (7)

  1. シリアル伝送路を用いてパケット通信を行う受信装置において、
    前記シリアル伝送路を伝播する伝送信号を異なる位相のクロック信号のタイミングで取り込んで受信データを生成する複数の受信回路と、
    これら受信回路でそれぞれ生成された前記受信データの正否をそれぞれ判定する複数の判定回路と、
    これら判定回路において正しいと判定された受信データを選択する選択回路と
    を備えたことを特徴とする受信装置。
  2. シリアル伝送路を用いてパケット通信を行う受信装置において、
    前記シリアル伝送路を伝播する伝送信号を位相が互いに１２０°異なるクロック信号のタイミングで取り込んで受信データを生成する第１、第２及び第３の受信回路と、
    これら第１、第２及び第３の受信回路でそれぞれ生成された前記受信データの正否をそれぞれ判定する第１、第２及び第３の判定回路と、
    これら第１、第２及び第３の判定回路において正しいと判定された受信データを選択する選択回路と
    を備えたことを特徴とする受信装置。
  3. シリアル伝送路を用いてパケット通信を行う受信装置において、
    前記シリアル伝送路を伝播する伝送信号をそれぞれ遅延させた複数の遅延伝送信号を生成し、前記伝送信号、前記複数の遅延伝送信号が互いに重なることなく、且つ、それぞれの信号間で位相差が異なるように遅延時間を調整する複数の遅延回路と、
    クロック信号で前記伝送信号と前記複数の遅延伝送信号とを順次取り込んで受信データを生成する受信回路と、
    この受信回路で順次生成された前記受信データの正否をそれぞれ判定する判定回路と、
    この判定回路において正しいと判定された受信データを選択する選択回路と
    を備えたことを特徴とする受信装置。
  4. シリアル伝送路を用いてパケット通信を行う受信装置において、
    前記シリアル伝送路を伝播する伝送信号をそれぞれ遅延させた第１及び第２の遅延伝送信号を生成し、前記伝送信号、前記第１及び第２の遅延伝送信号が互いに重なることなく、且つ、それぞれの信号間で位相差が互いに１２０°異なるように遅延時間を調整する第１及び第２の遅延回路と、
    クロック信号で前記伝送信号と前記第１及び第２の遅延伝送信号とを順次取り込んで受信データを生成する受信回路と、
    この受信回路で順次生成された前記受信データの正否をそれぞれ判定する判定回路と、
    この判定回路において正しいと判定された受信データを選択する選択回路と
    を備えたことを特徴とする受信装置。
  5. 前記判定回路が、
    前記伝送信号から巡回冗長検査を計算し、前記伝送信号に付加されている巡回冗長検査と一致した場合には正しい受信データとして判定し、一致しない場合には、受信データが破損しているものと判定することを特徴とする
    請求項１乃至請求項４のいずれかに記載の受信装置。
  6. 前記判定回路が、
    前記伝送信号からチェックサムを計算し、前記伝送信号に付加されているチェックサムと一致した場合には正しい受信データとして判定し、一致しない場合には、受信データが破損しているものと判定することを特徴とする
    請求項１乃至請求項４のいずれかに記載の受信装置。
  7. 前記判定回路が、
    前記伝送信号からパリティを計算し、前記伝送信号に付加されているパリティと一致した場合には正しい受信データとして判定し、一致しない場合には、受信データが破損しているものと判定することを特徴とする
    請求項１乃至請求項４のいずれかに記載の受信装置。
JP2005348668A 2005-12-02 2005-12-02 受信装置 Pending JP2007158558A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2005348668A JP2007158558A (ja) 2005-12-02 2005-12-02 受信装置
EP06024736A EP1793523A1 (en) 2005-12-02 2006-11-29 Receiver deploying error detecting means for synchronisation
US11/607,959 US20070140227A1 (en) 2005-12-02 2006-12-04 Receiver

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005348668A JP2007158558A (ja) 2005-12-02 2005-12-02 受信装置

Publications (1)

Publication Number Publication Date
JP2007158558A true JP2007158558A (ja) 2007-06-21

Family

ID=37697887

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005348668A Pending JP2007158558A (ja) 2005-12-02 2005-12-02 受信装置

Country Status (3)

Country Link
US (1) US20070140227A1 (ja)
EP (1) EP1793523A1 (ja)
JP (1) JP2007158558A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012120071A (ja) * 2010-12-03 2012-06-21 Ricoh Co Ltd 半導体デバイス、画像処理装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110007719A1 (en) * 2008-11-26 2011-01-13 Chi-Chen Lee Method for setting transmission timing of wireless communication apparatus

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0440126A (ja) * 1990-06-05 1992-02-10 Matsushita Electric Ind Co Ltd データ伝送装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1014585B (it) * 1974-04-11 1977-04-30 Sits Soc It Telecom Siemens Disposizione circuitale per la cor rezione dell errore di scorrimento nei sistemi di trasmissione a codi ce di impulsi
JPS5642825A (en) * 1979-09-14 1981-04-21 Clarion Co Ltd Compensating circuit for data reading clock
US5128945A (en) * 1989-12-21 1992-07-07 Stratacom, Inc. Packet framing using cyclic redundancy checking
AU744820B2 (en) * 1997-06-02 2002-03-07 Nokia Networks Oy A circuit and method for receiving data
US6008680A (en) * 1997-08-27 1999-12-28 Lsi Logic Corporation Continuously adjustable delay-locked loop
GB2366971A (en) * 2000-09-13 2002-03-20 Marconi Comm Ltd Bit and frame synchronisation
US7360142B1 (en) * 2004-03-03 2008-04-15 Marvell Semiconductor Israel Ltd. Methods, architectures, circuits, software and systems for CRC determination
TW200620938A (en) * 2004-09-07 2006-06-16 Nec Electronics Corp Synchronization device and semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0440126A (ja) * 1990-06-05 1992-02-10 Matsushita Electric Ind Co Ltd データ伝送装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012120071A (ja) * 2010-12-03 2012-06-21 Ricoh Co Ltd 半導体デバイス、画像処理装置

Also Published As

Publication number Publication date
US20070140227A1 (en) 2007-06-21
EP1793523A1 (en) 2007-06-06

Similar Documents

Publication Publication Date Title
US20200389244A1 (en) Method for a slave device for calibrating its output timing, method for a master device for enabling a slave device to calibrate its output timing, master device and slave device
US20120177160A1 (en) Communication circuit and method of adjusting sampling clock signal
JP2007282093A (ja) クロック信号発生装置及び方法
TWI438605B (zh) Method and device for aligning multi - channel data in transmission system
CN104052588B (zh) 用于为利用fec编码器的系统实现按ieee1588的精确时间戳的方法
JP2010098561A (ja) 直列信号の受信装置、直列伝送システムおよび直列伝送方法
JP2007148592A (ja) データ通信装置
JP4260688B2 (ja) データ送信装置、データ送受信システム、データ送信装置の制御方法およびデータ送受信システムの制御方法
CN108471308B (zh) 半导体装置以及数据同步方法
JP2007158558A (ja) 受信装置
JP2011061350A (ja) 受信装置及びその受信方法
CN1677376B (zh) 一种数据发生装置、数据接收装置以及图像数据处理装置
RU2491785C2 (ru) Способ передачи и приема тактового сигнала и устройство для передачи тактового сигнала
JPWO2004064351A1 (ja) 非同期伝送方法及びその回路
TWI254520B (en) Device and method for retraining a receiver, and a transmitter
JP2004310544A (ja) 非同期データ転送装置
KR20080007178A (ko) 집적 회로 간 고속 인터페이싱 장치 및 방법
US6944805B2 (en) Self orthogonal decoding circuit and self orthogonal decoding method
US12038864B2 (en) Signal processing circuit and reception device
JP4747085B2 (ja) 誤り訂正符号回路
JP6445890B2 (ja) 通信方法および通信システム
Jyothi et al. Implementation of low complex and high secured SPI communication system for multipurpose applications
US8352836B2 (en) Error addition apparatus
US7526017B2 (en) Transmitting device, receiving device, transmission system, and transmission method
JPS596647A (ja) シリアルデ−タ伝送同期方式

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080916

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110310

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110418

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111027