KR100576139B1 - 반도체집적회로장치 - Google Patents

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Abstract

발진회로는 저 스큐(low skew) 및 저 지터(low jitter)를 가진 클럭신호 및 클럭 분배회로 또는 회로 시스템을 마이크로 프로세서 등의 논리회로 및 메모리 회로에 제공한다. 또한, 안정한 클럭신호가 생성되어 분배되는 결과, 고속의 반도체 집적회로장치가 제공된다. 발진회로는 각각 발진노드를 가지는 복수의 발진기를 가진 반도체 집적회로장치내에 있고, 발진기의 각각의 발진노드는 폐 루우프(closed loop)인 도전성 배선에 의해 서로 접속된다. 발진기는 거의 동일한 주파수에서 동기되어 발진한다. 발진기는 접속점 사이에서 도전성 배선의 길이가 거의 같은 간격을 이루는 도전성 배선의 접속점에 접속되고, 발진기가 거의 동일한 위상을 가지고 발진하도록 동기한다. 도전성 배선은 또 접속점 사이에서 도전성 배선의 길이 간격이 최소 50㎛인 망(mesh) 형태로 형성될 수 있다. 발진기는 각각의 링 발진회로중 적어도 하나의 인버터 출력이 도전성 배선에 접속되어 있는 링(ring) 형태로 접속된 인버터를 가지는 링 발진회로이다. 택일적으로, 발진기는 도전성 배선에 접속된 적어도 하나의 인버터와 다단 접속된 인버터를 가지는 지연라인(delay line)이어도 된다.

Description

반도체 집적회로장치
본 발명은 발진회로 및 그것을 사용하는 저 지터(low jitter) 및 저 스큐(low skew)의 클럭 분배시스템을 포함하는 반도체 집적회로장치에 관한 것이다.
통상적인 PLL(Phase-locked loop)을 사용하는 클럭 생성방법은, 예컨대 IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL 27, NO 11, 1992년 11월(이후, "종래기술 예 A"라 한다)에 개시되어 있다.
도 2는 통상적인 PLL을 사용하는 클럭 생성장치의 구성을 나타낸다. 기준 클럭신호 fext는 회로의 외부로부터 PLL로 입력된다. PLL은, "PFD"(위상/주파수 비교기), "CP"(차지펌프), "LPF"(로패스 필터), "VCO0"(전압제어 발진기), "DIVN"(1/N 분주기), "DIV2"(1/2 분주기) 및 "N0"(클럭 분배 네트워크)를 포함한다. 이들 회로소자의 각각의 상세는 생략한다.
기준 클럭신호 fext 및 내부 클럭신호 fint의 위상 또는 주파수 사이의 차이는 위상/주파수 비교기(PFD)에 의해 비교되어 에러신호 UP 또는 DN이 출력된다. 에러신호는 차지펌프(CP)에 의해 아날로그 신호로 변환되어 신호의 고주파 성분이 로패스 필터(LPF)에 의해 제거된다. 그 결과 생성된 신호는 발진주파수 제어신호(VC)로서 전압제어 발진기(VCO0)로 입력된다. 전압제어 발진기(VCO0)의 발진출력은 분주기(DIV2)에 의해 상기 발진출력의 절반의 주파수를 가지고 듀티비가 50%인 발진출력 fint0으로 분주되어 클럭 분배 네트워크(N0)으로 입력된다.
클럭 분배시스템으로부터의 반환신호 fint는 1/N 분주기(DIVN)에 의해 주파수가 분주된다. 그 결과 생성된 신호는 위상/주파수 비교기(PFD)로 입력된다. 기준 클럭신호 fext 및 내부 클럭신호 fint의 위상은 위상 고정루우프(PLL0)에 의해 고정되고, 내부 클럭신호 fint의 주파수는 기준 클럭신호 fext의 N배로 된다.
내부 클럭신호 fint의 주파수는 매년 증가되고 있고, 클럭 분배 네트워크(N0)의 면적은 칩 면적의 증가에 따라 확대되고 있었다. 클럭이 넓은 면적에 걸쳐 고속으로 안정하게 공급되어야 할 때 클럭 분배시스템에 문제가 발생한다. 이러한 문제들은, 이하에 기술되는 바와 같이 종래기술 예 A에서 발생한다.
(1) 클럭 분배 네트워크의 지연시간, 즉 신호 fint0 및 fint의 지연은 1/fint와 비교해서 상대적으로 길어지게 된다. 그래서, 클럭 분배 네트워크의 스큐(skew)는 클럭 분배 네트워크와 위상 고정루우프(PLL0)가 결합된 전체 클럭 분배시스템의 성능에 영향을 미친다. 또한, 칩내의 클럭 공급범위가 다수로 분할되고, 독립적인 PLL이 각각의 클럭 공급 소범위(subrange)에 제공되는 방법이 있다. 그러나, 이 방법의 경우 이하에 기술된 문제들이 포함되어 있다.
(2) 일반적으로, PLL은 전원 노이즈, 기판 노이즈 등과 같은 노이즈에 대한 내성이 약하고, 이러한 노이즈는 신호 fint0의 발진주파수 및 위상의 "지터(jitter)"를 증가시킨다. 칩내에 다수의 PLL을 설치할 때는 각각의 PLL에 대한 노이즈 저감을 고려할 필요가 있다.
(3) 다수의 PLL의 총 면적은 전체 칩의 면적에 영향을 미친다. (2)와 같은 문제를 고려하면, 각각의 PLL의 면적은 더 증가한다.
(4) 독립적인 클럭공급 소범위 사이의 클럭 스큐는, TskewG + 2*TskewL + 2*Tjitter와 같이 매우 커지고, 여기서 TskewL은 각 클럭공급 소범위내의 스큐, Tjitter은 PLL의 지터, TskewG는 각각의 PLL에 이를 때까지 발생된 기준클럭의 스큐를 나타낸다.
(5) PLL이 다수 설치되어 있기 때문에 전력소비가 증가한다.
본 발명의 목적은, 상술한 문제점을 해결하기 위해 발진회로 및 그것을 사용하는 클럭 분배시스템을 포함하는 반도체 집적회로장치를 제공하는데 있다.
특히, 본 발명의 목적은, 서로 접속된 발진노드를 각각 가진 복수의 발진기를 가지는 반도체 집적회로장치를 제공하는데 있다. 바람직하게는, 발진기는 폐 루우프일 수 있는 도전성 배선에 의해 서로 접속된다.
본 발명의 다른 목적은, 발진기가 거의 동일한 주파수에서 동기되어 발진하고, 또 거의 동일한 위상에서 발진하는데 있다.
본 발명의 또 다른 목적은, 발진기가 접속점 사이에서 배선 길이가 거의 같은 간격을 이루는 배선 접속점에 접속되어, 발진기가 거의 동일한 주파수 및 위상에서 발진하도록 동기화하는데 있다.
본 발명의 바람직한 실시예에 있어서, 반도체 집적회로장치는 망 형태로 형성된 도전성 배선의 망의 교점에 접속된 복수의 발진기를 가지고, 접속점 사이에서 도전성 배선의 길이 간격은 모든 접속점 사이에서 거의 같다. 바람직하게, 길이 간격은 최소 50㎛이다.
본 발명의 다른 목적에 있어서, 발진기는, 각각의 링 발진회로중 적어도 하나의 인버터 출력이 도전성 배선에 접속된, 링 형태로 접속된 인버터를 가지는 링 발진회로이다. 또는, 발진기는 도전성 배선에 접속된 적어도 하나의 인버터와 다단 접속된 인버터를 가지는 지연라인이어도 된다.
본 발명의 다른 목적에 의하면, 클럭 분배회로를 가지는 복수의 회로 블록 과, 각 발진기의 발진노드를 서로 접속하기 위해 도전성 배선이 설치된 복수의 클럭 분배회로로 클럭신호를 출력하는 복수의 발진기가 반도체 집적회로장치에 설치된다. 이러한 배치에 있어서, 회로 블록은 논리회로 또는 메모리 회로를 구비할 수 있고, 복수의 발진기는 복수의 회로 블록과 일대일로 대응하여 설치될 수 있다.
본 발명의 또 다른 목적에 있어서, 반도체 집적회로장치는 발진회로의 출력을 서로 접속하는 배선을 가진 복수의 발진회로와, 발진회로에 접속된 복수의 클럭 분배회로와, 클럭 분배회로의 클럭신호를 기준 클럭신호와 비교하는 위상주파수 변환기를 포함하고, 발진회로는 위상주파수 비교기로부터 출력된 신호에 대응하여 발진주파수를 변경한다.
본 발명에 의하면, 거의 동일한 자연 발진주파수를 가지는 복수의 발진기와, 발진기의 각각의 출력을 서로 접속하는 도전성 배선이 반도체 집적회로장치에 설치된다. 그 결과, 발진기는 각각의 발진기에 대한 공급전압의 변동에 관계없이 거의 동일한 주파수에서 발진한다. 또한, 발진기는 공급전압의 변동에 관계없이 거의 동일한 출력주파수를 제공하기 위해 동기되기 때문에, 발진기는 반도체 집적회로장치상의 회로 블록으로 클럭신호를 분배하는 복수의 클럭 분배회로로 클럭신호를 공급하는데 적합하다. 그 결과, 본 발명의 바람직한 실시예에 의해 분배되고, 노이즈에 기인한 변동을 받지 않으므로 저 지터 및 스큐를 가지는 클럭신호가 제공된다.
도 1은 본 발명의 발진회로의 기본적인 실시예를 나타내는 도면으로서, 각각 인버터 110 - 11m, 120 - 12m 및 1n0 - 1nm으로 구성된 링 발진기 OSC1 - OSCn을 포함한다. 각 링 발진기의 발진노드중 하나는 노드 101 - 10n중의 대응되는 하나에 접속되고, 인접노드 101 - 10n은 바람직하게는 폐 루우프 형태인 배선에 의해 서로 접속된다. 또한, 바람직하게는 인접노드 사이에서 배선 길이 또는 거리의 간격(예컨대, 노드 101과 102 사이의 거리)은 등거리 l이다. 인버터 110 - 11m, 120 - 12m 및 1n0 - 1nm은 CMOS라도 되고, 이것에 한정되지 않는다. 간단히 하기 위해, CMOS형 인버터가 도 1 이하의 설명에서 사용되는 것으로 기술된다.
각 링 발진기 OSC1 - OSCn의 발진노드는 서로 접속되어 있기 때문에, 이들 링 발진기 OSC1 - OSCn은 거의 동일한 위상/주파수에서 발진한다.
도 3의 (a)는 링 발진기의 수가 4개인 경우의 회로 시뮬레이션 파형을 나타낸다. 종축은 시간을 나타내고, 횡축은 각 노드의 전압을 나타낸다. 동도에 있어서, V(x), 즉 V(101), V(102) 등은 노드 x의 전위를 나타낸다. 시뮬레이션에 사용된 트랜지스터는 각각 0.25㎛의 게이트 길이(Lg)를 가지는 CMOS이다. 인버터 110 - 11m, 120 - 12m 및 1n0 - 1nm은 모두 동일한 타입의 인버터이다(각 PMOS 트랜지스터의 게이트 폭 Wp는 10㎛이고, 각 NMOS 트랜지스터의 게이트 폭 Wn은 5㎛이다). 공급전압은 1.8V이고, 노드 사이의 거리 l은 3㎜이다. 초기 상태에 있어서, 각각의 노드 101 - 104는 초기치(시점 0ns에서)로서 다른 전위를 갖는다고 가정하였다. 시점 0ns에서 다른 위상이지만, 시점 0ns의 잠시 뒤에 안정된 정상상태에서 링 발진기 OSC1 - OSC4가 동일한 위상/주파수에서 발진되는 것을 알 수 있다.
이 방식에 있어서, 본 발명의 링 발진기의 구성의 결과로서, 거리 l만큼 서로 떨어진 인접 링 발진기는 동일한 위상/주파수에서 발진하게 된다. 거리 l은 1㎛ - 10㎜의 범위로 정할 수 있다. 발진주파수는 각각의 거리에 좌우되지 않는 이점이 있다.
상술한 바와 같이, 도 1에서 각각의 인접노드 사이의 거리가 모두 등거리 l로 설정되어 있지만, 항상 등거리일 필요는 없다. 이와 같은 경우, 정상 상태에서 각 링 발진기의 발진은 거의 동일한 주파수이지만, 동일한 위상일 필요는 없다. 각 링 발진기는 위상 δ1 - δn(각각의 인접노드 사이의 거리가 모두 등거리 l일 때, δ1 = δ2 = ... =δn을 유지한다)을 유지하는 동안 동기하여 발진한다.
또한, 각각의 링 발진기를 구성하는 인버터 110 - 11m, 120 - 12m 및 1n0 - 1nm은 도 3에 나타낸 것과 같이 모두 동일한 타입이지만, 항상 동일한 타입일 필요는 없다. 인버터가 동일한 타입이 아니면, 각각의 링 발진기는 거의 동일한 주파수를 가지고 발진하지만, 상술한 바와같이 정상 상태에서 동일한 위상은 아니다. 각 각의 링 발진기는 위상 δ1 - δn을 가지는 동안 동기하여 발진한다. 반대로, 위상 δ1 - δn은 각 링 발진기의 인버터 종류(부하 구동능력 등)를 조정하는 것에 의해변경될 수 있다. 각각의 인접노드 사이의 모든 거리가 모두 등거리 l로 설정되어 있지 않아도, 각 링 발진기의 위상 δ1 - δn은 이러한 특성을 이용하여 각각의 링 발진기의 인버터 종류를 조정하는 것에 의해 거의 동일한 위상으로 될 수 있다.
일반적으로, 인버터 11m - 1nm은 노드 101 - 10n 및 그들을 접속하는 배선을 구동시킬 필요가 있기 때문에, 각각은 비교적 높은 구동능력을 필요로 한다(CMOS 트랜지스터의 경우 게이트 폭이 확대된다). 따라서, 전력소비를 저감하기 위해, 예컨대 인버터 110, 111, ... 11m의 순서대로 부하 구동능력을 높이는 것이 효과적이다.
또한, 링 발진기에서 인버터의 단수가 동일할 필요는 없다. 링 발진기의 고유 발진주파수가 어느 정도 같으면, 본 발명의 구성은 정상 상태에서 각각의 링 발진기를 위상 δ1 - δn과 동기하여 동일한 주파수에서 발진하게 할 수 있다.
다음에, 공급전압 변동 또는 기판전압 변동과 같은 노이즈가 본 발명의 발진기에 작용되는 경우의 특성을 설명할 것이다.
도 3의 (b)는 링 발진기 OSC1만이 다른 링 발진기와 다른 공급전압을 가지는 경우의 회로 시뮬레이션 파형을 나타낸다. 링 발진기 OSC1의 공급전압은 2.0V이고, 다른 조건은 도 3의 (a)의 시뮬레이션과 같다. 시점 0ns의 잠시 뒤에 안정된 정상 상태에서 링 발진기 OSC1 - OSC4는 거의 동일한 위상/주파수에서 발진하는 것을 알 수 있다.
본 발명의 발진회로는, 링 발진기를 구성하는 각각의 공급전압이 변동하여도 전체 발진회로의 위상/주파수는 거의 변동하지 않는다(공급전압 변동도 기판전압 변동도 포함하지 않는 정상 상태에서 링 발진기가 위상 δ1 -δn을 가지는 경우, 공급전압 변동 및 기판전압 변동에 대해서 위상을 유지하도록 작용한다)는 특징을 가지는 다수의 링 발진기로 구성되어 있다.
이 효과는 링 발진기에 작용된 공급전압 변동이 다른 링 발진기의 공급전압에 영향을 미치지 않는 배치에서 더 커진다. 일반적으로, 집적회로내의 공급전압 변동은 국부적인 장소에서 발생한다. 따라서, 복수의 링 발진기에 의해 전원이 공유되는 경우, 거리 l이 길면 길수록 더 좋다. 또한, 각각의 링 발진기가 가능한 한 전원을 공유하지 않는 것이 바람직하다. 예컨대, 별도의 공급전압 발생장치 또는 공급전압 안정장치가 각각의 링 발진기에 사용되어도 된다.
공급전압 변동에 관련된 본 발명의 효과를 상술하였지만, 기판전압 변동에 관해서도 마찬가지이다.
도 4는 본 발명에 따라 상술한 노이즈 내성의 이점을 고려한 본 발명의 실시예를 나타낸다. 도 1의 실시예와 비교해서, 도 4의 실시예는 각각의 링 발진기 OSC1 - OSCn이 링 발진기의 쌍 (OSC1a, OSC1b) - (OSCna, OSCnb)으로 구성된 점이 다르다. 또한, 링 발진기의 쌍은 다른 공급전압 VDD1a - VDDna와 VSS1a - VSSna 및 VDD1b - VDDnb와 VSS1b - VSSnb에 접속되어 있다.
공급전압 변동과 같은 노이즈가, 공급전압 VDD1a - VDDna와 VSS1a - VSSna 및 공급전압 VDD1b - VDDnb와 VSS1b - VSSnb에 동시에 포함될 가능성은 노이즈의 국부성(locality) 때문에 낮다. 따라서, 공급전압 변동, 기판전압 변동 등에 기인한 노드 401 - 40n의 발진주파수 및 위상의 변동을 억제할 수 있다.
상술한 본 발명의 효과는, 공급전압 변동을 억제하기 위해 공급전압 사이에 삽입된 소위 바이패스 커패시터(디커플링 커패시터)의 효과와 유사하다. 패스 커패시터는 노이즈가 존재하지 않는 상태에서 소정의 전위(공급전압이라 불리는 전위)를 가지는 신호에 노이즈가 존재하는 경우, 소정의 전위를 유지하도록 작용한다. 반면, 본 발명의 발진기는 노이즈가 존재하지 않는 정상 상태에서 소정의 주파수/위상을 가지는 신호에 노이즈가 존재하는 경우 소정의 발진주파수/위상을 유지하도록 작용한다.
도 1 내지 도 4의 실시예에서 싱글-엔드 입/출력형의 인버터가 사용되고 있지만, 도 5에 나타낸 바와 같이 각각 다른 입출력을 가지는 차동 인버터 OSC1d - OSCnd를 사용하여도 된다(차동 인버터의 상세한 회로 예는 종래기술 예 A의 도 11에 기술되어 있어 그 설명은 생략한다). 이 경우, 차동 인버터는 정(正) 논리출력 및 부(負) 논리출력의 발진출력을 가지므로, 도 1의 노드 101 - 10n에 상당하는 것이 노드 (501a, 501b) - (50na, 50nb)로 되어 이중 레일(dual rail)을 형성한다.
게다가, 도 1 내지 도 5의 실시예에서 링 발진기는 발진노드중 특정 노드를 사용하여 상호 접속되어 있지만, 도 6에 나타낸 바와 같이 각 발진기의 복수의 노드(다른 위상을 가지는)를 사용하여 상호 접속하여도 된다. 도 6에 있어서, 각 링 발진기의 2개의 노드는 601a - 60na 및 601b - 60nb에 나타낸 바와 같이 상호 접속용으로 사용된다. 링 발진기 사이의 결합도는 도 1의 접속 양태의 경우보다 강하기 때문에, 노이즈의 내성이 향상된다.
도 7 및 도 8은 발진기의 접속에 대해서 상술한 실시예와 다른 본 발명의 실시예를 나타낸다. 도 1의 실시예와 비교해서, 도 7의 실시예는 링 발진기 OSC1 및 OSCn과 직접 접속하는 배선 부분이 존재하지 않는다는 특징이 있다. 이 경우, 노드 101 - 10n의 각 인접노드 사이의 모든 거리가 등거리 l이고, 모든 링 발진기 OSC1 - OSCn이 동일한 특성을 가지는 경우에도, 링 발진기 OSC1 - OSCn이 실제로 동일한 주파수에서 발진하여도 동일한 위상에서는 발진하지 않는다. 여기에서, 링 발진기 OSC1 - OSCn은 위상 δ1 -δn을 유지하는 동안 동기하여 발진한다. 위상 δ1 -δn은 각 인접노드 사이의 거리를 조정하고 또한 링 발진기 OSC1 - OSCn의 종류(부하 구동능력 등)를 조정하는 것에 의해 동일하게 될 수 있다. 예컨대, 발진회로의 양단에서 각 링 발진기 OSC1, OSCn의 부하 구동능력은 다른 링 발진기 능력의 절반으로 설정하여도 된다.
도 8은 xq망 형태의 도전성 배선에 의해 링 발진기가 서로 접속된 실시예를 나타낸다. 망 접속은 본 발명의 실용적인 적용에 유용하지만, 다양한 접속 양태가본 발명의 일부로서 고려되고, 접속 구성의 결과 링 발진기가 동기하여 발진하는 한 어떤 접속 양태가 사용되어도 된다. 본 발명에 의하면, 링 발진기의 노드를 통해 거의 동일한 고유 발진주파수를 가지는 복수의 발진기가 접속되므로, 링 발진기는 거의 동일한 주파수에서 발진한다. 그 결과, 도 8의 배치에 의한 효과는 도 1 내지 도 4에 나타낸 각 실시예에 의해 달성된 것과 유사하다. 다음에, 본 발명의 발진기 또는 발진회로를 사용하는 실시예가 도 1의 실시예를 사용하여 간단히 검토될 것이다.
도 9는 본 발명의 발진기를 사용하여 클럭이 복수의 논리회로로 공급되는 본 발명의 실시예를 나타낸다. LOG1 - LOGn은 논리회로를 나타내고, 711 - 71n은 버퍼를 나타낸다. 도 1의 실시예와 비교해서, 버퍼 711 - 71n은 도 1의 노드 101 -10n에 대응하는 노드 701 - 70n에 접속되어 있고, 이들 버퍼의 출력 721 - 72n은 논리회로 LOG1 - LOGn으로 각각 공급되고 있다. 상술한 바와 같이, 링 발진기는 노드 701 - 70n에서 거의 동일한 주파수 및 거의 동일한 위상에서 발진한다(상술한 바와 같이 링 발진기는 위상 δ1 -δn을 가지고 발진할 수 있지만, 간단히 하기 위해, 동일한 위상의 발진을 제공하기 위해 접속되어 있는 것으로 가정한다). 그래서, 스큐를 가지지 않는 클럭신호가 논리회로 LOG1 - LOGn로 공급될 수 있다. 또한, 상술한 바와 같이 노이즈 내성에 기인하여 지터가 작은 클럭신호가 공급될 수 있다. 물론, 버퍼 711 - 71n은 생략하여도 된다. 버퍼 711 - 71n이 존재하면, 논리회로 LOG1 - LOGn으로부터 발진기로의 노이즈 전파가 억제될 수 있다.
도 3의 (b)에 나타낸 바와 같이, 노이즈가 있는 경우의 노드 701 - 70n에서의 스큐는 노드의 전위가 변화한 다음에 어느 정도의 시간 주기가 경과된 후 감소된다. 따라서, 노드 701 - 70n과 접속된 버퍼 711 - 71n은 바람직하게는 슈미트(Schmit) 입력으로 하는 것이 좋다. 그래서, 버퍼 711 - 71n의 출력 스큐는 감소될 수 있다.
도 9의 실시예에 있어서, 각각의 논리회로 LOG1 - LOGn로 입력되는 클럭신호 721 - 72n의 위상은 대응하는 버퍼 711 - 71n의 지연시간을 조정하는 것에 의해 각각 지연하는 방향으로 조정될 수 있다.
도 10은 각각의 논리회로로 공급되는 클럭신호 721 - 72n의 위상이 그것을 진행하는 방향으로 더 조정될 수 있는 실시예를 나타낸다. 링 발진기와 상호 접속되는 링 발진노드 801 - 80n과 다른 발진노드(831a, 831b, 831c,...) - (83na, 83nb, 83nc,...)가 선택되고, 선택된 발진노드는 버퍼 711 - 71n과 접속되어 있다.예컨대, 발진노드 831a는 하나의 인버터 단에 대한 발진노드 801보다 빠른 위상에서 발진한다(링 발진기가 동일한 종류의 p단 인버터로 구성되어 있다는 가정하에서 위상이 360/p도 빠르다). 따라서, 버퍼 711을 사용하여 발진노드 831a로부터 논리회로 LOG1로 클럭이 공급되면, 그 위상은 발진노드 801로부터 버퍼를 통해 생성된 논리회로의 클럭보다 빠르다.
도 11은 본 발명의 발진회로가 PLL의 전압제어 발진기 VOC에 적용된 실시예를 나타낸다. VCO1 - VCOn은 전압제어 발진기를 나타내고, fint1 - fintn은 그 출력신호를 나타낸다. 901 - 90n은 버퍼를 나타내고, N1 - Nn은 클럭 분배 네트워크를 나타낸다. 도 7의 실시예와 비교해서, 전압제어 발진기 VCO1-VCOn은 링 발진기 OSC1 - OSCn에 대응하고, 발진주파수 제어신호 VC는 PLL 구조에 의해 제어되어 위상 고정루우프 PLL1을 구성한다. 게다가, 버퍼 901 - 90n의 출력인 전역클럭(global clock) 911 - 91n은 클럭 분배 네트워크 N1 - Nn에 접속된다.
간단히 하기 위해, 전압제어 발진기 VCO1 - VCOn의 접속 형태는 도 1에 나타낸 것과 같지만, 도 4 내지 도 8에 나타낸 어떤 타입의 접속 형태도 사용될 수 있다. 또한, 도 2의 종래기술 예와 비교해서, 도 11의 실시예에서는 1/2 분주기 DIV2에 대응하는 어떤 회로소자도 나타나지 않지만, 필요하다면 이런 소자는 버퍼 901 - 90n의 전단 또는 후단에 접속될 수 있다.
발진기 VCO1 - VCOn의 각각의 회로예가 도 12의 (a) 및 (b)에 나타나 있다. 도 12의 (a)는 각각 싱글-엔드 입/출력을 가지는 인버터 1000 - 100m으로 구성된 발진기를 나타낸다. 각 인버터의 지연시간은 발진주파수 제어신호 VC의 값에 따라 변화하므로, 발진출력 fint1의 발진주파수는 발진주파수 제어신호 VC의 값에 따라 변화한다(인버터의 상세한 회로 예가 종래기술 예 A의 도 4에 기술되어 있으므로, 그 상세는 도면에서 생략한다).
한편, 도 12의 (b)는 차동 입/출력을 각각 가지는 차동인버터 1010 - 101m으로 구성된 발진기를 나타낸다. 도 12의 (a)와 같은 방식으로, 각 차동 인버터의 지연시간은 발진주파수 제어신호 VC의 값에 따라 변화하고, 발진출력 fint1 및 /fint1의 발진주파수는 발진주파수 제어신호 VC의 값에 따라 변화한다(차동 인버터의 상세한 회로예는 종래기술 예 A의 도 11에 기술되어 있으므로, 그 상세는 도면에서 생략한다).
도 13은 도 11에 나타낸 클럭 분배 네트워크(N0)의 상세도이다. 110O - 110k는 클럭 분배선을 나타내고, 111O - 111k는 국부적인 버퍼를 나타낸다. 각 클럭 분배선 110O - 110k의 길이는 전역클럭 911로부터 국부적인 버퍼 111O - 111k까지의 길이가 같게 되도록 칩 레이아웃상에 설정된다. 따라서, 국부적인 버퍼 111O - 111k의 특성은 거의 동일하다(이후, "정합" 되었다고 한다). 게다가, 노이즈 없을 때, 국부적인 클럭출력 out1 - outk의 스큐는 0으로 된다.
동일한 발진주파수 제어신호 VC가 전압제어 발진기 VCO1 - VCOn으로 공급되기 때문에, 상술한 바와 같이 발진출력 fint1 - fintn은 거의 동일한 주파수/동일한 위상을 가지고 발진한다(도 8까지의 도면에 나타낸 실시예와 관련하여 기술된 바와 같이 전압제어 발진기 VCO1 - VCOn은 위상 δ1 - δn을 가지고 발진할 수 있지만, 간단히 하기 위해, 거의 동일한 위상의 발진을 제공하기 위해 접속되어 있는 것으로 가정한다). 따라서, 국부적인 클럭출력 out1 - outk는 거의 동일한 주파수 및 위상에서 발진한다. 게다가, 도 10 이전의 도면에 나타낸 실시예에서 달성된 것과 유사한 노이즈 내성이 달성되기 때문에, 공급전압 변동 또는 기판전압 변동에 의한 출력의 스큐/지터는 거의 증가하지 않는다.
도 14는 반도체 집적회로장치중에서도 PLL에서 고성능을 필요로 하는 마이크로 프로세서에 도 11의 PLL이 적용된 실시예를 나타낸다. 1200은 마이크로 프로세서를 나타내고, 1201 - 1203은 논리회로 블록을 나타내며, 소자 1211 - 1213은 도 11의 클럭 분배 네트워크에 대응한다. 논리회로 블록의 기능은 특별히 한정되는 것은 아니다. 논리회로 블록은 산술 연산장치 등에 내장된 데이터 경로 또는 캐시와 같은 메모리 또는 그 콘트롤러일 수 있다.
전역클럭 1231 - 1233은 위상 고정루우프 PLL1로부터 출력된다. 전역클럭 1231 - 1233은 클럭 분배 네트워크 1211 - 1213에 의해 각 논리회로 블록내의 지역클럭 1241로 분배된다. 최후에, 지역클럭 1241은 래치 1220과 같은 회로의 클럭 입력장치로 공급된다.
도 11의 실시예와 같이, 공급전압 변동 또는 기판전압 변동에 따라 지역클럭 1241의 스큐/지터는 거의 증가하지 않는다. 또한, 위상 고정루우프 PLL1 내의 전압제어 발진기 VCO1 - VCOn은 칩내에 산발적으로 위치되고, 할당된 회로블록 근처에 배치되므로, 전압제어 발진기 VCO1 - VCOn의 클럭 출력으로부터 대응하는 클럭출력을 사용하는 래치와 같은 회로까지의 경로가 단축될 수 있다(경로는, 예를들어 도 14의 전역클럭 1231, 클럭분배 네트워크 1211 및 지역클럭 1241을 포함한다). 경로가 단축되면, 거기에 관련된 지연시간이 단축될 수 있다. 따라서, 경로에서 발생된 스큐 또는 지터가 전체 클럭 분배시스템의 성능에 미치는 영향을 완화할 수 있다.
칩내의 클럭공급 범위가 다수로 분할되고, 그 결과 생성된 클럭공급 소범위에 독립적인 PLL이 각각 배치된 배치(이하, "다중 PLL 구조"라고 부른다)에 있어서, 독립적인 클럭공급 소범위 사이의 클럭 스큐는 TskewG + 2*TskewL + 2*Tjitter로 되고, 여기서 TskewL은 각 클럭공급 소범위내의 스큐를 나타내고, Tjitter은 PLL의 지터를 나타내며, TskewG는 각각의 PLL에 이를 때까지 발생된 기준클럭의 스큐를 나타낸다. 본 발명의 배치에 의해, 클럭 스큐는 2*TskewLN + TjitterN이 되고, 여기서 TjitterN은 위상 고정루우프 PLL1로부터 출력된 전역클럭의 지터를 나타내고, TskewLN은 클럭분배 네트워크 1211 - 1213의 하나에 대응하는 스큐를 나타낸다. TskewL = TskewLN으로 가정되어도, 본 발명에 의한 클럭 스큐는 감소될 수 있다. 실제로, 상술한 바와 같이 본 발명의 PLL에 대해 TjitterN 〈 Tjitter가 유지되므로, 본 발명의 배치는 클럭 스큐를 현저하게 감소시킬 수 있다.
게다가, 다중 PLL 구조보다 많은 수의 VCO가 칩내에 산발적으로 위치되어 동기되는 본 발명의 구조에 의해 칩 면적은 더 축소될 수 있다.
PLL 구조를 사용하여 외부클럭 및 내부클럭이 동기되는 각각의 실시예가 상술되었지만, 지연된 고정루우프(DLL) 구조가 사용되어도 된다. 예컨대, 도 1의 링발진기를 지연라인으로 교체하는 것에 의해 DLL이 구성되는 방식으로, 본 발명은 DLL에 용이하게 적용된다.
도 15는 이러한 실시예를 나타낸다. 또한, 도 16은 도 15의 지연라인을 가변지연라인으로서 배치하는 것에 의해 DLL이 구성된 실시예를 나타낸다. 도 11의 실시예와 비교해서, 도 16의 실시예는 기준클럭 fext가 가변 지연라인 VDL1 - VDLn으로 입력되는 점이 다르다. 반면에, 도 2 내지 도 14에 나타낸 본 발명의 각각의 실시예에 도 15의 실시예를 적용할 수 있다는 것은 분명하다.
상술한 각각의 실시예는 단일 칩내에 본 발명이 적용된 경우에 상당하지만, 분명히 각각 복수의 칩을 포함하는 반도체 집적회로장치의 실시예에 확대될 수 있다. 예컨대, 본 발명은 각각 별도의 칩을 사용하여 논리회로 블록 및 거기에 할당된 전압제어 발진기 VCO를 구성하는 도 14와 같은 경우 또는 각각 별도의 칩을 사용하여 링 발진기가 구성되는 도 1과 같은 경우에 용이하게 적용된다.
게다가, 상술한 실시예는 소위 게이트 클럭과 같은 전력소비를 저감하는 방법은 전혀 포함하지 않는다. 그러나, 예컨대 도 10의 버퍼 711 - 71n이 게이트 회로로 변경되어 구성되는 경우에 본 발명은 용이하게 적용된다. 여러 가지 다른 방법들이 있지만, 본 발명은 이러한 방법에 특별히 한정되는 것은 아니며, 전력소비를 저감하는 하나의 방법이 도 17a에 나타낸 배치에 의해 제공된다.
도 17a에 있어서, 전력소비를 선택적으로 저감하기 위해 본 발명에 사용된 다수의 발진기의 일부만이 항상 동작될 필요가 있는 스위치를 사용한 배치가 나타나 있다. 도 17b는 도 17a에 나타낸 스위치중 하나의 바람직한 실시예를 나타낸다.
도 17a에 나타낸 바와 같이, 도 8의 실시예에 따라 n×q의 망에 링 발진기가 접속되는 실시예에서 스위치는 링 발진기를 상호 접속하는 배선과 접속되어 있다. 예컨대, 스위치는 도 17b에 나타낸 CMOS라도 되지만, 그것에 한정되는 것은 아니다.
모든 링 발진기가 동작되어야 하는 경우, 모든 스위치는 턴 온(turn on)된다. 한편, 예컨대 바람직하게는 링 발진기 OSC11, OSC12, OSC21, OSC22만이 동작되고, 다른 발진기가 동작되는 경우에는, 스위치 SW1213, SW2223, SW2232, SW2131은 턴 오프(turn off)된다. 스위치 SW1213, SW2223, SW2232, SW2131을 턴 오프하는 것에 의해, 비동작 링 발진기가 링 발진기 OSC11, OSC12, OSC21, OSC22에 영향을 미치지 않는다. 클럭신호를 회로의 일부에만 공급하여 전력소비를 저감하기 위해, 예컨대 본 발명의 구조 및 제어방법이 사용될 수 있다.
상술한 예에 있어서, 링 발진기의 주파수는 발진주파수 제어신호에 의해 제어되는 것이 전제되었지만, 링 발진기는 외부로부터 입력된 클럭에 의해 결정된 주파수를 가져도 된다. 이것은, 예를들면 PLL 구조를 채용하는 것에 의해 실현될 수 있다. 도 18은 도 8의 실시예에서 사용된 발진기 OSC11 - OSCqn 대신에 외부(미도시)로부터 클럭을 받아들이는 위상 고정루우프 PLL11 - PLLqn이 설치된 구조를 나타낸다.
도 18에 나타낸 PLL 회로는 각각 망 형태로서 분리된 제1 및 제2 도전성 배선에 각각 접속된 입력 및 출력을 가진다. 출력의 위상 및 주파수는 제1 도전성 배선에 접속된 PLL 회로의 각각의 출력에 동기된다. 한편, 기준 클럭신호는 제2 도전성 배선에 접속된 각각의 PLL회로로 입력된다. 도 18의 제2 도전성 배선은 동일한 주파수 및 위상을 가지는 각각의 PLL에 대한 입력으로서 기준 클럭신호를 분배하는데 사용되므로, 배선의 형태는 도면에 나타낸 망 형태에 한정되지 않고, 이 기능이 수행되는 한 다른 형태라도 된다. 제1 도전성 배선을 통해서 각각의 PLL 회로로 입력되는 기준 클럭신호의 주파수에 미세한 변동이 있으면, PLL회로의 각각의 발진기가 제2 배선에 의해 서로 접속된 본 발명에 의해 달성되는 효과 때문에, 각각의 PLL 회로로부터의 출력 클럭신호에는 거의 변동이 없다.
발진기용 주파수 제어신호가 전체 칩에 걸쳐 분배되는 상술한 실시예(예컨대, 도 8 및 도 11)와 비교해서, 본 실시예는 PLL 회로에 대한 출력으로서 기준클럭신호를 사용하므로, 주파수 제어신호의 분배는 필요없다. 따라서, 본 발명은 공지된 클럭신호의 분배 기술에 따라 입력되는 기준 클럭신호를 분배할 수 있다. 또한, 이 실시예에 따라, 각각의 PLL 회로로 입력되는 기준 클럭신호의 위상에 변동이 있더라도, 각각의 PLL 회로 사이에서 변화하지 않는 안정한 출력 클럭신호가 분배된다. 따라서, 이 실시예에 따라 분배되어 제공된 클럭신호는 노이즈에 의한 변동을 받지 않는다.
도 19는 도 18에 사용된 PLL, PLL11 - PLLn의 각각의 예를 나타낸다. 도 19에서 사용된 부호는 도 2와 같기 때문에, 상세한 설명은 생략한다.
상술한 실시예는 다단식의 링 형태로 복수의 인버터가 접속된 링 발진회로를 사용하지만, 본 발명은 이러한 구성에 한정되는 것은 아니다. 본 발명에서 링 발진회로는 다른 것이 사용되어도 된다. 발진회로의 발진주파수 및 위상은 입/출력 라인으로서 발진출력을 사용하여 조정될 수 있고, 상술한 바와 같이 이러한 복수의 발진회로는 동기해서 발진할 수 있다.
또한, 상술한 각 실시예에 있어서, 본 발명에 사용된 반도체 공정, 트랜지스터 구조 등은 특별히 기술하지 않았다. CMOS 공정이 사용되어도 되고, SOI 웨이퍼로 제조된 SOI 트랜지스터가 사용되어도 된다. 공급전압의 타입 또는 그 종류에는 구체적으로 한정되지 않는다.
여기에서 제시된 것처럼, 본 발명에 따라 저 스큐 및 저 지터를 가지는 클럭신호 및 클럭 분배회로 또는 회로시스템을 논리회로 또는 마이크로 프로세서 등의 메모리 회로에 제공할 수 있다. 또한, 본 발명에 따라 안정한 클럭신호가 생성되어 분배될 수 있는 결과, 고속의 반도체 집적회로장치가 제공될 수 있다.
바람직한 실시예가 구체적으로 설명되었지만, 본 발명의 주요한 양태에 따라 더 많은 실시예, 수정 및 변형이 예측되고, 그 모든 것은 다음 청구항의 정신 및 범위에 따라 결정된다.
이상 설명한 것처럼, 본 발명에 의하면 마이크로 프로세서 등의 논리회로와 메모리 회로에 저 스큐, 저 지터의 클럭을 공급하는 것이 가능하게 되고, 더욱이 그것에 의해 고속의 반도체 집적회로장치가 실현될 수 있다.
도 1은 본 발명의 기본적인 실시예를 나타내는 도면,
도 2는 통상적인 PLL을 사용하는 클럭 생성장치를 나타내는 도면,
도 3은 본 발명에 의한 발진회로의 회로 시뮬레이션(simulation) 파형을 나타내는 그래프,
도 4는 본 발명의 발진회로에서 링 발진기가 별도의 전원에 접속된 실시예의 도면,
도 5는 링 발진기에 차동 인버터가 사용된 본 발명에 의한 발진회로의 실시예의 도면,
도 6은 도 1에 나타낸 것과 다른 접속 형태를 나타내는 본 발명의 실시예의 도면,
도 7은 도 1에 나타낸 것과 다른 접속 형태를 나타내는 본 발명의 실시예의 도면,
도 8은 어레이 형태로 링 발진기가 망(mesh)에 접속된 본 발명의 발진회로의 실시예의 도면,
도 9는 본 발명의 발진기를 사용하여 복수의 논리회로로 클럭이 공급되는 실시예의 도면,
도 10은 각각의 논리회로용 클럭 위상이 조절될 수 있는 도 9의 본 발명에 의한 실시예의 도면,
도 11은 위상 고정루우프(PLL) 회로에서 본 발명의 발진기가 전압제어 발진기(가변주파수 발진기)로 사용된 실시예의 도면,
도 12의 (a)는 전압제어 발진기의 기본적인 실시예를 나타내는 도면,
도 12의 (b)는 전압제어 발진기의 다른 기본적인 실시예를 나타내는 도면,
도 13은 본 발명에 의한 클럭 분배 네트워크의 기본적인 실시예의 도면,
도 14는 본 발명에 의한 마이크로 프로세서의 도면,
도 15는 본 발명이 지연라인에 적용된 실시예의 도면,
도 16은 도 15의 지연라인과 같이 전압제어 지연라인(가변 지연라인)을 사용하여 지연 고정루우프(DLL)가 구성된 실시예의 도면,
도 17a는 망의 접속점 사이에 삽입된 스위치를 가지는 도 8에 나타낸 본 발명의 실시예의 도면,
도 17b는 도 17a의 실시예에서 사용된 스위치의 도면,
도 18은 도 8에 나타낸 링 발진기 대신 사용된 PLL을 가지는 도 8과 유사한 실시예의 도면,
도 19는 도 18에 사용된 PLL의 실시예의 도면이다.
〈도면의 주요 부분에 대한 부호의 설명〉
110 - 11m, 120 - 12m, 1n0 - 1nm 인버터,
OSC1 - OSCn 링 발진기, 101 - 10n 발진노드,
CP 차지펌프, DIVN 1/N 분주기,
DIV2 1/2 분주기, LPF 로패스 필터,
LOG1 - LOGn 논리회로, N0 클럭 분배 네트워크,
PFD 위상/주파수 비교기, VCO1-VCOn 전압제어 발진기,
VC 발진주파수 제어신호,
711 - 71n 버퍼.

Claims (16)

  1. 복수의 회로 블록(LOG1,…LOGn)과,
    각각 발진(發振)노 ?101,…10n)를 가지고 분산 배치된 복수의 발진기(OSC1, …OSCn)와,
    도전성 배선을 가지고,
    상기 분산 배치된 복수의 발진기(OSC1,…OSCn)의 발진노드(101,…10n)는 인접하는 상기 발진노드(101,…10n) 사이에 거리를 가지고 상기 도전성 배선과 접속되어, 상기 발진노드(101,…10n)는 상기 도전성 배선에서 신호를 입출력 가능하게되고,
    상기 복수의 발진기(OSC1,…OSCn)의 각각은, 상기 복수의 회로 블록(LOG1,…LOGn)의 각각에 발진신호를 공급하는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제 1 항에 있어서,
    상기 발진기(OSC1,…OSCn)는 복수의 인버터(110,…11m, 120,…12m 및 1n0,…1nm)를 포함하는 링 발진기이고,
    상기 복수의 인버터(110,…11m, 120,…12m 및 1n0,…1nm)중 하나의 인버터의출력이, 상기 도전성 배선과 상기 복수의 인버터(110,…11m, 120,…12m 및 1n0,…1nm)중 다른 인버터의 입력에 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  3. 제 1 항에 있어서,
    상기 도전성 배선이 링 형태로 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  4. 제 1 항에 있어서,
    상기 도전성 배선은 망(mesh) 형태로 형성되고, 상기 발진노드(101,…10n)는상기 망 형태로 형성된 도전성 배선의 교점에 접속된 것을 특징으로 하는 반도체 집적 회로장치.
  5. 제 1 항에 있어서,
    상기 인접하는 발진노드(101,…10n) 사이는 동등한 거리로 되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  6. 제 2 항에 있어서,
    상기 인접하는 상기 발진노드(101,…10n) 사이의 거리와 상기 인버터(110,…11m, 120,…12m 및 1n0,…1nm)의 부하 구동능력은, 상기 복수의 발진기(OSC1,…OSCn)가 상기 발진노드(101,…10n)에서 동일한 위상/주파수로 발진하도록 정해지는 것을 특징으로 하는 반도체 집적회로장치.
  7. 제 1 항에 있어서,
    상기 도전성 배선에 설치된 복수의 스위치를 가지고,
    상기 복수의 스위치를 제어하며, 상기 분산 배치된 복수의 발진기(OSC1,…OSCn)의 일부를 동작시키는 것을 특징으로 하는 반도체 집적회로장치.
  8. 각각 클럭 분배 네트워크(N1,…Nm 또는 1211,…1213)를 가지는 복수의 회로블록(LOG1,…LOGn)과,
    상기 클럭 분배 네트워크(Nl,…Nm 또는 1211,…1213)중 하나의 클럭 분배 네트워크의 클럭신호를 분주하는 분주기(DIVN)와,
    상기 분주기(DIVN)에 의해 분주된 클럭신호와 기준 클럭신호를 비교하여, 오차신호를 출력하는 위상주파수 비교기(PFD)와,
    각각 발진노드를 가지고, 상기 오차신호에 따라서 발진신호(fint1,…fintn)를 출력하는, 분산 배치된 복수의 전압제어 발진기(VCO1,…VCOn)와,
    도전성 배선을 가지고,
    상기 분산 배치된 복수의 전압제어 발진기(VCO1,…VCOn)의 발진노드는, 인접하는 상기 발진노드 사이에 거리를 가지고 상기 도전성 배선과 접속되며, 상기 발진노드는 상기 도전성 배선에서 신호를 입출력 가능하게 되고,
    상기 복수의 전압제어 발진기(VCO1,…VCOn)의 각각은, 상기 복수의 회로 블록(LOG1,…LOGn)의 상기 클럭 분배 네트워크(N1,…Nm 또는 1211,…1213)의 각각에 발진신호(fintl,…fintn)를 공급하는 것을 특징으로 하는 반도체 집적회로장치.
  9. 제 8 항에 있어서,
    상기 전압제어 발진기(VCO1,…VCOn)는, 상기 오차신호에 따라서 그 지연이 가변으로 되는 복수의 인버터(1000,…100m, 1010,…101m)를 포함하고,
    상기 복수의 인버터(1000,…100m, 1010,…101m)중 하나의 인버터 출력이, 상기 도전성 배선과 상기 복수의 인버터(1000,…100m, 1010,…101m)중 다른 인버터의입력에 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  10. 제 8 항에 있어서,
    상기 도전성 배선이 링 형태로 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  11. 제 8 항에 있어서,
    상기 도전성 배선은 망(mesh) 형태로 형성되고, 상기 발진노드는 상기 망 형태로 형성된 도전성 배선의 교점에 접속된 것을 특징으로 하는 반도체 집적회로장치.
  12. 제 8 항에 있어서.
    상기 인접하는 발진노드 사이는 동등한 거리로 되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  13. 제 9 항에 있어서,
    상기 인접하는 상기 발진노드 사이의 거리와 상기 인버터(1000,…100m, 1010,…101m)의 부하 구동능력은, 상기 복수의 발진기(VCO1,…VCOn)가 상기 발진노드에서 동일한 위상/주파수로 발진하도록 정해지는 것을 특징으로 하는 반도체 집적회로장치.
  14. 제 8 항에 있어서,
    상기 도전성 배선에 설치된 복수의 스위치를 가지고,
    상기 복수의 스위치를 제어하여, 상기 분산 배치된 복수의 전압제어 발진기(VCO1,…VCOn)의 일부를 동작시키는 것을 특징으로 하는 반도체 집적회로장치.
  15. 칩에 분산 배치된 복수의 발진기(OSC1,…OSCn, OSC11,…OSCn1)를 가지고,
    상기 복수의 발진기(OSC1,…OSCn, OSC11,…OSCn1)의 고유 발진주파수는 거의 동일하고,
    상기 복수의 발진기(OSC1,…OSCn, OSC11,…OSCn1)의 하나의 발진기는, 도전성 배선에 의해 상기 복수의 발진기(OSC1,…OSCn, OSC11,…OSCnl)의 다른 발진기에접속되는 것에 의해, 상기 복수의 발진기(OSC1,…OSCn)는 동기해서 발진하는 것을 특징으로 하는 반도체 집적회로장치.
  16. 제 15 항에 있어서,
    복수의 회로 블록(LOG1,…LOGn)을 가지고,
    상기 분산 배치된 복수의 발진기(OSC1,…OSCn, OSC11,…OSCn1)의 각각은, 상기 복수의 회로 블록(LOG1,…LOGn)의 각각에 발진신호를 클럭으로서 공급하는 것을 특징으로 하는 반도체 집적회로장치.
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