CN1224168C - 用于分配一个时钟信号的设备/方法 - Google Patents

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Abstract

一个半导体芯片(102)包括多个位于该半导体芯片(102)上的局部时钟分配结点(106)；多个时钟缓冲器(L)，每个包括提供一种DDL功能的一个延时锁定环路(DLL)电路和每个可操作来按照该DLL功能从一个相关的输入时钟信号产生相应的输出时钟信号，该多个时钟缓冲器(L)的第N层次子组的输出连接到相应的多个局部时钟分配结点(106)；和多个相位检测器(112)的每一个可操作来产生指示在至少两个局部时钟分配结点(106)的输出时钟信号之间的相位差的一个相应的误差信号，其中时钟缓冲器的第N子组的DLL电路将按照相应的误差信号调节相应的输出时钟信号，使得该局部时钟分配结点(106)的输出时钟信号基本一致。

Description

用于分配一个时钟信号的设备/方法
技术领域
本发明涉及分配时钟信号到半导体组件的不同点，例如一个大规模集成(LSI)电路，和，特别地，本发明涉及在全局层次上使用有源反馈和时钟偏斜的校正。
背景技术
数字电路通常使用系统时钟信号，例如使用一个LSI电路实现的数字电路，以便同步执行某些逻辑功能。例如超密集子微米(UDSM)微处理器应用使用系统时钟信号同步执行逻辑功能的数字电路。这些微处理器工作在1GHz和更高的系统时钟频率。一个给定的LSI电路的系统时钟信号通常分成许多路服务该数字电路的许多不同部分。理想地，数字电路不同部分的系统时钟信号呈现准确的相同的定时特性，使得该数字电路的不同部分工作在准确的同步状态。但是，实际上，在遍及数字电路不同点的系统时钟信号呈现不同的定时特性，例如不同的上升和/或下降沿(即过渡特性)，不同的占空比，和/或不同的频率。这些非-理想特性通常被称为是时钟抖动和时钟偏斜。
时钟抖动与产生该系统时钟信号时固有的不准确度相关。由于时钟抖动引起的系统时钟信号的非-理想特性将以相同的方式影响该LSI电路的所有部分，而不管这些系统时钟信号是如何被分配到该电路的这些部分的。时钟偏斜与用这样的分配技术引入系统时钟信号的不准确度相关，即该分配技术将该系统时钟分成许多路并将该时钟信号传送到数字电路的不同部分。
时钟偏斜源可分类成静态产生或动态产生。其静态产生源由LSI设计或制造过程引起而不管该LSI电路的工作条件。时钟偏斜的动态源是由该LSI电路的工作条件所引起，该工作条件也可随LSI电路设计或制造过程变化。
时钟偏斜的静态产生源包括(i)晶体管负载电容变化(例如，栅极负载电容)；(ii)电路互连的RC延迟(例如，引线长度和宽度的不对称性)；(iii)引线间交叉耦合电容的变化和/或不对称性(例如，引线间的电容)；和(iv)半导体处理工艺变化(例如，晶体管阈值电压变化，晶体管导通电阻变化，引线变化，转向，和接触RC变化)。
时钟偏斜的动态产生源包括(i)由于引线间的电容而在引线长度之间交叉耦合；(ii)由于感性耦合而在引线长度之间的交叉耦合；(iii)因返回路径电流引起的交叉耦合；(iv)温度变化；和(v)VDD和VSS的变化(例如，DC工作电压变化)。
不幸的是，由于时钟偏斜引起系统时钟信号的定时特性的变化将导致该LSI电路的数字电路工作状态下不希望有的误差。当尺寸(即，逻辑门的数量和相应电路区域)增加和/或时钟信号频率增加时，该问题将被恶化。
已开发和应用各种不同技术来改善不希望的时钟偏斜的影响。这些技术包括(i)使用时钟条型码(即，相对宽的条型码携带该系统时钟到LSI电路的各个不同的部分)；(ii)RC延迟平衡(即布线技术集中在布线几何结构上，以匹配RC延迟特性)；(iii)使用格栅(grid)结构于分配系统时钟信号之中；(iv)使用分层结构于划分LSI电路到局部中；(v)使用有源反馈于补偿系统时钟信号中；(vi)使用本地振荡器于LSI电路的不同区域和用于该LSI电路的总体谐振；以及(vii)使用布线环路的谐振。由于各种原因，在解决由时钟偏斜引起的不希望出现的问题方面这些技术尚未适当地取得成功。
发明内容
按本发明的一个或多个方面，一个半导体芯片包括多个位于该半导体芯片上的局部时钟分配结点；多个时钟缓冲器，每个包括提供一种DLL功能的延迟锁定环路(DLL)电路和每个可操作来按照该DLL功能从相关输入时钟信号产生一个相应的输出时钟信号，多个时钟缓冲器的一个子组的输出耦合到多个局部时钟分配结点的相应的一个；和多个相位检测器，每个可操作来产生指示至少两个局部时钟分配结点的输出时钟信号之间的相位差的相应的误差信号，其中时钟缓冲器的第N子组的DLL电路按照相应误差信号调节相应的输出时钟信号，使得局部时钟分配的结点的输出时钟信号基本上一致。
最好，时钟缓冲器彼此耦合，以便从一个时钟源到时钟分配结点形成时钟分配树。该时钟分配树可以是H-树。
最好首先通过该多个时钟缓冲器的第N层次子组限定该分配树的分配层次。第一层次子组的相应时钟缓冲器可操作来按照它们的DLL功能和误差信号之一从一个源时钟信号产生相应的第一层次输出时钟信号。第二层次子组的时钟缓冲器的相应组可操作来按照它们的DLL功能和相应的误差信号从相应的第一层次时钟信号产生相应的第二层次输出时钟信号。第三层次子组的时钟缓冲器的相应组可操作来按照它们的DLL功能和相应的误差信号从相应的第二层次时钟信号产生相应的第三层次输出时钟信号。第N层次子组的时钟缓冲器的相应组可操作来按照它们的DLL功能和相应的误差信号从相应的第三层次时钟信号产生相应的时钟分配结点的输出时钟信号。
按照本发明的一个或多个进一步的方面，半导体芯片包括由多个局部区域限定的一个全局操作区域，至少一个子局部区域在每个局部区域中，和至少一个本地区域在每个子局部区域中；和至少该局部时钟分配结点之一位于每个局部区域中，使得时钟缓冲器的第N层次子组的相应输出提供一个局部时钟信号到每个局部区域。
半导体芯片最好还包括多个放置在每个子局部区域中的子局部时钟分配结点；而多个RC-平衡时钟信号路径从每个局部时钟分配结点耦合到每个子局部区域的相应的子局部时钟分配结点，使得在每个局部时钟分配结点被提供相应的子局部时钟信号。
按照本发明一个或多个进一步的方面半导体芯片还可以包括多个配置在相应分配格栅中的本地时钟分配结点，至少该分配格栅之一放置在每个本地区域中；和多个本地时钟缓冲器，相应的该本地时钟缓冲器从子-局部时钟分配结点之一接收相关的一个该子-局部时钟信号和在相应的分配格栅之一上产生一个本地时钟信号，每个本地时钟缓冲器包括至少部分有源反馈功能，此功能可操作来使得在该相应分配格栅的本地时钟分配结点之一处的本地时钟信号基本上与相关的子-局部时钟信号一致。
该半导体芯片最好还包括一个锁相环路，其可操作来调节全局源时钟信号的相位，使得在一个系统时钟信号和该本地时钟信号之一之间的相位差最少。
按照本发明的一个或多个进一步的方面，半导体芯片包括：多个放置在半导体芯片上的局部时钟分配结点；多个时钟缓冲器组合到第i个层次中，这里i＝1，2，...N。每个时钟缓冲器可操作来按照延迟锁定环路(DLL)功能根据相关的第(i-1)层次时钟信号输出一个相应的第i层次时钟信号，在那里相应的第N层次时钟信号耦合到局部时钟分配结点；而多个相位检测器的每一个可操作来产生指示在相应局部时钟分配结点对的第i层次时钟信号之间的相位差的相应的误差信号，其中该第i层次时钟缓冲器按照DLL功能和相应的误差信号调节相应第i层次时钟信号的过渡过程。
按照本发明的一个或多个进一步的方面，一种分配时钟信号到一个半导体芯片的区域的方法包括：接收一个时钟源信号，这里该时钟源信号是一个第0层次的时钟信号；从相关的第(i-1)层次时钟信号产生相应第i层次时钟信号，这里i＝1，2，...N；分配该第N层次时钟信号到位于该半导体芯片的局部区域中的相应的局部时钟分配结点；产生表示在该局部时钟分配结点的第N层次时钟信号的相应对之间的相位差的相应的误差信号；举例说明按照相应的误差信号调整第i层次时钟信号的过渡过程，使得该局部时钟分配结点的第N层次时钟信号基本一致。
该方法最好还包括将该半导体芯片分成由多个局部区域限定的一个全局操作区域，至少一个子-局部区域在每个子-局部区域中，至少一个本地区域在每个子-局部区域中，其中至少局部时钟分配结点之一位于每个局部区域中，使得一个局部时钟信号被提供到每个局部区域。
该方法还包括在多个RC-平衡时钟信号路径上分配从每个局部时钟分配结点耦合到相应子-局部时钟分配结点的局部时钟信号，至少一个子-局部时钟分配结点位于每个子-局部区域中，使得相应的子-局部时钟信号被提供在每个子-局部时钟分配结点。
该方法最好还包括在相应的分配格栅上分配相应的子-局部时钟信号，其每一个耦合到相应的多个本地时钟分配结点，至少该分配格栅之一位于每个本地区域内，使得相应的本地时钟信号被提供在相应多个本地分配结点处；并举例说明先于在该相应分配格栅上的分配按照相应本地DLL功能调节相应子-局部时钟信号的过渡过程，使得在相应分配格栅的本地时钟分配结点之一上的本地时钟信号基本上与相应的子-局部时钟信号一致。
该方法还可包括调节全局源时钟信号的相位，使得在一个系统时钟信号和该本地时钟信号之一之间的相位差最小。
按照本发明的一个或多个进一步的方面，注视一种在一个半导体芯片上使用多个组合成第i层次的时钟缓冲器将时钟信号分配到多个局部时钟分配结点的方法，这里i＝1，2，...N，每个时钟缓冲器可操作来按照延迟锁定环路(DLL)功能根据相关的第(i-1)层次时钟信号输出相应第i层次时钟信号，在那里相应第N层次时钟信号耦合到局部时钟分配结点，和使用多个相位检测器，每个可操作来产生指示在该局部时钟分配结点的相应对的时钟信号之间的相位差的相应的误差信号，在那里，该第i层次时钟缓冲器按照DLL功能和相应误差信号调节相应第i层次时钟信号的过渡过程。
该方法包括：使相应第i层次时钟缓冲器基本上既不延迟基本上又不超前相应第i层次时钟信号的过渡过程；允许该第(N-j)层次时钟缓冲器调整相应第(N-j)层次时钟信号，这里j＝0，1，2，...N-1；和重复用于每个层次的以上步骤，使得局部时钟分配结点的第N层次时钟信号基本上相互一致并与一个第0层次时钟信号一致。
由于在此采取结合附图的说明，使本发明的其他特征和优点将成为显而易见。
附图的简要说明
为说明本发明目的，这里以目前优选的附图方式表示，但是要理解的是，本发明不限于所示的准确的配置和手段。
图1是应用本发明一个或多个方面的一个半导体器件的高层次的示意图；
图2是按本发明一个或多个方面的一个时钟信号分配系统的更为详细的方块图；
图3是说明按本发明的一个或多个进一步的方面的一个时钟分配系统的高层次图；
图4是可应用在图3系统中的一个时钟分配系统的方块图。
执行发明的最好模式
现在参照附图，其中相同号码表示相同元件，在图1中表示一个半导体器件100，例如一个LSI电路，应用本发明一个或多个方面。
半导体器件100最好包括一个半导体芯片102，该芯片102包括由多个局部区域104-例如所示的16个局部区域104-所限定的一个全局操作区域。该半导体芯片102最好包括多个时钟分配结点106，一个或多个时钟分配结点106位于每个局部区域104中。最好一个时钟分配结点106位于每个局部区域104中。最好该时钟分配结点106彼此耦合，以便从一个时钟源CS到该时钟分配结点106形成时钟分配树，最好该时钟分配树是H-树。
现在参照图2，它是可应用来实现图1中所示的分配树的一个时钟分配电路110的方块图。该时钟分配电路110最好包括标注L1-L4的多个时钟缓冲器，和多个相位检测器112。多个时钟缓冲器L1-L4的每个最好包括一个延迟锁定环路(DLL)电路，该DLL电路提供人们了解的DLL功能。每个时钟缓冲器L1-L4最好可操作来按照其DLL功能根据一个相关输入时钟信号产生一个相应的输出时钟信号。L4缓冲器的输出端连接到相应的时钟分配结点106。
相位检测器112每个最好可操作来产生指示在至少两个时钟分配结点106上的输出时钟信号之间的相位差的一个相应的误差信号ES。例如，时钟缓冲器L4A可提供一个输出时钟信号到时钟分配结点106A，而时钟缓冲器L4B可提供一个输出时钟信号到时钟分配结点106B。相位检测器112AB最好通过读出线114监视时钟分配结点106A和106B的输出时钟信号，并且产生一个指示时钟分配结点106A和106B上的输出时钟信号之间相位差的误差信号ESAB。可使用任何已知相位检测器技术实施本发明的相位检测器。
继续上例，相应的时钟缓冲器L4A和L4B的DLL电路最好按照误差信号ESAB调节它们的各自的输出时钟信号，使得该时钟分配结点106A和106B的输出时钟信号基本一致。任何现成的已知的DLL电路技术都可用来实施按本发明的DLL电路，例如，DLL电路可包括一个可编程延迟电路，该电路能够使输出信号中的延迟过渡过程(如与输入信号比较)随误差信号ES(例如ESAB)变化。
最好，多个时钟缓冲器组合到第一整个N层次子组中以限定在时钟分配树中的分配层次。例如，时钟缓冲器L1最好形成第一层次子组，时钟缓冲器L2最好形成第二层次子组，时钟缓冲器L3最好形成第三层次子组，而时钟缓冲器L4最好形成第四(或第N)层次子组。虽然这意味着存在四层次时钟缓冲器，但最好意味着存在着这样的情况，即该时钟分配电路110可应用任何数量的时钟缓冲器层次而不偏离本发明的范围。要指出的是四层次的时钟缓冲器L1-L4可有利地供给十六个时钟分配结点106。
第一层次子组的各个时钟缓冲器L1最好可操作来按照它们的DLL功能和第一误差信号ES1从时钟源CS产生各自第一层次输出时钟信号。第二层次子组的时钟缓冲器L2最好分成两个相应的组。第二层次子组的时钟缓冲器L2的一组最好可操作来按照它们的DLL功能和第二误差信号ES2根据相应的第一层次时钟信号之一产生相应的第二层次输出时钟信号。第二层次子组的另一组时钟缓冲器L2最好可操作来按照它们的DLL功能和第三误差信号ES3根据该第一层次时钟信号的另一个产生相应的第二层次输出时钟信号。第三层次子组的时钟缓冲器L3的各自的组最好可操作来按照它们的DLL功能和相关的误差信号ES根据相应的第二层次时钟信号产生相应第三层次输出时钟信号。这种实施/处理过程最好在每一层次重复直到获得所要求的层次数提供时钟分配结点106。在图2所示例中，第四层次的时钟缓冲器子组L4按照它们的DLL功能和相关的误差信号ES根据相应的第三层次时钟信号在时钟分配结点106产生输出时钟信号。
图2的时钟分配电路的方块图可概括地描述包括：多个位于半导体芯片102上的局部时钟分配结点106；和组合成第i层次的多个时钟缓冲器L，这里i＝1，2，...N。每个时钟缓冲器L最好可操作来按照延迟锁定环路(DLL)功能根据一个相关的第(i-1)层次时钟信号输出各自的第i层次时钟信号。相应的第N层次时钟信号最好耦合到局部时钟分配结点106。该时钟分配电路110最好进一步包括多个相位检测器，每个可操作来产生指示在局部时钟分配结点106的相应对的第i层次时钟信号之间的相位差的相应的误差信号。该第i层次时钟缓冲器L最好按照DLL功能和相应的误差信号调整相应第i层次时钟信号的过渡过程。
时钟分配结点106的输出时钟信号的基本一致可通过适当初始化在每个层次上的时钟缓冲器L1-L4得到从而获得希望的DLL功能度(例如，适当的锁定)。例如，在一个初始化相位(或重置相位)情况下，时钟缓冲器L1-L4的DLL电路最好被初始化到零或居中模式(即，相对于相关的输入时钟信号，它们既不超前也不延迟于输出时钟信号的过渡过程)。接着，第N层次子组的DLL电路(例如，时钟缓冲器L4的DLL电路)被允许来响应相应的误差信号ES，使得得到在时钟分配结点106的输出时钟信号之间基本一致。接着，下一个较低层次的DLL电路(例如，时钟缓冲器L3的DLL电路)被允许来响应该层次的相关的相位检测器的误差信号。重复该过程，直到在每个层次得到相位锁定。
现在参照图3，它是说明按本发明的一个或多个进一步的方面的一个时钟分配系统200的高层次图。该时钟分配系统200包括大量的与半导体器件100(图1)的某些区域相关的级(或层次)。实际上，该半导体芯片102最好包括由多个局部区域204限定的一个全局操作区域202(同样用104表示在图1中)，至少一个子-局部区域206在每个局部区域204中，和至少一个本地区域208在每个子-局部区域206中。以上相对图1和2讨论的分配树，例如H-树最好位于半导体芯片102上，使得至少时钟分配结点106(以下称为局部时钟分配结点)之一个位于每个局部区域204中，和时钟缓冲器L4的第N层次子组的相应输出提供一个局部时钟信号到每个局部区域204。
系统200还最好包括多个子-局部时钟分配结点210，至少一个子-局部时钟分配结点210位于每个子-局部区域206中。此外，系统200最好包括多个从相应的子-局部区域的每个局部时钟分配结点106连接到相应的子-局部时钟分配结点210的RC-平衡时钟信号路径212。用此方式，相应的子-局部时钟信号被提供在每个子-局部时钟分配结点210上。可应用任何已知的RC-平衡技术，例如使用基本相等长度的信号路径，基本相等的阻抗，(例如，基本相等的每单位长度的电容，基本相等的每单位长度电感，和/或基本相等的每单位长度电阻)，等等。在任何情况下，可希望RC-平衡时钟信号路径212保证在相应的局部时钟分配结点106和相关的子-局部时钟分配结点210之间的信号一致性的某些范围。
系统200还最好包括多个配置在相应分配格栅220中的本地时钟分配结点，那里至少分配格栅220之一个位于每个本地区域208中。多个本地时钟缓冲器222最好用来从子-局部时钟分配结点210之一接收相关的一个子-局部时钟信号，以便在相应的一个分配格栅220上产生一个本地时钟信号。
每个本地时钟缓冲器222最好包括至少部分有源反馈功能，其可操作来使得在相应的分配格栅220的一个本地时钟分配结点上的本地时钟信号基本上与相关的子-局部时钟结点210的相关的子-局部时钟信号一致。任何已知的有源反馈技术都可以用来获得此功能，例如DLL技术。例如，如图4中所示的，每个本地时钟缓冲器222可包括一个DLL电路，该电路包括延迟线路230，控制逻辑232，和一个相位检测器234。一个给定的本地时钟缓冲器222从子-局部时钟分配结点210接收一个子-局部时钟信号并在线240上产生一个时钟信号，该信号通过相应缓冲器组242，244在格栅220上分配。最好，可以从格栅的任何点，例如，用于在数字电路250(图3)中使用的246得到一个本地时钟信号。相位检测器234最好基于在例如246、在本地时钟分配结点之一上的本地时钟信号和来自子-局部时钟分配结点210的相关的子-局部时钟信号之间的相位差可操作产生一个误差信号ES。该误差信号ES由延迟线路230(通过控制逻辑232)用来调节线240上的时钟信号的过渡过程的时间，通过扩展，调节格栅220的本地时钟信号的过渡过程。
再返回图3，最好系统200进一步包括一个相位锁定环路(PLL)260，可操作来调节在线262上的全局源时钟信号的相位，使得在线264上的一个系统时钟信号和例如在246上的(图4)本地时钟信号之一之间的相位差为最小。最优选的是本地时钟信号从基本上远离相关的本地时钟缓冲器222的本地时钟分配结点之一取得。
按照本发明的至少进一步的一个方面，注视将时钟信号分配到一个半导体芯片的区域，例如图1的半导体芯片102的方法。该方法可以使用合适的硬件，例如在以上图1-4中说明的硬件和/或使用任何现在可利用的或以后将开发的已知处理器来完成。该方法最好包括：(i)接收一个时钟源信号(例如，第0层次时钟信号)；(ii)从相关的第(i-1)层次时钟信号产生相应的第i层次时钟信号，这里i＝1，2，...N；(iii)分配该第N层次时钟信号到位于半导体芯片的局部区域中的相应的局部时钟分配结点；(iv)产生指示在该局部时钟分配结点的第N层次时钟信号的相应对之间的相位差的相应的误差信号；和(v)举例按照相应的误差信号调节第i层次时钟信号的过渡过程，使得该局部时钟分配结点的第N层次时钟信号基本一致。
该方法最好进一步包括将半导体芯片分成由多个局部区域限定的一个全局操作区域，至少一个子-局部区域在每个局部区域中，和至少一个本地区域在每个子-局部区域中。其中至少局部时钟分配结点之一位于每个局部区域中，使得对每个局部区域提供一个局部时钟信号。该方法还包括在多个RC-平衡时钟信号路径上分配从每个局部时钟分配结点耦合到相应子-局部时钟分配结点的局部时钟信号。至少一个子-局部时钟分配结点位于每个子-局部区域中，使得在每个子-局部时钟分配结点提供相应子-局部时钟信号。
该方法最好进一步包括在相应的分配格栅上分配相应的子-局部时钟信号，其每个耦合到相应多个本地时钟分配结点，至少分配格栅之一位于每个本地区域中，使得在相应多个本地时钟分配结点提供相应本地时钟信号；和举例先于在该相应分配格栅上分配按照相应的本地DLL功能调节相应的子-局部时钟信号过渡过程，使得在相应分配格栅的本地时钟分配结点之一上的本地时钟信号基本上与相应的子-局部时钟信号一致。
该方法还包括调节全局源时钟信号的相位，使得在一个系统时钟信号和本地时钟信号之一之间的相位差最小。
按照本发明一个或多个进一步方面，一种方法注视使用多个组合成第i层次的时钟缓冲器将时钟信号分配到位于一个半导体芯片上的多个局部时钟分配结点，每个时钟缓冲器可操作来按照一个延迟锁定环路(DLL)功能根据一个相关的第(i-1)层次时钟信号输出一个相应的第i层次时钟信号，这里i＝1，2，...N和相应的第N层次时钟信号耦合到局部时钟分配结点。该方法包括使用多个相位检测器，每个可操作来产生指示在局部时钟分配结点的相应对的时钟信号之间的相位差的相应的误差信号，这里第i层次时钟缓冲器按照DLL功能和相应的误差信号调节相应的第i层次时钟信号的过渡过程。
该方法包括使相应的第i层次时钟缓冲器既不基本上延迟也不基本上超前相应第i层次时钟信号的过渡过程；允许第(N-j)层次时钟缓冲器调节相应第(N-j)层次时钟信号的过渡过程，这里j＝0，1，2...N-1；和重复用于每个层次的以上步骤，使得局部时钟分配结点的第N层次时钟信号基本上相互一致并与第0层次时钟信号一致。
虽然本发明在此已参照特定实施例进行了描述，但应理解的是这些实施例仅说明本发明的原理和应用。因此应理解的是对说明性的实施例可以进行许多修改和可设计出其他的配置而不脱离如由附加的权利要求所限定的本发明的精神和范围。
工业应用性
本发明享有广泛的工业应用性，包括但不限于在用在一个或多个数字系统中的大规模集成电路上用于分配时钟信号。

Claims (29)

1.一种半导体芯片，包括：
多个位于该半导体芯片上的局部时钟分配结点；
多个时钟缓冲器，安排成使时钟缓冲器的多个子组以一个时钟分配树的形式彼此耦合，该多个子组包含第一层次子组到第N层次子组，限定了该时钟分配树的各分配层次，每个时钟缓冲器都包括提供DLL功能的一个延迟锁相环路(DLL)电路和可操作来按照该DLL功能根据一个相关的输入时钟信号产生一个相应的输出时钟信号，该多个时钟缓冲器的第N层次子组的输出耦合到多个局部时钟分配结点的相应局部时钟分配结点上；以及
多个相位检测器，每个可操作来产生指示在至少两个局部时钟分配结点的输出时钟信号之间的相位差的一个相应的误差信号，
其中第一层次子组的相应时钟缓冲器可操作来按照它们的DLL功能和误差信号之一根据一个全局的时钟源信号产生相应的第一层次输出时钟信号，以及时钟缓冲器的第N层次子组的DLL电路按照所述相应的误差信号可操作来调节相应的输出时钟信号，使得局部时钟分配结点的输出时钟信号基本一致。
2.权利要求1的半导体芯片，其中所述时钟分配树是一H-树。
3.权利要求1的半导体芯片，其中第二层次子组的时钟缓冲器的相应的组可操作来按照它们的DLL功能和所述相应的误差信号根据相应的第一层次输出时钟信号产生相应的第二层次输出时钟信号。
4.权利要求3的半导体芯片，其中由监视在所述局部时钟分配结点的相应对的输出时钟信号之间的相应相位差的相应相位检测器提供相应的误差信号。
5.权利要求3的半导体芯片，其中第三层次子组的时钟缓冲器的相应组可操作来按照它们的DLL功能和相应的误差信号根据相应的第二层次输出时钟信号产生相应的第三层次输出时钟信号。
6.权利要求5的半导体芯片，其中由监视在所述局部时钟分配结点的相应对的输出时钟信号之间的相应相位差的相应相位检测器提供相应的误差信号。
7.权利要求5的半导体芯片，其中第四层次子组的时钟缓冲器的相应的组可操作来按照它们的DLL功能和相应的误差信号根据相应的第三层次输出时钟信号产生相应局部时钟分配结点的输出时钟信号。
8.权利要求7的半导体芯片，其中由监视在所述局部时钟分配结点的相应对的输出时钟信号之间的相应相位差的相应相位检测器提供相应的误差信号。
9.权利要求1的半导体芯片，其中：
该半导体芯片包括由多个局部区域限定的一个全局操作区域，至少一个子-局部区域在每个局部区域中，和至少一个本地区域在每个子-局部区域中；以及
在每个局部区域中配置有至少一个局部时钟分配结点，使得所述时钟缓冲器的第N层次子组的相应输出提供相应的局部时钟信号到各相应局部区域。
10.权利要求9的半导体芯片，进一步包括：
多个子-局部时钟分配结点，至少一个子-局部时钟分配结点位于每个子-局部区域中；以及
多根RC-平衡时钟信号路径，将一个相应的局部区域的局部时钟分配结点耦合到相应子-局部区域的相应子-局部时钟分配结点，使得在每个子-局部时钟分配结点上提供相应的子-局部时钟信号。
11.权利要求10的半导体芯片，进一步包括：
多个配置在相应分配格栅中的本地时钟分配结点，至少该分配格栅之一位于每个本地区域中；以及
多个本地时钟缓冲器，相应的本地时钟缓冲器从子-局部时钟分配结点之一接收一个相关的子-局部时钟信号和在分配格栅相应的一个上产生一个本地时钟信号，每个本地时钟缓冲器包括至少部分有源反馈功能，该功能可操作使在相应分配格栅的本地时钟分配结点之一上的本地时钟信号基本上与相关的子-局部时钟信号一致。
12.权利要求11的半导体芯片，其中：
每个本地时钟缓冲器包括提供DLL功能的一个延迟锁定环路(DLL)电路，并且可操作来按照该DLL功能和一个相关的误差信号根据相关的子-局部时钟信号产生相应一个本地时钟信号；以及
该半导体芯片进一步包括多个本地相位检测器，每个可操作来根据在本地时钟分配结点之一上的本地时钟信号和相关的子-局部时钟信号之间的相位差产生相应一个误差信号。
13.权利要求11的半导体芯片，进一步包括一个锁相环路，可操作来调节全局的源时钟信号的相位，使得在一个系统时钟信号和本地时钟信号之一之间的相位差最小。
14.权利要求13的半导体芯片，其中本地时钟信号之一取自远离相关的本地时钟缓冲器的本地时钟分配结点之一。
15.一个半导体芯片，包括：
多个位于该半导体芯片上的局部时钟分配结点；
多个组合成第i层次的时钟缓冲器，这里i＝1，2，…N，每个时钟缓冲器可操作来按照一个延迟锁定环路(DLL)功能根据一个相关的第(i-1)层次输出时钟信号输出相应的第i层次输出时钟信号，其中相应的第N层次输出时钟信号耦合到局部时钟分配结点；以及
多个相位检测器，每个可操作来产生指示在局部时钟分配结点的相应对的第i层次输出时钟信号之间的相位差的一个相应的误差信号，
其中第i层次输出时钟缓冲器按照DLL功能和相应的误差信号调节相应的第i层次输出时钟信号的过渡过程。
16.权利要求15的半导体芯片，其中：
该半导体芯片包括由多个局部区域限定的一个全局操作区域，至少一个子-局部区域在每个局部区域中，和至少一个本地区域在每个子-局部区域中；以及
在每个局部区域中配置有至少一个局部时钟分配结点，使得每个第N层次时钟信号提供一个局部时钟信号到相应的一个局部区域。
17.权利要求16的半导体芯片，进一步包括：
多个子-局部时钟分配结点，至少一个子-局部时钟分配结点位于每个子-局部区域中；以及
多个从每个局部时钟分配结点耦合到相应局部区域的相应子-局部时钟分配结点的RC-平衡时钟信号路径，使得在每个子-局部时钟分配结点上提供相应的子-局部时钟信号。
18.权利要求17的半导体芯片，进一步包括：
多个配置在相应的分配格栅中的本地时钟分配结点，至少该分配格栅之一位于每个本地区域中；以及
多个本地时钟缓冲器，相应的本地时钟缓冲器从子-局部时钟分配结点之一接收相关的子-局部时钟信号之一和在相应一个分配格栅上产生一个本地时钟信号，每个本地时钟缓冲器包括至少部分有源反馈功能，该功能可操作来使得在相应的分配格栅的本地时钟分配结点之一上的本地时钟信号基本上与相关的子-局部时钟信号一致。
19.权利要求18的半导体芯片，其中：
每个本地时钟缓冲器包括提供DLL功能的一个延迟锁定环路(DLL)电路，并且可操作来按照该DDL功能和一个相关的误差信号根据相关的子-局部时钟信号产生相应一个本地时钟信号；以及
该半导体芯片进一步包括多个本地相位检测器，每个可操作来根据在本地时钟分配结点之一上的本地时钟信号和相关的子-局部时钟信号之间的相位差产生相应一个误差信号。
20.权利要求18的半导体芯片，进一步包括一个锁相环路，可操作来调节全局的源时钟信号的相位，使得在一个系统时钟信号和本地时钟信号之一之间的相位差最小。
21.权利要求20的半导体芯片，其中所述本地时钟信号之一取自远离相关的本地时钟缓冲器的本地时钟分配结点之一。
22.一种分配时钟信号到半导体芯片的区域的方法，包括：
接收时钟源信号，这里该时钟源信号是一个第0层次输出时钟信号；
从相关的第(i-1)层次输出时钟信号产生相应的第i层次输出时钟信号，这里i＝1，2，…N；
分配第N层次输出时钟信号到位于该半导体芯片的局部区域中的相应的局部时钟分配结点；
产生指示在该局部时钟分配结点的第N层次输出时钟信号的相应对之间的相位差的相应的误差信号；
按照该相应的误差信号调节第i层次输出时钟信号的过渡过程，使得局部时钟分配结点的第N层次输出时钟信号基本一致。
23.权利要求22的方法，其中从全局的时钟源信号到所述局部时钟分配结点的第N层次输出时钟信号的电路径形成一个时钟分配树。
24.权利要求23的方法，其中所述时钟分配树是H-树。
25.权利要求22的方法，进一步包括将所述半导体芯片分成由多个局部区域限定的一个全局操作区域，至少一个子-局部区域在每个局部区域中，和至少一个本地区域在每个子-局部区域中，其中在每个局部区域中配置有至少一个局部时钟分配结点，使得一个局部时钟信号被提供到每个局部区域。
26.权利要求22的方法，进一步包括在从每个局部时钟分配结点耦合到相应的子-局部时钟分配结点的多个RC-平衡时钟信号路径上分配该局部时钟信号，至少一个子-局部时钟分配结点位于每个子-局部区域中，使得在每个子-局部时钟分配结点上提供相应的子-局部时钟信号。
27.权利要求26的方法，进一步包括：
在相应的分配格栅上分配相应的子-局部时钟信号，其每个耦合到相应的多个本地时钟分配结点，至少该分配格栅之一位于每个本地区域中，使得在相应的多个本地时钟分配结点上提供相应的本地时钟信号；以及
按照先于在相应分配格栅上分配的相应本地DLL功能调节相应的子-局部时钟信号的过渡过程，使得在相应分配格栅的本地时钟分配结点之一上的本地时钟信号基本上与相应子-局部时钟信号一致。
28.权利要求27的方法，进一步包括调节全局的源时钟信号的相位，使得在一个系统时钟信号和本地时钟信号之一之间的相位差最小。
29.一种使用多个组合成第i层次的时钟缓冲器将时钟信号分配到位于半导体芯片上的多个局部时钟分配结点的方法，其中i＝1，2，…N，每个时钟缓冲器可操作来按照一个延迟锁定环路(DLL)功能根据一个相关的第(i-1)层次输出时钟信号输出一个相应的第i层次输出时钟信号，这里相应的第N层次输出时钟信号被耦合到局部时钟分配结点，和使用多个相位检测器，每个可操作来产生指示在相应各对局部时钟分配结点的时钟信号之间的相位差的一个相应的误差信号，这里，第i层次时钟缓冲器按照DLL功能和相应的误差信号调节相应的第i层次输出时钟信号的过渡过程，该方法包括：
使相应的第i层次时钟缓冲器的工作既基本不延迟又基本不超前该相应第i层次输出时钟信号的过渡过程；
允许第(N-j)层次时钟缓冲器调整相应第(N-i)层次输出时钟信号的过渡过程，这里j＝0，1，2，…N-1；以及
对每个层次重复以上步骤，使得局部时钟分配结点的第N层次输出时钟信号基本上彼此与第0层次输出时钟信号一致。
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