JP2024076023A - 位相同期ループ回路 - Google Patents

Abstract

【課題】少ない回路面積の増加で位相同期ループ回路の耐放射線性能を向上させる。【解決手段】それぞれがｍ段の遅延素子１１からなり、平面視ループ形態のｎ個のリング発振ループ１２と、各リング発振ループ１２の遅延素子１１の接続点において互いに対応するｎ個の前記接続点同士を接続し且つ入出力特性が正転であるｍ×ｎＣ２個の結合素子１３と、前記接続点からの第１クロックが入力され１個を出力クロックとして選択する選択回路１７と、選択回路１７からの出力クロックをフィードバックした帰還クロックと基準クロックとを比較する比較回路とを備え、ｎ個のリング発振ループ１２は共通のバイアス回路１６により制御され、選択回路１７は、入力されるｎ個の第１クロックにおけるｋ個（ｎ＞ｋ）を組み合わせた場合に最も遅いタイミングの第１クロックに準じて出力されるｎＣｋ個の第２クロックのうち、最も早いタイミングに準じて出力クロックを出力する。【選択図】図１２

Description

この発明は、放射線の照射などの外乱に対する耐性を高めた位相同期ループ回路に関するものである。

現在の電子機器には、ほぼすべてに半導体集積回路（ＩＣ）が搭載されている。半導体ＩＣは、その性能とコストで電子機器の高性能化と小型化を支えてきた。また、電子機器のデジタル化に伴い、最近の半導体ＩＣは大規模のデジタル回路を備えており、様々な演算処理を高速に行えるのである。この演算処理を行うデジタル回路は、半導体内部で生成されるクロックに同期して動作しており、このクロックを高速化することによって高性能なデジタル演算を可能にしてきた。半導体ＩＣ内のクロックの生成には、通常は位相同期ループ回路（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ：ＰＬＬ）が用いられている。このＰＬＬは、周期的なクロック信号を生成する発振器（オシレータ）を備えており、このオシレータの発振周波数をフィードバック制御によって所望の周波数に調整している。これにより、安定した周波数のクロックをデジタル回路に供給し、高度なデジタル演算処理を実現しているのである。

ところで、近年は人工衛星などの宇宙機器にもたくさんの電子機器が搭載されており、その中にＩＣが使用されている。人工衛星は、一度打ち上げると部品の修理は不可能であるので、民生機器以上の信頼性が当然ながら求められる。この宇宙機器における信頼性に関する大きな懸念事項は耐放射線性能であり、宇宙空間での放射線の種類と量の多さから民生機器と比較して非常に高いレベルが求められるのである。

放射線照射によるＩＣへの影響の一つに、シングルイベント効果(Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｅｆｆｅｃｔ、以下ＳＥＥという。) がある。シングルイベント効果とは、高エネルギー粒子がＩＣ内に入射することによって発生する現象である。宇宙空間に存在する陽子、中性子、α線、重イオンなどが発生要因として挙げられる。高エネルギー粒子が半導体ＩＣ１００に入射すると、図１（ａ）に示すように、電離作用により軌跡に沿って電子正孔対が生成され、空乏層の外まで電界が拡がる。そして、図１（ｂ）に示すように、空乏層内で発生した電子及び正孔は、空乏層電界により拡散領域に収集される。さらに、電界が拡がったことによって空乏層外で発生した電子及び正孔も拡散領域に収集される。この現象をファネリング効果と呼び、高エネルギー粒子による異常電荷収集の最大の原因と考えられている。

この電荷の収集においては、空乏層内で正孔が電位の低いところへ、電子が電位の高いところへそれぞれ移動する。図１（ａ）（ｂ）は、ＮＭＯＳトランジスタの例を示しており、生成された正孔は、グランド電位（ＶＳＳ）に接続されているソースのｎ＋拡散層とｐ型の基板をＶＳＳに接続しているｐ＋拡散領域（図示せず）に収集される。また、電子は高い電位の方に収集されるため、図１（ｂ）におけるドレインのｎ＋拡散層に収集される。ソースのｎ＋拡散層は、通常はドレインのｎ＋拡散層より低い電位となるので、電子は主にドレイン拡散層に収集されることになる。

なお、ここで言う放射線とは、粒子の流れであるα線、β線、中性子線や、電磁波であるγ線、エックス線を当然に含んでいるが、加えて半導体集積回路内でキャリア（電子および正孔）を発生させる原因となる外乱を広く含む概念である。

このキャリアの収集によっておこるシングルイベント効果について説明する。図２は、ＮＭＯＳとＰＭＯＳのドレインとゲート同士をそれぞれ接続するとともに、ＮＭＯＳとＰＭＯＳのソースをそれぞれＶＳＳと電源に接続したＣＭＯＳインバータ１０１を示している。このインバータ構成は、ＣＭＯＳデジタル回路のもっとも基本となる素子構造であり、本図では入力（ＩＮ）がＶＳＳ電位（＝０）に、出力（ＯＵＴ）が電源電位（＝１）の状態になっている。図２に示すように、空乏層内でＶＳＳとドレイン拡散層にそれぞれ移動した正孔と電子は、正孔がＶＳＳに収集され、電子が当該ドレイン拡散層からＰＭＯＳのドレイン（ｐ＋拡散層）及びゲート下のチャネルを介してＰＭＯＳのソース（ｐ＋拡散層）に到達し電源に収集される。このキャリアの一連のＶＳＳと電源への移動によって、電源からグランドにドリフト電流が流れる（図２中に示す太字矢印を参照）。この瞬時電流が流れることによって、瞬間的にインバータの出力（ＯＵＴ）が１から０に変化する。これがシングルイベントトランジェント(ＳＥＴ)である。このＳＥＴによって、一時的にデジタル回路の論理が変わってしまうので、半導体ＩＣ内で誤動作が発生してしまうのである。上記の瞬時的なドリフト電流を、ここではＳＥＴ電流と呼ぶ。

図３に一般的な位相同期ループ回路１０２（ＰＬＬ）のブロック図を示す。ＰＬＬ１０２は、次の５つの回路ブロック、すなわち、ｉ）位相周波数比較器（Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ：ＰＦＤ）１０３、ｉｉ）チャージポンプ（Ｃｈａｒｇｅ Ｐｕｍｐ：ＣＰ）１０４、ｉｉｉ）ループフィルタ（Ｌｏｏｐ Ｆｉｌｔｅｒ：ＬＦ）１０５、ｉｖ）電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）１０６、ｖ）分周回路（Ｆｒｅｑｕｅｎｃｙ Ｄｅｖｉｄｅｒ：ＦＤ）１０７で構成されている。ＰＬＬ１０２は、出力クロックをフィードバック制御することによって、安定した周波数のクロックを生成する。またＦＤ１０７の比の値を変化させることで出力クロックの周波数を変化させることができる。

ＰＬＬ１０２の動作は、まずＰＦＤ１０３で基準クロック（ＣＬＫｒｅｆ）とフィードバッククロック（ＣＬＫｄｉｖ）の位相比較を行う。比較した位相差をＣＰ１０４によって電流（Ｉｃｐ）に変換する。その後、ＬＦ１０５により平滑化し、その平滑化された電圧信号（Ｖｃｔｒｌ）を制御電圧としてＶＣＯ１０６にてクロックとして信号を出力する。この出力クロック（ＣＬＫｏｕｔ）は、ＦＤ１０７にて分周されるので、ＦＤ１０７の比を変えることにより周波数を変化させることができるのである。

ここで、放射線のＰＬＬ１０２への影響を検討すると、上記５ブロック中では、ＶＣＯ１０６への放射線の照射が最も影響が大きい。なぜなら、ＶＣＯ１０６は発振器であり、そこにＳＥＴ電流が外乱として印加されると、周波数そのものが変化してしまうからである。

ＶＣＯ１０６には、一般的にリングオシレータ１０８が用いられる。リングオシレータ１０８は、図４に示すように、奇数段（本図では５段）のインバータ１０９をリング状に接続し、反転した論理信号をフィードバック入力することで発振を実現している。つまり、１段のインバータ１０９の遅延時間をτ１とし、段数をＮ（本図では５）とすると、発振周期Ｔは、２Ｎ×τ１となり、その逆数、１／（２Ｎ×τ１)が発振周波数ｆとなる。また、この発振周波数ｆは、図５に示すように、電圧制御発振器（ＶＣＯ）におけるリングオシレータ１０８へ供給する制御電流Ｉｃｔｒｌの増減によりインバータ１０９の遅延時間τ１を変更することにより制御できるようになっており、その制御電流Ｉｃｔｒｌは、制御電圧Ｖｃｔｒｌにより調整可能となっている。これらにより、ＶＣＯ１０６においては、制御電圧Ｖｃｔｒｌにより周波数ｆが制御可能となるのである。

耐放射線用のＰＬＬ１０２に関しては、下記非特許文献１に記載されたものがある。

Robert L, Shuler, Jr, "SEU/SET Tolerant Phase-Locked-Loops", NASA, April, 1, 2010, https://ntrs.nasa.gov/search.jsp?R=20100017265

非特許文献１では、図６に示すように、同一のＰＬＬ１０２を３個用意し、同一周波数で発振させて、それらの出力クロックを後段で適宜選択するようにしている。このようにすると、放射線の照射により、いずれかのＰＬＬ１０２の発振周波数が変動しても、他の２つのＰＬＬ１０２の発振周波数には変化がないため、多数決（Ｖｏｔｉｎｇ）により他の２つのＰＬＬ１０２のクロックが選択されるようにすることによって、放射線の影響を回避できるのである。

非特許文献１に記載の冗長構成では、チップ内でのＰＬＬ１０２の面積を３倍としてしまうので、コスト的に不利である。しかも、近年では、民間で人工衛星を打ち上げており、宇宙用途といえどもコスト意識が非常に高まっているので、上記のような冗長構成は是非とも避けたい。

そこで、この発明は、複数のＰＬＬ１０２を用いることなく耐放射線性能を向上させることを課題とする。

上記の課題を解決するために、この発明は、それぞれがｍ段の遅延素子からなり、平面視ループ形態のｎ個のリング発振ループと、前記各リング発振ループの前記遅延素子の接続点において互いに対応するｎ個の前記接続点同士を接続し且つ入出力特性が正転であるｍ×_ｎＣ_２個の結合素子と、前記互いに対応するｎ個の前記接続点からの第１クロックが入力されて１個を出力クロックとして選択する選択回路と、前記選択回路からの出力クロックをフィードバックした帰還クロックと基準クロックとを比較する比較回路とを備え、前記ｎ個の前記リング発振ループは共通のバイアス回路により制御されており、前記選択回路は、入力されるｎ個の第１クロックにおけるｋ個（ｎ＞ｋ）を組み合わせた場合に最も遅いタイミングの前記第１クロックに準じて出力される_ｎＣ_ｋ個の第２クロックのうち、最も早いタイミングに準じて前記出力クロックを出力するようにして位相同期ループ回路を構成した。

このようにすると、ｎ個のリング発振ループが発振するが、互いに対応するｎ個の接続点同士を入出力特性が正転な結合素子により接続されており、これらｎ個の接続点からの第１クロックが選択回路で１個の出力クロックになり、その出力クロックをフィードバックした帰還クロックが比較回路で基準クロックと比較され、さらにリング発振ループは共通のバイアス回路により制御されているので、ｎ個のリング発振ループにおいて互いに対応する接続点がほぼ同じタイミングになるようにそれぞれ同じ周波数で発振する。このために、ほぼタイミングが揃ったｎ個の第１クロックを生成することができる。そして、選択回路は、入力されるｎ個の第１クロックにおけるｋ個（ｎ＞ｋ）を組み合わせた場合に最も遅いタイミングの第１クロックに準じて出力される_ｎＣ_ｋ個の第２クロックのうち、最も早いタイミングに準じて出力クロックを出力する。

つまり、高エネルギー粒子がｎ個のリング発振ループのうちの１個に衝突して、ＳＥＴ電流により、そのリング発振ループからの第１クロックが遅れたとすると、この遅れた第１クロックを含む組合せの第２クロックがつられて遅れることとなる。しかし、当該遅れた第１クロックを含まない組合せの第２クロックに遅れは発生しない。そして、上記の出力ロックは、第２クロックのうち最も早いタイミングで出力されるのであるから、この出力クロックに当該遅れた第１クロックの影響は表れないのである。

また、ＳＥＴ電流により第１クロックが進んだとすると、この進んだ第１クロックを含み組合せの第２クロックは影響を受けない。なぜなら、最も遅いタイミングの第１クロックに準じて第２クロックが出力されるからである。

このように、高エネルギー粒子によるＳＥＴ電流によりリング発振ループからのクロックの出力タイミングに変動が起こったとしても、最終的に選択回路から出力されるクロックには影響が表れないのである。また、この出力クロックをフィードバックした帰還クロックが比較回路で基準クロックと比較されるので、ＰＬＬの動作も高エネルギー粒子の影響を受けず安定する。したがって、複数のＰＬＬを用いることなく耐放射線性能を向上させることができる。

前記構成においては、前記選択回路を、入力される前記ｎ個の第１クロックにおけるｋ個（ｎ＞ｋ）を組み合わせた場合に最も早いタイミングの信号に準じて出力される_ｎＣ_ｋ個の第２クロックのうち、最も遅いタイミングに準じて前記出力クロックを出力するようにすることができる。

このように、選択回路が、入力されるｎ個の第１クロックにおけるｋ個（ｎ＞ｋ）を組み合わせた場合に最も早いタイミングの第１クロックに準じて出力される_ｎＣ_ｋ個の第２クロックのうち、最も遅いタイミングに準じて出力クロックを出力するようにした場合は、ＳＥＴ電流により第１クロックが遅れたとしても、第２クロックは最も早い第１クロックに準ずるので影響を受けない。また、第１クロックが進んだ場合は、その進んだ第１クロックを含む組合せの第２クロックがつられて進むこととなる。しかし、当該進んだ第１クロックを含まない組合せの第２クロックに進みは発生しない。そして、上記の出力ロックは、第２クロックのうち最も遅いタイミングで出力されるのであるから、この出力クロックに当該進んだ第１クロックの影響は表れないのである。したがって、選択回路からの出力クロックに影響は表れないし、ＰＬＬの動作も安定するのである。

前記のすべての構成においては、前記リング発振ループの結合素子の結合強度が可変であるようにすることができる。

このように、結合素子の結合強度を可変にすると、リング発振ループ同士の結合強度を実際の実験等で変化させて、最も安定する強度に設定することができるようになる。

前記のすべての構成においては、前記遅延素子の入出力を差動にすることができる。

このように、遅延素子の入出力を差動にすると、リング発振ループの段数ｍが奇数でも偶数でも発振するようになるので設計の自由度が向上する。

前記のすべての構成においては、前記遅延素子または前記結合素子の少なくとも一方におけるＮＭＯＳトランジスタのドレインの近傍に、そのドレインよりも高い電位を印加した拡散層を配することができ、また、前記遅延素子または前記結合素子の少なくとも一方におけるＰＭＯＳトランジスタのドレインの近傍に、そのドレインよりも低い電位を印加した拡散層を配することができる。

このように、遅延素子もしくは結合素子の少なくとも一方におけるＮＭＯＳトランジスタのドレインの近傍に、そのドレインよりも高い電位を印加した拡散層を配した場合は、その拡散層の方に吸い寄せられる電子数の分だけドレインに吸収される電子数が減少するのでＳＥＴ電流が減少して高エネルギー粒子の衝突の影響を緩和できる。また、前記遅延素子もしくは結合素子の少なくとも一方におけるＰＭＯＳトランジスタのドレインの近傍に、そのドレインよりも低い電位を印加した拡散層を配した場合は、その拡散層の方に吸い寄せられる正孔数の分だけドレインに吸収される正孔数が減少するのでＳＥＴ電流が減少して高エネルギー粒子の衝突の影響を緩和できる。

この発明に係る位相同期ループ回路によれば、高エネルギー粒子によるＳＥＴ電流によりリング発振ループからのクロックの出力タイミングに変動が起こったとしても、最終的に選択回路から出力されるクロックには影響が表れない。また、この出力クロックをフィードバックした帰還クロックが比較回路で基準クロックと比較されるので、ＰＬＬの動作も高エネルギー粒子の影響を受けず安定する。したがって、複数のＰＬＬを用いることなく耐放射線性能を向上させることができる。

半導体ＩＣ（ＮＭＯＳ）に放射線を照射した状態を示す模式図であって、（ａ）は電離作用による電子正孔対の発生、（ｂ）は電荷の収集 ＣＭＯＳインバータにおけるシングルイベント効果を示す模式図 一般的な位相同期ループ回路（ＰＬＬ）のブロック図 単一リングオシレータの回路図 電圧制御発振器（ＶＣＯ）の回路図 従来の耐放射線位相同期ループ回路（ＰＬＬ）の回路図 この発明に係るリングオシレータの第１実施例を示す回路図 結合素子としての抵抗の回路図 結合素子としての可変抵抗の回路図 本発明の電圧制御発振器（ＶＣＯ）の回路図 第１クロックのタイミングチャート 抵抗で結合したリングオシレータと選択回路の回路図 選択回路の第１の実施形態の回路図 選択用インバータの第１の実施形態の回路図 選択回路の第１の実施形態の動作説明図（遅れの場合） 選択回路の第１の実施形態の動作説明図（進みの場合） 本発明の位相同期ループ回路のブロック図 外乱電流を印加したときの発振周波数と周波数変動幅の関係を示す図 選択回路の第２の実施形態の回路図 選択回路の第２の実施形態の動作説明図（遅れの場合） 選択回路の第２の実施形態の動作説明図（進みの場合） 差動方式の遅延素子の回路図 差動方式の遅延素子のシングル方式バッファへの置き換えの説明図 差動方式の遅延素子のシングル方式インバータへの置き換えの説明図 遅延素子や結合素子として用いるインバータを示す模式図

図７に本発明の第１実施例を示す。この多重結合リングオシレータ１０（以下、単に多重リングオシレータ１０と称することがある。）は、遅延素子１１としてインバータ（以下、遅延素子１１と同じ符号を付する。）を用いており、このインバータ１１をｍ段（本図では、ｍ＝５）でループ状にしたリング発振ループ１２（以下、単にリングオシレータ１２と称することがある。）をｎ個（本図では、ｎ＝３）備えている。これらｎ個のリングオシレータ１２のｍ×ｎ個（本図では１５個）の接点における２点間を、結合素子１３を用いて結合している。この結合に供されるｍ×ｎ個（本図では１５個）の結合素子１３は、本図に示すように、各リングオシレータ１２の互いに対応するn個（本図では３個）の接続点同士、すなわち（ａ１、ｂ１、ｃ１）、（ａ２、ｂ２、ｃ２）、（ａ３、ｂ３、ｃ３）、（ａ４、ｂ４、ｃ４）、（ａ５、ｂ５、ｃ５）がそれぞれ結合素子１３によって接続されている。いいかえれば、カッコ内のn個の各点接続点（本図では３個）が_ｎＣ_２個（本図では_３Ｃ_２＝３個）の結合素子１３によって結合されている。したがって、ｍ段のリングオシレータ１２のｎ個におけるｎ×ｍの接続点において、ｍ×_ｎＣ_２個（本図では、５×_３Ｃ_２＝１５個）の結合素子１３で互いに結合されている。

この結合素子１３は、図８に示すように、抵抗１４で形成する。抵抗１４は、一方の端子の電圧が上昇すると、他方の端子の電圧も上昇するので、正転の入出力特性を有する。この場合は、抵抗値が固定となるが、図９に示すように、ＰＭＯＳとＮＭＯＳのトランジスタ１５で構成することもできる。このようにすると、制御電圧信号Ｖｃ［０：３］により抵抗値を変化させることができる。

全てのインバータ１１は、図１０に示すように、共通のバイアス回路１６によって制御されている。つまり、バイアス回路１６に入力される制御電圧Ｖｃｔｒｌに応じた制御電流Ｉ_{ＣＴＲＬ１}、Ｉ_{ＣＴＲＬ２}、Ｉ_ＣＴＲＬが生成され、インバータ１１は、そのソース端子ＳＰ、ＳＮがすべて共通化されているので、制御電流Ｉ_ＣＴＲＬによって、インバータ１１の遅延時間を調整して全てのリングオシレータ１２を所望で同一の発振周波数にすることができる。すなわち、バイアス回路１６と多重リングオシレータ１０とで電圧制御発振器（ＶＣＯ）２０（図１７を参照）として機能する。さらに、各リングオシレータ１２の互いに対応するn個（本図では３個）の接続点同士、すなわち（ａ１、ｂ１、ｃ１）、（ａ２、ｂ２、ｃ２）、（ａ３、ｂ３、ｃ３）、（ａ４、ｂ４、ｃ４）、（ａ５、ｂ５、ｃ５）がそれぞれ結合素子１３によって図８のように接続されているので、対応する接続点（ａ１、ｂ１、ｃ１）、（ａ２、ｂ２、ｃ２）、（ａ３、ｂ３、ｃ３）、（ａ４、ｂ４、ｃ４）、（ａ５、ｂ５、ｃ５）におけるクロック（第１クロック）のタイミングが、図１１に示すようにほぼ揃うようになる。つまり、カッコ内の各点（本図では３点）から出力される第１クロックの立ち上がり時間がほぼ揃うのである。

この実施形態では、図１２に示すように、タイミングがほぼ揃ったｎ個（本図では３個）の第１クロック（ａ１、ｂ１、ｃ１）を取りだして、選択回路１７に入力している。この選択回路１７は、図１３に示すように、選択用インバータ１８と通常インバータ１９からなる。

選択用インバータ１８は、ｎ個（本図では３個）の第１クロック（ａ１、ｂ１、ｃ１）におけるｋ個（本図では２個）を組み合わせが入力されている。したがって、選択用インバータ１８は、_ｎＣ_ｋ個（本図では、_３Ｃ_２＝３個）存在する。そして、選択用インバータ１８は、図１４に示すように、ｋ個（本図では２個）のＰＭＯＳとＮＭＯＳがそれぞれ縦積みになった構造となっており、ｋ個（本図では２個）の入力Ａ、ＢがともにＨｉ論理かＬｏ論理の電圧にならないと、出力ＹがＬｏ論理かＨｉ論理の電圧にならないようになっている。言い換えれば、出力Ｙの出力タイミングは、入力Ａ、Ｂのうちの遅い方に準じて決められることになる。また、入力Ａ、Ｂが違う論理の場合は、出力Ｙは、ハイ・インピーダンスになる。このため、これら選択用インバータ１８の_ｎＣ_ｋ個（本図では、_３Ｃ_２＝３個）の出力である第２クロックＹａ、Ｙｂ、Ｙｃは、束ねられて通常インバータ１９を介して１個の出力クロックＶＣＯｏｕｔとして出力される。つまり、出力クロックＶＣＯｏｕｔは、選択用インバータ１８の第２クロックＹａ、Ｙｂ、Ｙｃがハイ・インピーダンスではなくなったタイミング、すなわち第２クロックの最も早いタイミングで出力されることとなる。

次に高エネルギー粒子の衝突によるＳＥＴ電流が流れた場合の動作について、以下に説明する。ここで、a系列のリングオシレータ１２（接続点がａ１～ａ５）にＳＥＴ電流が流れて、第１クロックａ１が遅れたとする。すると、図１５に示すように、この第１クロックａ１を組合せに持つ選択用インバータ１８からの第２クロックＹａ、Ｙｃは、当該第１クロックａ１につられて遅れることとなる。しかしながら、当該第１クロックａ１を組合せに持たない第２クロックＹｂは、遅れることは無いので、通常インバータ１９からは、第２クロックＹｂに準じたタイミングの出力クロックＣＬＫｏｕｔが出力される。したがって、出力クロックＶＣＯｏｕｔが遅れることは無い。

また、ＳＥＴ電流の影響により、第１クロックａ１が進んだ場合は、図１６に示すように、当該第１クロックａ１を組合せに持つ選択用インバータ１８からの第２クロックＹａ、Ｙｃは、当該第１クロックａ１につられて進むということはない。したがって、第２クロックＹａ、Ｙｂ、Ｙｃの出力タイミングには、ＳＥＴ電流の影響が表れないので、当然ながら出力クロックＶＣＯｏｕｔが進むことは無い。

したがって、多重リングオシレータ１０とバイアス回路１６と選択回路１７とで構成した電圧制御発振器（ＶＣＯ）２０を、図１７に示すように、位相周波数比較器（ＰＦＤ）１０３、チャージポンプ（ＣＰ）１０４、ループフィルタ（ＬＦ）１０５、及び分周回路（ＦＤ）１０７とで位相同期ループ回路（ＰＬＬ）１を構成した場合に、ＶＣＯの出力クロック（ＶＣＯｏｕｔ）が放射線の影響を受けないため、それをフィードバックした帰還クロックＣＬＫｄｉｖと基準クロックＣＬＫｒｅｆとの比較器（ＰＦＤ）での比較結果も放射線の影響を受けることが無いので、位相同期ループ回路（ＰＬＬ）１の出力クロックＣＬＫｏｕｔは、放射線の影響を受けず安定する。

図１８に、通常の位相同期ループ回路（ＰＬＬ）、すなわち図４と図５に示す単一リングオシレータ１０８の位相同期ループ回路（ＰＬＬ）１０２と図１７のＰＬＬ１とのシミュレーションでの比較結果を示す。ＳＥＴ電流としては、電流源により１００μＡを印加している。図１８に示すように、通常のＰＬＬ１０２では、印加電流の影響で特に発振周波数が１ＧＨｚ以下の場合に変動幅が４％以上となる。しかし、本発明のＰＬＬ１によれば、２％強の周波数変動で抑えられている。通常のＰＬＬ１０２で発振周波数が高い場合に変動が少ないのは、制御電圧Ｉｃｔｒｌが大きいためＳＥＴ電流の影響が見えにくくなるためである。また、本発明のＰＬＬ１において周波数変動幅として１～２％くらいであるのは、各リングオシレータ１２が結合素子１３で結合しているので、一のリングオシレータ１２にＳＥＴ電流が流れた場合に、他のリングオシレータ１２に全く影響が出ないわけではなく、ＳＥＴ電流の結合素子１３を介して流れる分の影響を受けるからである。このＳＥＴ電流の影響度を軽減するには、結合素子１３の結合強度を弱くすればよい（抵抗であれば、抵抗値を上げる）が、弱くしすぎると各リングオシレータ１２からの第１クロックが揃いにくくなる。

実際は、シミュレーションで最適な抵抗値を求めて設定するようにするか、図９のように結合強度を可変にして、実際の実験で最適値を求めるようにする。

図１９に、選択回路１７の他の実施形態を示す。この選択回路１７は、ｋ個（本図ではｋ＝２）の入力のＮＯＲと、これらＮＯＲからの第２クロックＹａ、Ｙｂ、Ｙｃを受ける_ｎＣ_ｋ個（本図では、_３Ｃ_２＝３）の入力の選択用インバータ１８とからなる。選択用インバータ１８は、それぞれの入力に対応したＰＭＯＳとＮＭＯＳが縦積みに接続された構成である。このため、選択用インバータ１８の出力は、第２クロックの入力がすべて同一の論理になった場合に出力されることとなる。この選択回路１７の動作について説明する。クロックの立ち上がりを基準にして考えると、_ｎＣ_ｋ個（本図では、_３Ｃ_２＝３）のＮＯＲのそれぞれに入力されたｋ個（本図ではｋ＝２）の第１クロックのうち、早い方のタイミングに準じて第２クロックが出力される。そして、_ｎＣ_ｋ個（本図では、_３Ｃ_２＝３）の第２クロックのうち、最も遅い第２クロックのタイミングに準じて選択用インバータ１８から出力クロックＶＣＯｏｕｔが出力されるのである。

この選択回路１７の放射線照射に対する動作を説明する。図２０に示すように、ａ系列のリングオシレータ１２に高エネルギー粒子が衝突してＳＥＴ電流により、第１クロックａ１が遅れたとする。しかしながら、この第１クロックａ１が組み合わされる第２クロックＹａ、Ｙｃは、ＮＯＲの特性により最も早いタイミングに準じて出力されるので、当該第1クロックａ１の遅れが反映されることはない。したがって、出力クロックＶＣＯｏｕｔに放射線の影響は表れない。

一方、ＳＥＴ電流により第１クロックａ１が進んだとすると、図２１に示すように、当該第１クロックａ１が組み合わされる第２クロックＹａ、Ｙｃも、この進みの影響を受けて早いタイミングで出力される。しかしながら、当該第１クロックａ１の組合せでない第２クロックＹｂには、進みの影響は表れない。そして、選択用インバータ１８により、最も遅いタイミングで出力クロックＶＣＯｏｕｔが出力されるので、放射線の影響が出力クロックＶＣＯｏｕｔに反映されることはない。

したがって、この選択回路１７を使用した位相同期ループ回路（ＰＬＬ）１は、放射線の影響を受けないのである。上記の遅延素子（インバータ）１１は、入出力がシングルであったが、図２２に示すように、差動の入出力にすることもできる。このように、遅延素子１１を差動方式にすれば、接続の正負を変更することによって、正転論理と反転論理を自在に作ることが出来るので、非常に使い勝手が良い。図２３に示すように、入出力の正負を合わせて接続すると、正転論理のバッファとなる。また、図２４に示すように、入出力の正負を違えて接続すると、反転論理のインバータとなる。したがって、遅延素子１１を差動方式にすれば、リング発振ループの段数ｍや個数ｎに制限されることなく本発明の思想を具現化することができる。

また、上記の遅延素子１１や結合素子１３におけるＰＭＯＳもしくはＮＭＯＳのドレインの近傍に、別途拡散層を設けたレイアウト構造にするようにしている。例として図２５に、遅延素子１１や結合素子１３として用いるインバータ２の断面図を示す。図２に示すような通常インバータ１０１におけるＰＭＯＳとＮＭＯＳの各ドレインの近傍に拡散層を設けている。ＰＭＯＳのドレイン近傍には、ｐ＋拡散層を設けるとともにグランド電位（ＶＳＳ）に接続している。また、ＮＭＯＳのドレイン近傍には、ｎ＋拡散層を設けるとともに電源電位に接続している。

このようにすると、放射線の照射によりＮ－ｗｅｌｌやＰ－ｗｅｌｌ内で発生した電子正孔対が、別途設けた拡散層に収集されるようになる。すなわち、Ｎ－ｗｅｌｌ内で発生した正孔は、ＰＭＯＳのドレインより電位の低いｐ＋拡散層に吸い込まれやすくなるし、Ｐ－ｗｅｌｌで発生した電子は、ＮＭＯＳのドレインより電位の高いｎ＋拡散層に吸い込まれやすくなる。したがって、ＰＭＯＳとＮＭＯＳのドレインに収集されるキャリアが減少することとなりシングルイベント効果が抑制されるので、耐放射線性能が向上するのである。

今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。したがって、本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味およびすべての変更が含まれることが意図される。

１ 位相同期ループ回路（ＰＬＬ）
２ インバータ
１０ 多重結合リングオシレータ（多重リングオシレータ）
１１ 遅延素子（インバータ）
１２ リング発振ループ（リングオシレータ）
１３ 結合素子
１４ 抵抗
１５ トランジスタ
１６ バイアス回路
１７ 選択回路
１８ 選択用インバータ
１９ 通常インバータ
２０ 電圧制御発振器（ＶＣＯ）
１００ 半導体ＩＣ
１０１ ＣＭＯＳインバータ
１０２ 通常の位相同期ループ回路（ＰＬＬ）
１０３ 位相周波数比較器（ＰＦＤ）
１０４ チャージポンプ（ＣＰ）
１０５ ループフィルタ（ＬＦ）
１０６ 電圧制御発振器（ＶＣＯ）
１０７ 分周回路（ＦＤ）
１０８ リングオシレータ
１０９ インバータ

Claims (6)

1. それぞれがｍ段の遅延素子（１１）からなり、平面視ループ形態のｎ個のリング発振ループ（１２）と、前記各リング発振ループ（１２）の前記遅延素子（１１）の接続点において互いに対応するｎ個の前記接続点同士を接続し且つ入出力特性が正転であるｍ×_ｎＣ_２個の結合素子（１３）と、前記互いに対応するｎ個の前記接続点からの第１クロックが入力されて１個を出力クロックとして選択する選択回路（１７）と、前記選択回路（１７）からの出力クロックをフィードバックした帰還クロックと基準クロックとを比較する比較回路とを備え、前記ｎ個の前記リング発振ループ（１２）は共通のバイアス回路（１６）により制御されており、前記選択回路（１７）は、入力されるｎ個の第１クロックにおけるｋ個（ｎ＞ｋ）を組み合わせた場合に最も遅いタイミングの前記第１クロックに準じて出力される_ｎＣ_ｋ個の第２クロックのうち、最も早いタイミングに準じて前記出力クロックを出力するようにした位相同期ループ回路。
2. 前記選択回路（１７）を、入力される前記ｎ個の第１クロックにおけるｋ個（ｎ＞ｋ）を組み合わせた場合に最も早いタイミングの信号に準じて出力される_ｎＣ_ｋ個の第２クロックのうち、最も遅いタイミングに準じて前記出力クロックを出力するようにした請求項１に記載の位相同期ループ回路。
3. 前記リング発振ループ（１２）の結合素子（１３）の結合強度が可変である請求項１または２に記載の位相同期ループ回路。
4. 前記遅延素子（１１）の入出力を差動にした請求項１または２に記載の位相同期ループ回路。
5. 前記遅延素子（１１）または前記結合素子（１３）の少なくとも一方におけるＮＭＯＳトランジスタのドレインの近傍に、そのドレインよりも高い電位を印加した拡散層を配した請求項１または２に記載の位相同期ループ回路。
6. 前記遅延素子（１１）または前記結合素子（１３）の少なくとも一方におけるＰＭＯＳトランジスタのドレインの近傍に、そのドレインよりも低い電位を印加した拡散層を配した請求項１または２に記載の位相同期ループ回路。

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