JP2007243617A - 差動出力分周回路 - Google Patents

Abstract

【課題】ＣＭＯＳインバータを使用した差動信号間での遅延差が発生しない差動出力分周回路を提供する。
【解決手段】クロック信号を分周して出力する分周回路に、出力信号の信号レベルを強制的に固定する設定入力端子を設け、設定入力端子に信号レベルの入力をすることにより、強制的に出力信号が固定される第１分周回路と、第１分周回路の設定入力端子と異なる信号レベルの入力をすることにより、強制的に出力信号が固定される第２分周回路と、第１分周回路と第２分周回路から出力信号を入力し、出力信号の信号レベルを比較し、同じであるか異なるかを判断して、設定入力端子へ出力する同相検出回路と、を具備する差動分周回路である。
【選択図】図１

Description

本発明は、ＣＯＭＳインバータを用いた差動２相出力の分周回路の技術に関する。

近年、無線通信端末や一般のＡＶ用機器において、低消費電力動作を目指した回路や構成は重要な技術である。低消費電力化の手段として、ＣＭＯＳインバータを用いた回路を採用する構成は有効な手段である。信号が遷移するときのみ電流を流すインバータは、常時電流を流し続ける定電流源使用のタイプ（図４Ａに示す一般的な差動対型回路）と比べて低電流化が図りやすい。その一方で、差動対型では必ず位相が１８０度反転した差動出力が簡単に取り出せるのに対し、図４Ｂに示すインバータ型では単相動作が基本であり、これから差動出力を得るためには、インバータを一段追加したり、インバータの遅延分（Ｔｄ）を消すために出力を、図５に示すクロスカップルさせたりといった回路の追加が必要である。ところが、同図のタイムチャートに示すように、２つのインバータに流れる電流の値ｉ１とｉ２が同じ変化をすれば問題はないが、電流変化は、製造ばらつきによって違うため出力信号が歪でしまうという問題も発生する。

次に特許文献１では、一般的な２モードの分周回路の分周比切替信号の生成に排他的論理和回路を用いたものである。
特許文献２では、排他的論理和回路が９０度の位相ずれを持つ２信号を用いて、２倍の周波数のクロックを作ることのできる構成（追加されたフリップフロップ回路（ＦＦ回路）と排他的論理和回路（ＥＸＯＲ回路））を特徴とする。従って、本発明の差動信号間の出力を排他的論理和回路に入力する構成とは異なる。具体的には、フリップフロップ回路１１、１２はトリガ極性が逆のフリップフロップ回路を用いて出力波形の信号遷移の時間を１／４周期（元の入力クロックの半周期）だけいつもずらす。例えばトリガ極性の同じフリップフロップ回路を用いて、入力クロックを片方に反転して入力することもできるが、これもまた出力を１／４周期ずらすためにフリップフロップ回路のトリガの極性を変えていることに他ならない。

また、特許文献３では、排他的論理和回路の出力は単純に２入力から新たな信号を作るためのものである。
特開平２００５−５０５９７９号公報 特開平１０−２８０４８号公報 実開平７−３８９４３号公報

しかしながら、これらの構成では、差動信号間でのインバータ遅延分の位相差や、遅延抑圧回路による波形歪みが発生してしまうなどの問題がある。
上記特許文献１、２および特許文献３では、差動分周器として出力した場合に、同じタイミングで波形の遷移を起こすことができない。

また、フリップフロップ回路の出力が確率的に不定である場合に、これを回避するための排他的論理和回路あるいはＡＮＤ回路あるいはＮＡＮＤ回路などの各論理ゲート回路を用いて、差動出力信号が同相動作する状態を検出し、両カウンタの出力を互いに逆の値（１と０）となるようにセット、リセット入力へ信号を与える構成ではない。

本発明は上記のような実情に鑑みてなされたものであり、同じ構成のフリップフロップ回路を２つ使用し、それぞれを共通クロックで分周動作させ、互いに１８０度反転したクロックを出力（１つのフリップフロップ回路からは単相の出力）する。さらに、２相の出力を用いた簡単な論理回路により同相状態を検出し、強制的に初期化する。上記構成により差動信号間での遅延差が発生しない差動出力分周回路を提供することを目的とする。

本発明の態様のひとつであるクロック信号を分周して出力する分周回路に、出力信号の信号レベルを強制的に固定する設定入力端子を設け、上記設定入力端子に信号レベルの入力をすることにより、強制的に上記出力信号が固定される第１分周回路と、上記第１分周回路の上記設定入力端子と同じ信号レベルの入力をすることにより、強制的に上記出力信号と異なる信号レベルに固定される上記第２分周回路と、上記第１分周回路と上記第２分周回路から上記出力信号を入力し、上記出力信号の信号レベルを比較し、同じであるか異なるかを判断して、上記設定入力端子へ出力する同相検出回路と、を具備する構成である。

好ましくは、上記同相検出回路は排他的論理和回路で構成してもよい。
本発明の他の態様であるクロック信号を分周して出力する分周回路に、出力信号の信号レベルを強制的に固定する設定入力端子を設け、上記設定入力端子に信号レベルの入力をすることにより、強制的に上記出力信号が固定される第１分周回路と、上記第１分周回路の上記設定入力端子と同じ信号レベルの入力をすることにより、強制的に上記出力信号と異なる信号レベルに固定される上記第２分周回路と、上記第１分周回路と上記第２分周回路から上記出力信号を入力し、上記出力信号の信号レベルを比較し、同じであるか異なるかを判断して、上記設定入力端子へ出力する同相検出回路と、をＣＯＭＳ回路基板上に配設する構成である。

好ましくは、上記同相検出回路は排他的論理和回路で構成してもよい。
上記構成により、従来はインバータを追加して逆相信号を作った後に、このインバータによる遅延を打消すような遅延調整回路の追加や、回路の動作開始時のフリップフロップ回路の内部のノードの電位（ランダムな値）により、初期値が２つのフリップフロップ回路間で同じ値となる場合の、差動動作ではなく同相動作となってしまう誤動作が発生しなくなる。上記構成では、差動信号間での遅延が発生しないように、構成の同じフリップフロップ回路を２つ用いて、誤動作モード（２つのフリップフロップ回路が同相である状態）を簡易な検出回路により検出して、強制的に正常動作へ引き戻すことができる。

本発明によれば、ＣＭＯＳ上でクロック分周をするさいに、電源立ち上げ時などで不定な状態であっても強制的に正常動作へ引き戻すことができる。

以下図面に基づいて、本発明の実施形態について詳細を説明する。
（原理説明）
図１は本発明の原理について示す図である。第１フリップフロップ回路１、第２フリップフロップ回路２、同相検出回路３を備えた構成である。第１フリップフロップ回路１は、クロック入力端子を備え、Ｑ＿Ｂ端子からＤ端子にフィーダバックをかけた構成により、クロック信号を分周する回路である。さらにリセット端子としてＣＬＲ端子を備えている。第２フリップフロップ回路２は、クロック入力端子を備え、Ｑ＿Ｂ端子からＤ端子にフィーダバックをかけた構成により分周する回路である。さらにリセット端子としてＳＥＴ端子を備えている。図１の例であればＣＬＲ端子にＬｏｗレベルの信号が入ってくると第１フリップフロップ回路１はＣＬＲがかかるために、反転出力Ｑ＿ＢはＨｉｇｈレベルになる。

第２フリップフロップ回路２ではＳＥＴ端子が、同じＬｏｗレベルの信号を同じタイミングで受けてＳＥＴがかかるために、反転出力Ｑ＿ＢはＬｏｗレベルに強制される。第１フリップフロップ回路１と第２フリップフロップ回路２ともに、Ｈｉｇｈレベルの信号入力に対しては、リセット機能は働かず、フリップフロップ回路は通常の動作(この場合は分周動作)をする。

つまり、クロック信号を分周して出力する分周回路に、出力信号の信号レベルを強制的に固定する設定入力端子ＳＥＴ、ＣＬＲを設け、設定入力端子に同相検出器３の出力信号を入力することにより、強制的に上記出力信号が固定（ＣＬＲ）される第１フリップフロップ回路１（第１分周回路）を設ける。

そして、第１フリップフロップ回路１の設定入力端子と同じ信号レベルの入力をすることにより、強制的に第１フリップフロップ回路１の出力信号と逆の論理で固定（ＳＥＴ）される第２フリップフロップ回路２（第２分周回路）を備える。第１分周回路と第２分周回路から出力信号を入力し、出力信号の信号レベルを比較し、同じであるか異なるかを判断して、各設定入力端子へ出力する同相検出回路３を具備する。

（実施例１）
図２は本発明の実施例１について示す図である。第１フリップフロップ回路１、第２フリップフロップ回路１、排他的論理和回路４を備えた構成である。第１フリップフロップ回路１は、クロック入力端子を備え、Ｑ＿Ｂ端子からＤ端子にフィーダバックをかけた構成により分周する回路である。さらにＣＬＲ端子を備えている。第２フリップフロップ回路２は、クロック入力端子を備え、Ｑ＿Ｂ端子からＤ端子にフィーダバックをかけた構成により分周する回路である。さらにＳＥＴ端子を備えている。ＣＬＲ端子にＬｏｗレベルの信号が入ってくると第１フリップフロップ回路１はＣＬＲがかかるために、反転出力Ｑ＿ＢはＨｉｇｈレベルに固定になる。第２フリップフロップ回路２ではＳＥＴ端子が、同じＬｏｗレベルの信号を同じタイミングで受けてＳＥＴがかかるために、反転出力Ｑ＿ＢはＬｏｗレベルに強制的に固定される。第１フリップフロップ回路１と第２フリップフロップ回路２ともに、Ｈｉｇｈレベルの信号入力に対しては、リセット機能は働かず、フリップフロップ回路は通常の動作(この場合は分周動作)をする。

つまり、クロック信号を分周して出力する分周回路に、出力信号の信号レベルを強制的に固定する設定入力端子ＳＥＴ、ＣＬＲを設け、設定入力端子に同相検出器３の出力信号を入力することにより、強制的に上記出力信号が固定（ＣＬＲ）される第１フリップフロップ回路１（第１分周回路）を設ける。

そして、第１フリップフロップ回路１（第１分周回路）の設定入力端子と同じ信号を入力することにより、強制的に第１フリップフロップ回路１の出力信号と逆の論理で固定（ＳＥＴ）される第２フリップフロップ回路２（第２分周回路）を備える。第１分周回路と第２分周回路から出力信号を入力し、出力信号の信号レベルを比較し、同じであるか異なるかを判断して、各設定入力端子へ出力する同相検出回路として排他的論理和回路（ＥＸＯＲ回路）を用いた差動分周回路である。

図３に示すタイムチャートについて説明する。回路の状態が不定である場合に、破線の円で示された範囲でクロックＣＬＫとは無関係に同相を検出する。その結果表に示した排他的論理和回路の論理演算により出力信号が出力される。その結果、第１フリップフロップ回路１、第２フリップフロップ回路２の設定入力端子に入力された信号が、各フリップフロップ回路を強制的にリセットして、各フリップフロップ回路が反転した出力信号ＯＵＴ、ＯＵＴ＿Ｂを出力する。この強制リセットがない場合には、同図の括弧内の出力信号ＯＵＴ＿ＢのようにＯＵＴ信号と同相の出力をＯＵＴ＿Ｂから出力してしまい、差動分周器として動作しないことになる。
（実施例２）
また、排他的論理和回路以外でも同相が検出できればＡＮＤ回路、ＮＡＮＤ回路などを用いた構成としてもよい。第１フリップフロップ回路１と第２フリップフロップ回路２の動作は実施例１と同じである。

また、上記実施例１、２で説明した構成は、１０ＧＨｚ以上の高周波信号などを扱うさいに有効な回路である。
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。

原理を示す図である。 実施例１の回路を示す図である。 実施例１のタイムチャートと排他的論理和回路の論理を示す図である。 ４Ａは従来の差動回路示す図であり、４Ｂは従来のインバータを用いた差動回路である。 従来のクロスカップリングをしたときの差動回路である。

符号の説明

１ 第１フリップフロップ回路
２ 第２フリップフロップ回路
３ 同相検出回路
４ 排他的論理和回路

Claims (4)

1. クロック信号を分周して出力する分周回路に、出力信号の信号レベルを強制的に固定する設定入力端子を設け、前記設定入力端子に信号レベルの入力をすることにより、強制的に前記出力信号が固定される第１分周回路と、
   前記第１分周回路の前記設定入力端子と同じ信号レベルの入力をすることにより、強制的に前記出力信号と異なる信号レベルに固定される前記第２分周回路と、
   前記第１分周回路と前記第２分周回路から前記出力信号を入力し、前記出力信号の信号レベルを比較し、同じであるか異なるかを判断して、前記設定入力端子へ出力する同相検出回路と、
   を具備することを特徴とする差動分周回路。
2. 前記同相検出回路は排他的論理和回路であることを特徴とする請求項１に記載の差動分周回路。
3. クロック信号を分周して出力する分周回路に、出力信号の信号レベルを強制的に固定する設定入力端子を設け、前記設定入力端子に信号レベルの入力をすることにより、強制的に前記出力信号が固定される第１分周回路と、
   前記第１分周回路の前記設定入力端子と同じ信号の入力をすることにより、強制的に前記出力信号と異なる信号レベルに固定される前記第２分周回路と、
   前記第１分周回路と前記第２分周回路から前記出力信号を入力し、前記出力信号の信号レベルを比較し、同じであるか異なるかを判断して、前記設定入力端子へ出力する同相検出回路と、
   をＣＯＭＳ回路基板上に配設することを特徴とする差動分周回路。
4. 前記同相検出回路は排他的論理和回路であることを特徴とする請求項３に記載の差動分周回路。