JPH1188306A - 非同期パルス信号リタイミング回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来の非同期パルス信号リタイミング回路
は、非同期パルス信号の信号幅に対してクロック信号が
十分早い（周期が短い）という条件を満足しないと同期
化パルス信号を出力できない。 【解決手段】 フリップフロップ１３は非同期パルス信
号が論理値「０」から「１」に変化すると、データ入力
端子Ｄに常時印加されている論理値「１」を保持する。
フリップフロップ１４は、データ入力端子Ｄに入力され
るフリップフロップ１３のＱ出力信号を、クロック端子
に入力されるインバータ１５の出力信号の立ち上がり時
に保持する。ＡＮＤ回路１６は、フリップフロップ１４
のＱ出力信号と、端子１２よりのクロック信号との論理
積をとり、クロック信号が論理値「０」から「１」への
変化に対応して、論理値「０」から「１」に変化する信
号を端子１８へ出力すると共に、フリップフロップ１３
をリセットする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は非同期パルス信号リ
タイミング回路に係り、特にクロック信号とは非同期の
パルス信号を、クロック信号に同期したパルス信号とし
て出力するリタイミング回路に関する。

【０００２】

【従来の技術】従来より知られている、クロック信号と
は非同期のパルス信号を、クロック信号に同期したパル
ス信号として出力するリタイミング回路は、２つのフリ
ップフロップで構成され、非同期パルス信号の信号幅よ
り周期が短いクロック信号を用いて非同期パルス信号の
リタイミングを行っている（特開平２−４２５１８号公
報）。

【０００３】図３は上記の従来の非同期パルス信号リタ
イミング回路の一例の回路図を示す。図３に示すよう
に、この従来の非同期パルスリタイミング回路は、縦続
接続された２つのフリップフロップ２１及び２２と、端
子１２よりのクロック信号を反転してフリップフロップ
２１のクロック端子に印加するインバータ２３とより構
成されており、端子１１に非同期パルス信号を入力し、
フリップフロップ２２より出力端子１８にクロック信号
を用いてリタイミングされた同期化パルス信号を出力す
る。

【０００４】フリップフロップ２１及び２２はそれぞれ
Ｄ型フリップフロップであり、フリップフロップ２１の
データ入力端子Ｄには端子１１より非同期パルス信号が
入力され、クロック端子にはインバータ２３の出力反転
クロック信号が印加される。また、フリップフロップ２
２のデータ入力端子Ｄにはフリップフロップ２１のＱ出
力信号が印加され、クロック端子には端子１２より入力
されたクロック信号が印加される。

【０００５】次に、上記の構成の従来の非同期パルス信
号リタイミング回路の動作について図４及び図５のタイ
ミングチャートを併せ参照して説明する。図４（ａ）及
び図５（ａ）は非同期パルス信号であり、図４（ｂ）及
び図５（ｂ）に示すクロック信号と非同期の関係にあ
る。また、図４（ｃ）及び図５（ｃ）はインバータ２３
の出力信号で、図４（ｂ）及び図５（ｂ）に示したクロ
ック信号と逆相の関係にある。図４（ｄ）及び図５
（ｄ）はフリップフロップ２１のＱ出力信号、図４
（ｅ）及び図５（ｅ）はフリップフロップ２２のＱ出力
信号である。

【０００６】まず、端子１１よりフリップフロップ２１
のデータ入力端子Ｄに印加される非同期パルス信号が、
図４（ａ）に示すように、時刻Ｔ１において論理値
「０」から論理値「１」に変化すると、そのフリップフ
ロップ２１のクロック端子に印加されるインバータ２３
の出力信号が同図（ｃ）に示すように、時刻Ｔ１後の最
初に立ち上がる時刻Ｔ２においてフリップフロップ２１
に論理値「１」が保持され、同図（ｄ）に示すように時
刻Ｔ２でフリップフロップ２１のＱ出力信号が論理値
「１」となる。

【０００７】また、端子１２よりフリップフロップ２２
のデータ入力端子Ｄに印加されるクロック信号が、図４
（ｂ）に示すように、時刻Ｔ２後の最初に立ち上がる時
刻Ｔ３においてフリップフロップ２２に論理値「１」が
保持され、同図（ｅ）に示すように時刻Ｔ３でフリップ
フロップ２２のＱ出力信号が論理値「１」となる。

【０００８】上記と同様に、非同期パルス信号が、図４
（ａ）に示すように、時刻Ｔ３後の時刻Ｔ４において論
理値「１」から論理値「０」に変化すると、端子１２よ
りフリップフロップ２２のデータ入力端子Ｄに印加され
るクロック信号が、図４（ｂ）に示すように、時刻Ｔ３
後の最初に立ち上がる時刻Ｔ５においてフリップフロッ
プ２２に論理値「０」が保持され、同図（ｅ）に示すよ
うに時刻Ｔ５でフリップフロップ２２のＱ出力信号が論
理値「０」となる。

【０００９】このように、この実施の形態によれば、端
子１１に入力される非同期パルス信号は、端子１２に入
力されるクロック信号に位相同期した同期化パルス信号
とされてフリップフロップ２２から端子１８へ出力され
る。

【００１０】

【発明が解決しようとする課題】しかるに、上記の従来
の非同期パルス信号リタイミング回路では、リタイミン
グ動作が安定して行われるためには、非同期パルス信号
が論理値「０」から「１」に変化した後、時刻Ｔ２まで
論理値「１」を保持していること、すなわち、非同期パ
ルス信号の信号幅Ｔ１〜Ｔ４に対してクロック信号が十
分早いことが条件であり、この条件を満足しないと同期
化パルス信号を出力できない。

【００１１】このことについて、非同期パルス信号の信
号幅Ｔ１〜Ｔ４に対して、クロック信号の周期が長い場
合の、従来の非同期パルス信号リタイミング回路の動作
を図５のタイミングチャートと共に説明する。図５
（ａ）に示すように、非同期パルス信号が論理値「１」
を保持している期間（Ｔ１〜Ｔ４）中にインバータ２３
の出力信号が立ち上がらず、図５（ｃ）に示すように、
インバータ２３の出力信号の立ち上がりが時刻Ｔ４後の
時刻Ｔ２で立ち上がりが発生した場合は、フリップフロ
ップ２１は時刻Ｔ２における入力非同期パルス信号の論
理値「０」を保持するため、フリップフロップ２１のＱ
出力信号が論理値「０」のままであり、よって、フリッ
プフロップ２１のＱ出力信号を保持するフリップフロッ
プ２２のＱ出力信号も同図（ｅ）に示すように、論理値
「０」のままである。すなわち、上記の場合、従来の非
同期パルス信号リタイミング回路では、同期化パルス信
号を正常に出力できず誤動作する。

【００１２】本発明は上記の点に鑑みなされたもので、
非同期パルス信号幅よりも周期の長いクロック信号を用
いても、同期化パルス信号を出力することができる非同
期パルス信号リタイミング回路を提供することを目的と
する。

【００１３】

【課題を解決するための手段】本発明は上記の目的を達
成するため、クロック信号とクロック信号に非同期な非
同期パルス信号とを入力信号として受け、非同期パルス
信号をクロック信号に同期化したパルス信号として出力
する非同期パルス信号リタイミング回路において、非同
期パルス信号が第１の論理値から第２の論理値に変化し
たことを検出した時、検出状態を保持して検出信号を出
力する検出回路と、クロック信号が第３の論理値から第
４の論理値に変化した時に、検出回路の出力信号を保持
して出力し、検出信号保持時は所定論理値の信号を出力
する保持手段と、保持手段から所定論理値の信号が出力
されている期間のみ、クロック信号を通過させて同期化
したパルス信号として出力すると共に、検出回路の検出
状態を解除して初期状態に戻す論理回路と有する構成と
したものである。

【００１４】具体的には、本発明は、非同期パルス信号
がクロック端子に印加され、データ入力端子に所定論理
値の信号が固定的に入力されるリセット端子付きの第１
のフリップフロップと、第１のフリップフロップの出力
信号がデータ入力端子に印加され、クロック端子にクロ
ック信号又はその反転信号が印加される第２のフリップ
フロップと、第１のフリップフロップの出力信号が所定
論理値であることを、クロック信号により前記第２のフ
リップフロップにより保持しているときの 第２のフリ
ップフロップの出力信号が入力されている期間中、クロ
ック信号を通過させて同期化したパルス信号として出力
すると共に、第２のフリップフロップのリセット端子に
印加して第２のフリップフロップをリセットする論理回
路とを有する構成としたものである。

【００１５】本発明では、非同期パルス信号が第１の論
理値から第２の論理値に変化したことを検出し、その検
出状態をクロック信号の一周期内の第３の論理値から第
４の論理値に変化した時に検出して、クロック信号の一
周期の期間保持しクロック信号を論理回路より出力する
ようにしたため、非同期パルス信号が第１の論理値から
第２の論理値に変化したエッジ情報を示す信号を、クロ
ック信号に同期して論理回路から出力できる。

【００１６】上記の論理回路の出力信号はクロック信号
の一周期内で出力され、非同期パルス信号の信号幅より
も長い周期のクロック信号を用いることができる。

【００１７】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になる非同期パル
ス信号リタイミング回路の一実施の形態の回路図を示
す。図１に示すように、この実施の形態の非同期パルス
リタイミング回路は、縦続接続された２つのフリップフ
ロップ１３及び１４と、端子１２よりのクロック信号を
反転してフリップフロップ１４のクロック端子に印加す
るインバータ１５と、ＡＮＤ回路１６と、出力端子１８
の出力パルス信号を反転してフリップフロップ１３のク
リア端子に印加するインバータ１７とより構成されてお
り、端子１１に非同期パルス信号を入力し、フリップフ
ロップ１４よりクロック信号を用いてリタイミングされ
た同期化パルス信号を出力し、ＡＮＤ回路１６を通して
出力端子１８に出力する。

【００１８】フリップフロップ１３は、リセット端子を
有するＤ型フリップフロップであり、クロック端子に端
子１１より非同期パルス信号が入力され、データ入力端
子Ｄには論理値「１」の電圧が固定的に印加され、リセ
ット端子にインバータ１７より出力された同期化パルス
反転信号が印加される。また、フリップフロップ１４
は、Ｄ型フリップフロップであり、データ入力端子Ｄに
フリップフロップ１３のＱ出力信号が印加され、クロッ
ク端子には端子１２より入力されたクロック信号を反転
するインバータ１５の出力信号が印加される。ＡＮＤ回
路１６は、端子１２よりのクロック信号とフリップフロ
ップ１４の出力信号との論理積をとり、出力信号をイン
バータ１７と出力端子１８にそれぞれ出力する。

【００１９】次に、図１の構成の非同期パルス信号リタ
イミング回路の動作について、図２のタイミングチャー
トを併せ参照して説明する。図２（ａ）は非同期パルス
信号であり、図２（ｂ）に示すクロック信号と非同期の
関係にある。また、図２（ｃ）はインバータ１５の出力
信号で、図２（ｂ）に示したクロック信号と逆相の関係
にある。図２（ｄ）はフリップフロップ１３のＱ出力信
号、図２（ｅ）はフリップフロップ１４のＱ出力信号、
図２（ｆ）はＡＮＤ回路１６の出力信号、図２（ｇ）は
インバータ１７の出力信号である。

【００２０】まず、端子１１よりフリップフロップ１３
のクロック入力端子に印加される非同期パルス信号が、
図２（ａ）に示すように、時刻Ｔ１１において論理値
「０」から論理値「１」に変化すると、そのデータ入力
端子Ｄに常時印加されている論理値「１」が保持される
ため、フリップフロップ１３のＱ出力信号は図２（ｄ）
に示すように、時刻Ｔ１１から論理値「１」となる。こ
のフリップフロップ１３の出力状態は、リセット端子に
論理値「０」が入力されるまで保持される。フリップフ
ロップ１４は、データ入力端子Ｄに入力されるフリップ
フロップ１３のＱ出力信号を、クロック端子に入力され
るインバータ１５の出力信号の立ち上がり時に保持す
る。

【００２１】ここで、非同期パルス信号の信号幅Ｔ１１
〜Ｔ１２が、図２（ｂ）、（ｃ）に示すクロック信号及
びその反転信号の周期よりも小さく、非同期パルス信号
の立ち下がり時刻Ｔ１２経過後の時刻Ｔ１３でクロック
信号及びその反転信号の論理値が反転（変化）した場
合、インバータ１５から出力されたクロック信号の反転
信号の時刻Ｔ１３における立ち上がりにより、フリップ
フロップ１３のＱ出力信号の論理値「１」をフリップフ
ロップ１４が保持するため、フリップフロップ１４のＱ
出力信号は図２（ｅ）に示すように、時刻Ｔ１３で論理
値「０」から論理値「１」に変化する。

【００２２】ＡＮＤ回路１６は、このフリップフロップ
１４のＱ出力信号と、端子１２よりのクロック信号との
論理積をとるので、その出力信号が図２（ｆ）に示すよ
うに、時刻Ｔ１３経過後の時刻Ｔ１４でクロック信号が
論理値「０」から論理値「１」に変化するのに対応し
て、時刻Ｔ１４で論理値「０」から論理値「１」に変化
する。このＡＮＤ回路１６の出力信号はインバータ１７
により反転されるので、インバータ１７の出力信号は図
２（ｇ）に示すように、時刻Ｔ１４で論理値「１」から
論理値「０」に変化する。この時刻Ｔ１４で論理値
「０」に変化するため、フリップフロップ１３がリセッ
トされ（検出状態が解除され）、図２（ｄ）に示すよう
に、フリップフロップ１３のＱ出力信号が時刻Ｔ１４で
論理値「０」の初期状態に戻される。

【００２３】このように、この実施の形態によれば、端
子１１に入力される非同期パルス信号の信号幅よりも周
期の長いクロック信号を用いても、時刻Ｔ１１で立ち上
がる非同期パルス信号を、クロック信号に同期して時刻
Ｔ１４で立ち上がる同期化パルス信号としてＡＮＤ回路
１６から端子１８へ出力できる。

【００２４】なお、本発明は上記の実施の形態に限定さ
れるものではなく、例えばＡＮＤ回路１６の代わりにＮ
ＡＮＤ回路を設け、かつ、そのＮＡＮＤ回路と出力端子
１８の間にインバータを設けてもよく、更には実施の形
態と論理関係を反転してもよい。

【００２５】

【発明の効果】以上説明したように、本発明によれば、
非同期パルス信号の信号幅よりも周期の長いクロック信
号を用いても、同期化パルス信号を正常に出力すること
ができ、よって非同期パルス信号の信号幅よりも短いク
ロック信号を、リタイミング用に新たに加えることを不
要にできる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の回路図である。

【図２】図１の動作説明用タイミングチャートである。

【図３】従来の一例の回路図である。

【図４】図３の動作説明用タイミングチャートである。

【図５】図３の課題説明用タイミングチャートである。

【符号の説明】

１１ 非同期パルス信号入力端子 １２ クロック信号入力端子 １３ リセット端子付きＤ型フリップフロップ １４ Ｄ型フリップフロップ １５、１７ インバータ １６ ＡＮＤ回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 クロック信号と該クロック信号に非同期
   な非同期パルス信号とを入力信号として受け、該非同期
   パルス信号を該クロック信号に同期化したパルス信号と
   して出力する非同期パルス信号リタイミング回路におい
   て、 前記非同期パルス信号が第１の論理値から第２の論理値
   に変化したことを検出した時、検出状態を保持して検出
   信号を出力する検出回路と、 前記クロック信号が第３の論理値から第４の論理値に変
   化した時に、前記検出回路の出力信号を保持して出力
   し、前記検出信号保持時は所定論理値の信号を出力する
   保持手段と、 前記保持手段から前記所定論理値の信号が出力されてい
   る期間のみ、前記クロック信号を通過させて前記同期化
   したパルス信号として出力すると共に、前記検出回路の
   検出状態を解除して初期状態に戻す論理回路とを有する
   ことを特徴とする非同期パルス信号リタイミング回路。
2. 【請求項２】 クロック信号と該クロック信号に非同期
   な非同期パルス信号とを入力信号として受け、該非同期
   パルス信号を該クロック信号に同期化したパルス信号と
   して出力する非同期パルス信号リタイミング回路におい
   て、 前記非同期パルス信号がクロック端子に印加され、デー
   タ入力端子に所定論理値の信号が固定的に入力されるリ
   セット端子付きの第１のフリップフロップと、 前記第１のフリップフロップの出力信号がデータ入力端
   子に印加され、クロック端子に前記クロック信号又はそ
   の反転信号が印加される第２のフリップフロップと、 前記第１のフリップフロップの出力信号が前記所定論理
   値であることを、前記クロック信号により前記第２のフ
   リップフロップにより保持しているときの該第２のフリ
   ップフロップの出力信号が入力されている期間中、前記
   クロック信号を通過させて前記同期化したパルス信号と
   して出力すると共に、前記第２のフリップフロップのリ
   セット端子に印加して該第２のフリップフロップをリセ
   ットする論理回路とを有することを特徴とする非同期パ
   ルス信号リタイミング回路。
3. 【請求項３】 前記クロック信号の周期は、前記非同期
   パルス信号の信号幅よりも長いことを特徴とする請求項
   １又は２記載の非同期パルス信号リタイミング回路。