CN102739248B - 时钟信号生成电路 - Google Patents

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Abstract

本发明涉及时钟信号生成电路，其目的在于提供一种从电源接通时刻起高速起动且即使产生外部干扰也能继续时钟信号的生成的时钟信号生成电路。在本发明中，在分别生成低速时钟信号和高速时钟信号时，将在成为高速时钟信号的振荡源的第1振荡电路中生成的第1振荡时钟信号作为上述高速时钟信号进行输出。此外，在从成为低速时钟信号的振荡源的第2振荡电路送出第2振荡时钟信号的情况下，将该第2振荡时钟信号作为上述低速时钟信号进行输出，另一方面，在没有送出第2振荡时钟信号的情况下，将对上述第1振荡时钟信号进行分频后的分频时钟信号作为低速时钟信号进行输出。

Description

时钟信号生成电路
技术领域
本发明涉及时钟信号生成电路，特别涉及生成频率相互不同的多个时钟信号的时钟信号生成电路。
背景技术
在半导体集成装置（以下称为LSI）中构筑的信号处理电路中，在需要高速处理的情况下以高频的时钟信号进行工作，另一方面在不需要高速处理的情况下以低频的时钟信号进行工作，由此实现低功耗和高速处理。
为了生成这样的时钟信号，作为在该LSI内构筑的振荡电路，使用晶体/陶瓷振荡电路、PLL（PhaseLockedLoop，锁相环）振荡电路、由电容和电阻构成的CR振荡电路。CR振荡电路具有从电源接通时刻起到其振荡频率稳定为止的等待时间比晶体/陶瓷振荡电路、以及PLL振荡电路短的特长。此外，PLL振荡电路虽然振荡稳定等待时间比CR振荡电路长，但具有能够振荡到比较高的频率的特长。晶体/陶瓷振荡电路的振荡频率自身根据晶体振子的特性来决定，因此基本上不能变更，但能够生成高精度的振荡信号。
在这里，提出了如下的时钟信号生成电路，通过组合上述的CR振荡电路、PLL振荡电路以及晶体振荡电路以使得各自的特长有效，从而低功耗且缩短了振荡稳定等待时间（例如，参照专利文献1的图9）。在该时钟信号生成电路中，将晶体振荡电路生成的低频的时钟信号CLK1供给到上述的信号处理电路。此外，CR振荡电路生成具有高频的第1时钟信号CLK11。进而，基于在晶体振荡电路中生成的低频的时钟信号CLK1，PLL振荡电路生成高频的第2时钟信号CLK12。这时，在工作开始时，对信号处理电路供给在振荡稳定期间比较短的CR振荡电路中生成的第1时钟信号CLK11，在此期间中，如果PLL振荡电路的振荡状态稳定了的话，代替上述第1时钟信号CLK11，对信号处理电路供给PLL振荡电路生成的第2时钟信号CLK12（例如，参照专利文献1的图15）。
可是，在如上所述的时钟信号生成电路中，由于晶体振荡电路的从电源接通时刻起至其振荡工作稳定为止耗费的振荡稳定期间长达数百ms，所以以低频的时钟信号CLK1进行工作的电路块的起动时间变长。
此外，为了使晶体振荡电路工作而在LSI外部连接的晶体振子容易受到电磁波、振动等的外部噪声、水分、尘埃/脏污等导致的端子间短路等的外部干扰的影响，当晶体振子由于该外部干扰而停止时，在PLL振荡电路中不再进行第2时钟信号CLK12的生成。由此，在信号处理电路要使用的时钟信号刚从第1输出信号CLK11切换到第2时钟信号CLK12的时候，有时信号处理电路成为工作停止状态。
现有技术文献
专利文献
专利文献1：日本特开2001-344039号公报。
发明内容
发明要解决的问题
本发明正是为了解决该问题而完成的，其目的在于提供一种从电源接通时刻起高速起动且即使产生外部干扰也能继续时钟信号的生成的时钟信号生成电路。
用于解决课题的方案
一种时钟信号生成电路，分别生成具有第1频率的高速时钟信号以及具有比所述第1频率低的第2频率的低速时钟信号，其特征在于，具有：第1振荡电路，生成具有所述第1频率的第1振荡时钟信号；第2振荡电路，生成具有所述第2频率的第2振荡时钟信号；分频电路，生成对所述第1振荡时钟信号进行分频了的分频时钟信号；以及时钟选择电路，在将所述第1振荡时钟信号作为所述高速时钟信号进行输出并且从所述第2振荡电路送出所述第2振荡时钟信号的情况下，将该第2振荡时钟信号作为所述低速时钟信号进行输出，另一方面，在没有从所述第2振荡电路送出所述第2振荡时钟信号的情况下，将所述分频时钟信号作为低速时钟信号进行输出。
发明的效果
在本发明中，在将在第1振荡电路中生成的高频的第1振荡时钟信号作为高速时钟信号，将在第2振荡电路生成的低频的第2振荡时钟信号作为低速时钟信号分别输出时，在从第2振荡电路没有送出第2振荡时钟信号的情况下，将对上述第1振荡时钟信号进行分频后的分频时钟信号作为低速时钟信号进行输出。在这里，当以CR振荡电路构筑第1振荡电路，以晶体或陶瓷振荡电路构筑第2振荡电路时，在电源接通稍后，将在与第2振荡电路相比在短期间中振荡状态稳定的第1振荡电路中生成的第1振荡时钟信号进行分频后的分频信号成为低速时钟信号。
由此，在电源接通后，在晶体或陶瓷振荡电路的振荡工作稳定之前，能够送出低速时钟信号，因此能够使以该低速时钟信号进行工作的信号处理电路立刻起动。而且，如果第2振荡电路的振荡工作稳定的话，代替上述分频时钟信号而将在该第2振荡电路中生成的高精度的第2振荡时钟信号作为低速时钟信号对信号处理电路供给。
此外，在第2振荡电路的振荡工作稳定之后，即使晶体或陶瓷振荡器由于外部干扰的影响而陷入不能工作的状态，在此时，因为分频时钟信号代替上述第2振荡时钟信号而成为低速时钟信号，所以也能够使以该低速时钟信号进行工作的信号处理电路继续工作。
附图说明
图1是表示构筑有本发明的时钟信号生成电路的LSI的内部结构的框图。
图2是表示图1所示的时钟信号生成电路的工作的时间图。
图3是表示图1所示的时钟信号生成电路的变形例的框图。
图4是表示图3所示的时钟信号生成电路的工作的时间图。
附图标记说明
3第1晶体振荡器；
4第2晶体振荡器；
20起动控制电路；
21低速晶体振荡电路；
22高速晶体振荡电路；
23高速PLL振荡电路；
24低速时钟控制电路；
25高速时钟控制电路；
26低速时钟选择电路；
27高速时钟选择电路；
28高速CR振荡电路；
29分频电路；
30基准时钟选择电路。
具体实施方式
本发明的时钟信号生成电路在分别生成低速时钟信号和高速时钟信号时，将在成为高速时钟信号的振荡源的第1振荡电路中生成的第1振荡时钟信号作为上述高速时钟信号进行输出。此外，在从成为低速时钟信号的振荡源的第2振荡电路送出第2振荡时钟信号的情况下，将该第2振荡时钟信号作为上述低速时钟信号进行输出，另一方面，在没有送出第2振荡时钟信号的情况下，将对上述第1振荡时钟信号进行分频后的分频时钟信号作为低速时钟信号进行输出。
[实施例]
图1是表示搭载有本发明的时钟信号生成电路的LSI的内部结构的框图。
如图1所示，在该LSI中，构筑有：进行该LSI的主要的各种信号处理的逻辑电路部1；生成用于使该逻辑电路部1工作的高速时钟信号HCLK和比该高速时钟信号HCLK低频的低速时钟信号LSCLK并对逻辑电路部1供给的时钟信号生成部2。再有，在该LSI外部连接有：成为上述低速时钟信号LSCLK的振荡源的产生低频的振荡信号的第1晶体振荡器3；生成比该低速时钟信号LSCLK高频的振荡信号的第2晶体振荡器4。
在时钟信号生成部2中，起动控制电路20将在执行振荡工作的情况下具有逻辑电平1，在使振荡工作停止的情况下具有逻辑电平0的振荡使能信号EN1～EN3分别对各个低速晶体振荡电路21、高速晶体振荡电路22和高速PLL（PhaseLockedLoop）振荡电路23供给。此外，起动控制电路20根据电源接通生成复位脉冲信号（resetpulsesignal）RS，将其对各个低速时钟控制电路24和高速时钟控制电路25供给。
低速晶体振荡电路21在被供给逻辑电平1的振荡使能信号EN1的期间中，基于从第1晶体振荡器3供给的振荡信号生成低频的振荡时钟信号LCLK，将其对各个高速PLL振荡电路23、低速时钟控制电路24以及低速时钟选择电路26供给。再有，在被供给逻辑电平0的振荡使能信号EN1的期间中，低速晶体振荡电路21停止其振荡工作，停止上述的振荡时钟信号LCLK的生成工作。
低速晶体振荡电路21根据如上所述的振荡使能信号EN1从逻辑电平0转移到逻辑电平1的起动开始指令而开始振荡工作，在从发出该起动开始指令起经过振荡稳定期间TA（后述）后，到达能够稳定地送出上述的振荡时钟信号LCLK的状态。
高速晶体振荡电路22在被供给逻辑电平1的振荡使能信号EN2的期间中，基于从第2晶体振荡器4供给的振荡信号生成高频的振荡时钟信号HOCLK，将其对高速时钟选择电路27供给。再有，在被供给逻辑电平0的振荡使能信号EN2的期间中，高速晶体振荡电路22停止其振荡工作，停止上述的振荡时钟信号HOCLK的生成工作。
高速PLL振荡电路23在被供给逻辑电平1的振荡使能信号EN3的期间中，将上述的振荡时钟信号LCLK作为基准时钟，生成与其相位同步并比该振荡时钟信号LCLK高频的振荡时钟信号PLLCLK，将其对高速时钟选择电路27供给。再有，在被供给逻辑电平0的振荡使能信号EN2的期间，高速PLL振荡电路23停止其振荡工作，停止上述的振荡时钟信号PLLCLK的生成工作。
高速PLL振荡电路23根据如上所述的振荡使能信号EN3从逻辑电平0转移到逻辑电平1的起动开始指令而开始振荡工作，在从发出该起动开始指令起经过振荡稳定期间TC（后述）后，到达能够稳定地送出上述的振荡时钟信号PLLCLK的状态。
低速时钟控制电路24根据复位脉冲信号RS，首先将为了选择分频时钟信号DIVC（后述）的逻辑电平1的低速时钟选择控制信号LSS对低速时钟选择电路26供给。接着，低速时钟控制电路24检测是否从低速晶体振荡电路21进行了振荡时钟信号LCLK的供给，如果进行了振荡时钟信号LCLK的供给的话，将为了选择该振荡时钟信号LCLK的逻辑电平0的低速时钟选择控制信号LSS对低速时钟选择电路26供给。在此期间，如果振荡时钟信号LCLK的供给停止了的话，低速时钟控制电路24将该低速时钟选择控制信号LSS的状态切换成为了选择分频时钟信号DIVC的逻辑电平1的状态。再有，低速时钟控制电路24也将如上所述的低速时钟选择控制信号LSS对高速时钟控制电路25供给。进而，低速时钟控制电路24在没有从低速晶体振荡电路21进行振荡时钟信号LCLK的供给的情况下，将为了执行振荡工作的逻辑电平1的振荡使能信号EN4对高速CR振荡电路28供给。
高速CR振荡电路28在从低速时钟控制电路24被供给逻辑电平1的振荡使能信号EN4的期间，或从高速时钟控制电路25被供给逻辑电平1的振荡使能信号EN5的期间，执行利用电阻和电容的振荡工作。通过这样的振荡工作，高速CR振荡电路28生成比振荡时钟信号LCLK高频的振荡时钟信号CRCLK，将其对各个高速时钟选择电路27和分频电路29供给。
高速CR振荡电路28根据如上所述的振荡使能信号EN4从逻辑电平0转移到逻辑电平1的起动开始指令而开始振荡工作，在从发出该起动开始指令起经过振荡稳定期间TB（后述）后，到达能够稳定地送出上述的振荡时钟信号CRCLK的状态。
高速时钟控制电路25根据复位脉冲信号RS，首先将为了选择从高速CR振荡电路28供给的振荡时钟信号CRCLK的高速时钟选择控制信号HCS对高速时钟选择电路27供给。之后，高速时钟控制电路25按照时钟选择控制处理，生成为了从上述振荡时钟信号HOCLK、振荡时钟信号PLLCLK和振荡时钟信号CRCLK内选择1个的高速时钟选择控制信号HCS，对高速时钟选择电路27供给。但是，在此期间，在被供给为了选择分频时钟信号DIVC的逻辑电平1的低速时钟选择控制信号LSS的情况下，也就是没有进行振荡时钟信号LCLK的供给的情况下，高速时钟控制电路25将为了选择振荡时钟信号CRCLK的高速时钟选择控制信号HCS对高速时钟选择电路27供给。进而，按照时钟选择控制处理，高速时钟控制电路25将在执行振荡工作的情况下具有逻辑电平1，在使该振荡工作停止的情况下具有逻辑电平0的振荡使能信号EN5对高速CR振荡电路28供给。
高速时钟选择电路27从各个上述振荡时钟信号HOCLK、振荡时钟信号PLLCLK和振荡时钟信号CRCLK内选择以上述高速时钟选择控制信号HCS表示的1个信号，将其作为高速时钟信号HCLK对逻辑电路部1供给。
分频电路29生成将从高速CR振荡电路28供给的振荡时钟信号CRCLK进行1/N分频（N是自然数）后的分频时钟信号DIVC，将其对低速时钟选择电路26供给。这时，在分频电路29中，以分频时钟信号DIVC的频率与上述的振荡时钟信号LCLK的频率一致，或成为与该频率最接近的频率的方式对振荡时钟信号CRCLK进行分频。例如，在振荡时钟信号CRCLK的频率是500KHz，振荡时钟信号LCLK的频率是32.768KHz的情况下，将上述分频N设定为“16”。由此，分频时钟信号DIVC的频率成为（500KHz/16）=31.25KHz。
低速时钟选择电路26从上述的分频时钟信号DIVC和由低速晶体振荡电路21供给的振荡时钟信号LCLK内，择一地选择通过上述低速时钟选择控制信号LSS表示的一方，将其作为低速时钟信号LSCLK对逻辑电路部1供给。
在以下，针对图1表示的时钟信号生成部2的工作，参照图2进行说明。
首先，当在图2所示的时刻T0接通电源时，起动控制电路20将为了执行振荡工作的逻辑电平1的振荡使能信号EN1对低速晶体振荡电路21供给，并且将为了使振荡工作停止的逻辑电平0的振荡使能信号EN2和EN3分别对各个高速晶体振荡电路22和高速PLL振荡电路23供给。根据在时刻T0被供给的逻辑电平1的振荡使能信号EN1，低速晶体振荡电路21开始振荡工作，在经过振荡稳定期间TA（例如数百ms）的时刻T2到达振荡时钟信号LCLK的送出状态。由此，在时刻T0～T2的期间中，因为没有变成生成振荡时钟信号LCLK的状态，所以在此期间，低速时钟控制电路24将为了执行振荡工作的逻辑电平1的振荡使能信号EN4对高速CR振荡电路28供给。由此，高速CR振荡电路28开始振荡工作，在经过振荡稳定期间TB（例如数十μs）的时刻T1到达振荡时钟信号CRCLK的送出状态。此时，分频电路29将对振荡时钟信号CRCLK进行1/N分频后的分频时钟信号DIVC对低速时钟选择电路26供给。
进而，根据在时刻T0的电源接通，起动控制电路20将复位脉冲信号RS对各个低速时钟控制电路24和高速时钟控制电路25供给。根据该复位脉冲信号RS，高速时钟控制电路25将为了选择上述振荡时钟信号CRCLK的高速时钟选择控制信号HCS对高速时钟选择电路27供给，低速时钟控制电路24将为了选择上述分频时钟信号DIVC的逻辑电平1的低速时钟选择控制信号LSS对低速时钟选择电路26供给。由此，如图2所示，在时刻T1之后，将通过高速CR振荡电路28生成的振荡时钟信号CRCLK作为高速时钟信号HCLK对逻辑电路部1供给，并且将通过分频电路29生成的分频时钟信号DIVC作为低速时钟信号LSCLK对逻辑电路部1供给。
在这里，当在图2所示的时刻T2进行振荡时钟信号LCLK的生成时，低速时钟控制电路24将要对低速时钟选择电路26供给的低速时钟选择控制信号LSS的状态，切换成为了选择振荡时钟信号LCLK的逻辑电平0的状态。进而，在此时，低速时钟控制电路24将振荡使能信号EN4的状态切换成为了使振荡工作停止的逻辑电平0的状态。由此，代替上述的分频时钟信号DIVC，将在低速晶体振荡电路21中生成的振荡时钟信号LCLK作为低速时钟信号LSCLK对逻辑电路部1供给。再有，当在时刻T2中，低速时钟选择控制信号LSS从逻辑电平1的状态转移到逻辑电平0的状态时，对应于此，高速时钟控制电路25将为了执行振荡工作的逻辑电平1的振荡使能信号EN5对高速CR振荡电路28供给。由此，高速CR振荡电路28在时刻T2之后还继续振荡时钟信号CRCLK的生成工作。
而且，在时刻T2中低速时钟选择控制信号LSS从逻辑电平1的状态切换成逻辑电平0的状态起经过规定期间TQ后的时刻T3，高速时钟控制电路25将对高速CR振荡电路28供给的振荡使能信号EN5从逻辑电平1的状态切换成为了使振荡工作停止的逻辑电平0的状态。由此，高速CR振荡电路28中的振荡时钟信号CRCLK的生成停止，并且分频电路29的分频时钟信号DIVC的生成工作停止。进而，在该时刻T3，起动控制电路20将为了执行振荡工作的逻辑电平1的振荡使能信号EN3对高速PLL振荡电路23供给。由此，高速PLL振荡电路23开始振荡工作，在从上述时刻T3起经过振荡稳定期间TC（例如数ms）的时刻T4到达振荡时钟信号PLLCLK的送出状态。进而，在上述时刻T3，高速时钟控制电路25将为了选择在高速PLL振荡电路23生成的振荡时钟信号PLLCLK的高速时钟选择控制信号HCS对高速时钟选择电路27供给。由此，如图2所示，在时刻T4以后，将在高速PLL振荡电路23中生成的振荡时钟信号PLLCLK作为高速时钟信号HCLK对逻辑电路部1供给。
在这里，在时刻T5，当电磁波、振动等的外部噪声或水分、尘埃/脏污等导致的端子间短路等的外部干扰产生，伴随其外接于LSI的第1晶体振荡器3停止时，在低速晶体振荡电路21中停止振荡工作，不进行振荡时钟信号LCLK的生成。当低速时钟控制电路24检测到没有从低速晶体振荡电路21进行振荡时钟信号LCLK的送出时，如图2所示，在时刻T5将为了执行振荡工作的逻辑电平1的振荡使能信号EN4对高速CR振荡电路28供给。由此，高速CR振荡电路28开始振荡工作，在经过振荡稳定期间TB（例如数十μs）的时刻T6到达振荡时钟信号CRCLK的送出状态。此时，分频电路29通过对振荡时钟信号CRCLK进行1/N分频，从而生成具有与在低速晶体振荡电路21中生成的振荡时钟信号LCLK的频率相同或大致相等的频率的分频时钟信号DIVC，将其对低速时钟选择电路26供给。进而，低速时钟控制电路24在该时刻T5，将为了选择分频时钟信号DIVC的逻辑电平1的低速时钟选择控制信号LSS对低速时钟选择电路26和高速时钟控制电路25供给。
由此，即使例如第1晶体振荡器3停止，在图2所示的时刻T6之后，也将在分频电路29中生成的分频时钟信号DIVC作为低速时钟信号LSCLK对逻辑电路部1供给，并且将在高速CR振荡电路28中生成的振荡时钟信号CRCLK作为高速时钟信号HCLK对逻辑电路部1供给。
如上所述，在上述的时钟信号生成部2中，在从电源接通时刻T0到低速晶体振荡电路21的振荡工作稳定的时刻T2为止的振荡稳定期间TA中，将在振荡稳定期间TB比较短的高速CR振荡电路28中生成的振荡时钟信号CRCLK作为高速时钟信号HCLK对逻辑电路部1供给。进而，通过对在该高速CR振荡电路28中生成的振荡时钟信号CRCLK进行1/N分频，从而生成具有与要在低速晶体振荡电路21中生成的振荡时钟信号LCLK的频率相同或大致相等的频率的分频时钟信号DIVC，将其作为低速时钟信号LSCLK对逻辑电路部1供给。
即，在电源接通后到晶体振荡电路21的振荡工作稳定为止的期间，将在为了生成高速时钟信号HCLK而设置的高速CR振荡电路28中生成的振荡时钟信号CRCLK进行1/N分频而低频率化后的信号，作为低速时钟信号LSCLK对逻辑电路部1供给。
由此，能够在逻辑电路部1中缩短仅以低速时钟或以低速和高速时钟的双方进行工作的电路的起动时间。
此外，在上述的时钟信号生成部2中，在低速晶体振荡电路21的振荡工作稳定的时刻T2之后，代替上述的分频时钟信号DIVC，将在该低速晶体振荡电路21中生成的振荡时钟信号LCLK作为低速时钟信号LSCLK对逻辑电路部1供给。
之后，在检测出没有从低速晶体振荡电路21进行振荡时钟信号LCLK的送出的情况时（时刻T5），使高速CR振荡电路28和分频电路29再次起动。而且，自动地切换（时刻T6）为如下工作，即，将在该分频电路29中生成的分频时钟信号DIVC作为低速时钟信号LSCLK，将在该高速CR振荡电路28中生成的振荡时钟信号CRCLK作为高速时钟信号HCLK，分别对逻辑电路1供给。
由此，即使例如外部连接于LSI的低速时钟用的第1晶体振荡器3和高速时钟用的第2晶体振荡器4由于外部干扰而停止振荡，也能够继续对逻辑电路部1供给低速时钟信号LSCLK和高速时钟信号HCLK。
图3是表示图1所示的时钟信号生成部2的变形例的图。
再有，在图3所示的时钟信号生成部2中，除了设置有基准时钟选择电路30的方面之外，其它的结构与图2所示的结构相同。
由此，在以下以基准时钟选择电路30的工作为中心，针对图3所示的时钟信号生成部2的工作进行说明。
基准时钟选择电路30从由低速晶体振荡电路21送出的上述振荡时钟信号LCLK以及由分频电路29送出的上述分频时钟信号DIVC内，择一地选择通过上述低速时钟选择控制信号LSS表示的一方，将其作为基准振荡时钟信号RCLK对高速PLL振荡电路23供给。由此，高速PLL振荡电路23生成与该基准振荡时钟信号RCLK的相位同步并比该基准振荡时钟信号RCLK高频的振荡时钟信号PLLCLK，将其对高速时钟选择电路27供给。
在以下，针对图3表示的时钟信号生成部2的工作，参照图4进行说明。
首先，当在图4所示的时刻T0接通电源时，起动控制电路20将为了执行振荡工作的逻辑电平1的振荡使能信号EN1分别对低速晶体振荡电路21和高速PLL振荡电路23供给，并且将为了使振荡工作停止的逻辑电平0的振荡使能信号EN2对高速晶体振荡电路22供给。根据在时刻T0被供给的逻辑电平1的振荡使能信号EN1，低速晶体振荡电路21开始振荡工作，在经过振荡稳定期间TA的时刻T2到达振荡时钟信号LCLK的送出状态。由此，在时刻T0～T2的期间中，因为没有变成生成振荡时钟信号LCLK的状态，所以在此期间，将为了执行振荡工作的逻辑电平1的振荡使能信号EN4对高速CR振荡电路28供给。由此，高速CR振荡电路28开始振荡工作，在经过振荡稳定期间TB的时刻T1到达振荡时钟信号CRCLK的送出状态。此时，分频电路29将对振荡时钟信号CRCLK进行1/N分频后的分频时钟信号DIVC对低速时钟选择电路26和基准时钟选择电路30供给。
进而，根据在时刻T0的电源接通，起动控制电路20将复位脉冲信号RS对各个低速时钟控制电路24和高速时钟控制电路25供给。根据该复位脉冲信号RS，高速时钟控制电路25将为了选择上述振荡时钟信号CRCLK的高速时钟选择控制信号HCS对高速时钟选择电路27供给，低速时钟控制电路24将为了选择上述分频时钟信号DIVC的逻辑电平1的低速时钟选择控制信号LSS对低速时钟选择电路26和基准时钟选择电路30供给。由此，如图4所示，在时刻T1之后，将通过高速CR振荡电路28生成的振荡时钟信号CRCLK作为高速时钟信号HCLK对逻辑电路部1供给，并且将通过分频电路29生成的分频时钟信号DIVC作为低速时钟信号LSCLK对逻辑电路部1供给。再有，在此时，在图4所示的一例中没有使高速PLL振荡电路23起动，但也能够通过软件处理使高速PLL振荡电路23起动，以高速时钟选择电路27选择通过该高速PLL振荡电路23生成的振荡时钟信号PLLCLK。
之后，当在图4所示的时刻T5产生上述的外部干扰，伴随其外接于LSI的第1晶体振荡器3停止时，在低速晶体振荡电路21不进行振荡时钟信号LCLK的生成。在低速时钟控制电路24中，当检测到该振荡时钟信号LCLK的生成停止时，如图4所示，在该时刻T5将为了执行振荡工作的逻辑电平1的振荡使能信号EN4对高速CR振荡电路28供给。由此，高速CR振荡电路28开始振荡工作，在经过振荡稳定期间TB的时刻T6到达振荡时钟信号CRCLK的送出状态。此时，分频电路29通过对振荡时钟信号CRCLK进行1/N分频，从而生成具有与在低速晶体振荡电路21中生成的振荡时钟信号LCLK的频率相同或大致相等的频率的分频时钟信号DIVC，将其对低速时钟选择电路26供给。进而，在时刻T5，低速时钟控制电路24将为了选择分频时钟信号DIVC的逻辑电平1的低速时钟选择控制信号LSS对低速时钟选择电路26和基准时钟选择电路30供给。由此，高速PLL振荡电路23开始将分频时钟信号DIVC作为基准时钟的振荡工作，在经过振荡稳定期间TC的时刻T6到达振荡时钟信号PLLCLK的送出状态。
由此，即使例如晶体振荡器（3，4）由于外部干扰等而停止，在时刻T6之后，也继续将分频时钟信号DIVC作为低速时钟信号LSCLK对逻辑电路部1供给，并且将在高速PLL振荡电路23生成的振荡时钟信号PLLCLK作为高速时钟信号HCLK对逻辑电路部1供给。
再有，高速时钟选择电路27中，基于是否从低速晶体振荡电路21送出振荡时钟信号LCLK，实施时钟（PLLCLK、CRCLK、DIVC、LCLK）的选择处理，但基于高速晶体振荡电路22是否送出振荡时钟信号HOCLK来执行该选择处理也可。此外，在上述实施例中，通过低速时钟控制电路24进行振荡时钟信号LCLK的停止状态的检测以及低速时钟的选择处理，但也能够通过软件来执行这样的处理。
此外，在图2和图4中，将电源接通稍后的工作作为例子来说明时钟信号生成部2的工作，但在电源接通的状态下，从逻辑电路1的全部或仅一部分暂时停止的状态到恢复成通常工作时也能同样地实施。
此外，在图1和图3所示的LSI中，作为外接的振荡器（3，4）使用晶体振荡器，但也可以使用陶瓷振荡器。这时，代替低速晶体振荡电路21使用低速陶瓷振荡电路，并且代替高速晶体振荡电路22使用高速陶瓷振荡电路。

Claims (3)

1.一种时钟信号生成电路，分别生成具有第1频率的高速时钟信号以及具有比所述第1频率低的第2频率的低速时钟信号，其特征在于，具有：
第1振荡电路，生成具有所述第1频率的第1振荡时钟信号；
第2振荡电路，生成具有所述第2频率的第2振荡时钟信号；
第3振荡电路，生成与所述第2振荡时钟信号相位同步且具有所述第1频率的第3振荡时钟信号，
分频电路，生成对所述第1振荡时钟信号进行分频了的分频时钟信号；以及
时钟选择电路，在从电源接通时刻起规定期间经过之前将所述第1振荡时钟信号作为所述高速时钟信号进行输出，在从所述电源接通时刻起所述规定期间经过之后，代替所述第1振荡时钟信号而将所述第3振荡时钟信号作为所述高速时钟信号进行输出，并且在从所述第2振荡电路送出所述第2振荡时钟信号的情况下，将该第2振荡时钟信号作为所述低速时钟信号进行输出，另一方面，在没有从所述第2振荡电路送出所述第2振荡时钟信号的情况下，将所述分频时钟信号作为所述低速时钟信号进行输出。
2.根据权利要求1所述的时钟信号生成电路，其特征在于，
所述第2振荡电路是晶体或陶瓷振荡电路，所述第1振荡电路是由电阻和电容构成的CR振荡电路，所述第3振荡电路是锁相环振荡电路，
所述规定期间，是所述第2振荡电路根据所述电源接通而开始所述第2振荡时钟信号的送出，到所述第3振荡电路根据该第2振荡时钟信号而开始所述第3振荡时钟信号的送出为止的期间。
3.根据权利要求2所述的时钟信号生成电路，其特征在于，所述第3振荡电路在从所述第2振荡电路送出所述第2振荡时钟信号的情况下，生成与所述第2振荡时钟信号相位同步且具有所述第1频率的所述第3振荡时钟信号，另一方面，在没有从所述第2振荡电路送出所述第2振荡时钟信号的情况下，生成具有与所述分频时钟信号相位同步且具有所述第1频率的所述第3振荡时钟信号。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015061171A (ja) 2013-09-18 2015-03-30 日本電波工業株式会社 発振装置
US9954516B1 (en) 2015-08-19 2018-04-24 Integrated Device Technology, Inc. Timing device having multi-purpose pin with proactive function
US9590637B1 (en) 2015-08-28 2017-03-07 Integrated Device Technology, Inc. High-speed programmable frequency divider with 50% output duty cycle
US9847869B1 (en) 2015-10-23 2017-12-19 Integrated Device Technology, Inc. Frequency synthesizer with microcode control
US9614508B1 (en) 2015-12-03 2017-04-04 Integrated Device Technology, Inc. System and method for deskewing output clock signals
US10075284B1 (en) 2016-01-21 2018-09-11 Integrated Device Technology, Inc. Pulse width modulation (PWM) to align clocks across multiple separated cards within a communication system
US9852039B1 (en) 2016-02-03 2017-12-26 Integrated Device Technology, Inc Phase locked loop (PLL) timing device evaluation system and method for evaluating PLL timing devices
US9859901B1 (en) 2016-03-08 2018-01-02 Integrated Device Technology, Inc. Buffer with programmable input/output phase relationship
US9553602B1 (en) 2016-03-21 2017-01-24 Integrated Device Technology, Inc. Methods and systems for analog-to-digital conversion (ADC) using an ultra small capacitor array with full range and sub-range modes
US9692394B1 (en) 2016-03-25 2017-06-27 Integrated Device Technology, Inc. Programmable low power high-speed current steering logic (LPHCSL) driver and method of use
US9698787B1 (en) 2016-03-28 2017-07-04 Integrated Device Technology, Inc. Integrated low voltage differential signaling (LVDS) and high-speed current steering logic (HCSL) circuit and method of use
US9954541B1 (en) 2016-03-29 2018-04-24 Integrated Device Technology, Inc. Bulk acoustic wave resonator based fractional frequency synthesizer and method of use
US9581973B1 (en) * 2016-03-29 2017-02-28 Integrated Device Technology, Inc. Dual mode clock using a common resonator and associated method of use
US9654121B1 (en) 2016-06-01 2017-05-16 Integrated Device Technology, Inc. Calibration method and apparatus for phase locked loop circuit

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI222001B (en) * 2000-11-10 2004-10-11 Sanyo Electric Co Microcomputer

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09326679A (ja) * 1996-06-07 1997-12-16 Oki Micro Design Miyazaki:Kk クロック発生回路
US6194969B1 (en) * 1999-05-19 2001-02-27 Sun Microsystems, Inc. System and method for providing master and slave phase-aligned clocks
JP2001344039A (ja) * 2000-03-31 2001-12-14 Seiko Epson Corp 情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラム
JP2002222024A (ja) * 2000-11-10 2002-08-09 Sanyo Electric Co Ltd マイクロコンピュータ
JP2006011704A (ja) * 2004-06-24 2006-01-12 Fujitsu Ltd クロック切り替え回路
JP5347631B2 (ja) * 2009-03-26 2013-11-20 株式会社デンソー マイクロコンピュータ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI222001B (en) * 2000-11-10 2004-10-11 Sanyo Electric Co Microcomputer

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