JP3438061B2 - 携帯端末 - Google Patents
携帯端末Info
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- JP3438061B2 JP3438061B2 JP30873696A JP30873696A JP3438061B2 JP 3438061 B2 JP3438061 B2 JP 3438061B2 JP 30873696 A JP30873696 A JP 30873696A JP 30873696 A JP30873696 A JP 30873696A JP 3438061 B2 JP3438061 B2 JP 3438061B2
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- Japan
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- oscillation
- clock
- circuit
- sleep mode
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
Landscapes
- Communication Control (AREA)
- Mobile Radio Communication Systems (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は携帯電話機等の携帯
端末に関し、特に低消費電力化を図った携帯端末に関す
るものである。 【０００２】 【従来の技術】図３は一般的な携帯端末のブロック構成
を示す図である。図示するように、携帯端末は基地局と
交信するアンテナ３１、高周波信号処理を行うＲＦ部３
２、デジタルデ−タの処理を行うデジタル処理部３３、
押しボタン等を具備する操作部３４及びマイク／スピ−
カ等を含むオーディオ部３５等で構成されている。 【０００３】デジタル処理部３３は高速のＣＰＵ（中央
処理装置）を有し、音声信号の符号化／復号化、伝送路
符号化／復号化、ＴＤＭＡタイミング制御、プロトコル
処理、クロック制御、マンマシンＩ／Ｆ制御等のデジタ
ルデ−タの処理及び端末全体の制御を行う。 【０００４】ＰＨＳ方式携帯電話機やＰＤＣ方式携帯電
話機等の携帯端末では通常ＴＤＭＡ（時分割多重接続）
方式が採られ、制御チャネルを使用して基地局と常時交
信し、自分の所在を登録し基地局からの呼出しに応じて
いる。しかし、常時、連続的に受信しているのではな
く、例えばＰＤＣ方式携帯電話では基地局から間欠的に
受信を行い、その間欠受信状態では最大３６サブフレ−
ム（１サブフレ−ム＝２０ｍｓ）に１回６．６ｍｓ（＝
１スロット）の受信期間の割合で受信を行い基地局と連
絡している。 【０００５】従来より携帯端末はバッテリを駆動電源と
するものが多く、そのため極力消費電力が小さいことが
望まれる。携帯端末における低消費電力化の一つとし
て、ＣＰＵでの処理が必要無い時にはＣＰＵをスリ−プ
モ−ドにして動作クロックの供給を停止、または、動作
クロックの周波数を下げる方法が採られてきた。 【０００６】 【発明が解決しようとする課題】しかしながら、従来の
携帯端末では間欠受信状態でＣＰＵのスリ−プモ−ド状
態（動作停止）が長く続く場合でも、受信信号のタイミ
ングに合わせる為、ＣＰＵの動作クロックまたはその源
振となるクロックは常時発振していた。また、発振を停
止すると発振再開した時、安定発振するまでに時間がか
かりタイミングが合わない等の問題もありＣＰＵ動作ク
ロック（数ＭＨｚ〜数１０ＭＨｚの高い周波数のクロッ
ク）は常時発振しており、その発振回路により最大数ｍ
Ａ程度の電流が消費され、駆動電源であるバッテリの電
力を浪費するという問題があった。 【０００７】本発明は上述の点に鑑みてなされたもので
上記問題点を除去するために、ＣＰＵがスリ−プモ−ド
状態の時、該ＣＰＵに動作クロックを供給する発振回路
を停止することにより消費電力を低減できる携帯端末を
提供することを目的とする。 【０００８】 【課題を解決するための手段】上記課題を解決するため
本発明は、ＣＰＵ、該ＣＰＵの動作クロックを発する発
振回路を具備し、該ＣＰＵの制御により時分割方式で通
信し、且つＣＰＵのスリープモード機能を有する携帯端
末であって、発振回路を起動／停止する発振制御手段及
びタイマを設け、携帯端末が待ち受け状態において、間
欠受信状態に入りＣＰＵがスリープモードになるとき、
発振制御手段で発振回路を停止してＣＰＵへの動作クロ
ックの供給を停止し、時分割方式の受信タイミングでデ
ータを受信した際、発振制御手段で発振回路を起動し、
タイマで該発振回路の初期の不安定期間を測定し該不安
定期間を経過した後、発振制御手段で前記ＣＰＵへ動作
クロックを供給し、該ＣＰＵを通常モードへ復帰させ、
必要な処理が終了すると動作クロックを停止し、再びＣ
ＰＵがスリープモードに戻ることを特徴とする。 【０００９】 【発明の実施の形態】以下、本発明の実施の形態例を図
面に基づいて詳細に説明する。図１は本発明の携帯端末
のＣＰＵ動作クロック処理部の構成を示す図である。図
示するように、本発明の携帯端末のＣＰＵ動作クロック
処理部はクロック制御部１、ＣＰＵ２、割込み処理部
３、発振回路４及びＴＤＭＡタイミング制御回路５を具
備する。この他に図示は省略するが、計時用の低周波ク
ロックを発する低周波発振器及びＴＤＭＡタイミング制
御回路用の発振器及び受信デ−タバッファ等を具備す
る。 【００１０】クロック制御部１は発振停止／復帰制御回
路１−１及びクロック供給制御回路１−２からなる発振
制御手段、発振安定タイマ１−３を具備する。発振停止
／復帰制御回路１−１はＣＰＵ２からクロック停止／復
帰の指令を受け発振回路４の発振／停止を制御する。発
振安定タイマ１−３は発振停止中に割込み発生を受ける
と低周波クロック（数１０ｋＨｚ）で安定するまでの時
間を測定し、タイムアップをクロック供給制御回路１−
２に知らせる。クロック供給制御回路１−２は発振回路
４の出力信号である動作クロック（数ＭＨｚ〜数１０Ｍ
Ｈｚの高い周波数のクロック）を受けＣＰＵ２へ供給す
ると共に、割込み処理部３の割込み制御回路３−２へ割
込みイネ−ブル信号を送る。 【００１１】割込み処理部３は割込み検出回路３−１、
割込み制御回路３−２、ＯＲ回路３−３を具備し、割込
み検出回路３−１は割込み要因からの信号を検出しＯＲ
回路３−３を介して発振安定タイマ１−３へ出力すると
共に、割込み制御回路３−２を介してイネ−ブルであれ
ばＣＰＵ２へ割込み信号を送る。 【００１２】ＴＤＭＡタイミング制御回路５は間欠受信
状態か否かを発振停止／復帰制御回路１−１に知らせる
と共に、受信終了時に割込み信号を割込み処理部３の割
込み検出回路３−１へ送り受信タイミングを知らせる。 【００１３】図２は本発明の携帯端末のＣＰＵ動作クロ
ックの発振／停止を示すタイミングチャ−トである。以
下、ＣＰＵ動作クロックの停止／復帰シ−ケンスを説明
する。 （１）ＣＰＵ２は実行中の処理を終了したとこ
ろで、クロック制御部１の発振停止／復帰制御回路１−
１へクロック停止指令を送りスリ−プモ−ドに入る（Ｃ
ＰＵから発振停止設定）。一方、ＴＤＭＡタイミング制
御回路５は現在、間欠受信状態か否かを発振停止／復帰
制御回路１−１に知らせる。 【００１４】（２）発振停止／復帰制御回路１−１は前
記ＣＰＵ２からのクロック停止指令により、ＴＤＭＡタ
イミング制御回路５が間欠受信状態であれば発振回路４
を停止させ、クロック供給制御回路１−２はＣＰＵ２へ
の動作クロック供給を停止する。間欠受信状態でなけれ
ばＣＰＵ２への動作クロック供給の停止のみ行い、発振
回路４の発振は継続したままである。 【００１５】（３）間欠受信状態で受信すると（受信タ
イミング（ａ））デ−タは受信デ−タバッファ（図では
省略）へ格納され、終了時にＴＤＭＡタイミング制御回
路５は割込み信号を割込み処理部３の割込み検出回路３
−１へ送り終了したことを知らせる。また、タイマ等に
よるシステムの周期的監視タイミングを知らせるための
割込み等も割込み検出回路３−１へ入力される。該割込
み検出回路３−１は割込み信号を受けると、ＯＲ回路３
−３を介してクロック制御部１へ知らせる（割込み要因
発生（ｂ））。 【００１６】（４）クロック制御部１は発振停止／復帰
制御回路１−１により、発振回路４を起動しＣＰＵ動作
クロックの発振を開始させる（ＣＰＵ動作クロック
（ｃ））と同時に発振安定タイマ１−３で発振安定時間
の測定を開始する。発振安定タイマ１−３の動作には時
計ＩＣ用クロック（３２．７６８ＫＨｚ）等の低い周波
数のクロックを使用する。タイムアップ時、発振安定タ
イマ１−３はタイムアップ信号をクロック供給制御回路
１−２へ出力する。間欠受信状態以外のときはＣＰＵ動
作クロックは継続しているので、次は後述する（７）の
処理を行う。 【００１７】（５）発振安定タイマ１−３のタイムアッ
プ信号を受けてクロック供給制御回路１−２は割込み制
御回路３−２へ信号を送り割込み出力を許可し、ＣＰＵ
２へ割込み信号を出力させてＣＰＵ２を起す（ＣＰＵへ
の割込み（ｄ））。 【００１８】（６）ＣＰＵ２を起すのにタイミングを合
わせて割込み制御回路３−２はＣＰＵ２へクロックを供
給する（ＣＰＵへのクロック（ｅ））。 【００１９】（７）ＣＰＵ２はクロック制御部１のクロ
ック供給制御回路１−２からのクロック供給と、割込み
処理部３の割込み制御回路３−２からの割込み信号によ
りスリ−プモ−ドを解除して通常動作に復帰し、受信デ
−タバッファ（図では省略）へ格納されている受信デ−
タの処理及びその他の必要な処理を行う。処理終了後は
上記（１）から繰り返す。 【００２０】以上述べたように本実施の形態例では携帯
端末が間欠受信状態でＣＰＵ２がスリ−プモ−ドに入っ
ているときは、ＣＰＵ動作クロックを発振している発振
回路４を停止し、ＣＰＵ２へのクロック供給を停止する
ので、この期間の発振回路４の駆動電流（数ｍＡ）は減
少し消費電力は低減される。なお、発振回路４の起動時
は発振が不安定になるが発振安定タイマ１−３を設け安
定になるまでの時間を測定し、発振が安定してからＣＰ
Ｕ２へ動作クロックを供給するので問題はない。 【００２１】 【発明の効果】以上説明したように本発明によれば、下
記のような優れた効果が期待される。発振制御手段及び
タイマを設け間欠受信状態に入りＣＰＵがスリ−プモ−
ドになるとき、ＣＰＵの動作クロックを発する発振回路
の発振を停止して該ＣＰＵへの動作クロックの供給を停
止し、デ−タを受信した際、発振回路を起動し、初期の
不安定期間をタイマで測定し、該不安定期間の経過後、
ＣＰＵへ動作クロックを供給し通常モ−ドへ入るのでＣ
ＰＵは安定して動作し、ＣＰＵがスリ−プモ−ドの時は
発振装置も停止しているので最大数ｍＡ程度の消費電流
が低減できる。これはこの種の携帯端末に用いられるバ
ッテリの使用時間を１０〜２０時間程度延ばす電力に相
当する。
端末に関し、特に低消費電力化を図った携帯端末に関す
るものである。 【０００２】 【従来の技術】図３は一般的な携帯端末のブロック構成
を示す図である。図示するように、携帯端末は基地局と
交信するアンテナ３１、高周波信号処理を行うＲＦ部３
２、デジタルデ−タの処理を行うデジタル処理部３３、
押しボタン等を具備する操作部３４及びマイク／スピ−
カ等を含むオーディオ部３５等で構成されている。 【０００３】デジタル処理部３３は高速のＣＰＵ（中央
処理装置）を有し、音声信号の符号化／復号化、伝送路
符号化／復号化、ＴＤＭＡタイミング制御、プロトコル
処理、クロック制御、マンマシンＩ／Ｆ制御等のデジタ
ルデ−タの処理及び端末全体の制御を行う。 【０００４】ＰＨＳ方式携帯電話機やＰＤＣ方式携帯電
話機等の携帯端末では通常ＴＤＭＡ（時分割多重接続）
方式が採られ、制御チャネルを使用して基地局と常時交
信し、自分の所在を登録し基地局からの呼出しに応じて
いる。しかし、常時、連続的に受信しているのではな
く、例えばＰＤＣ方式携帯電話では基地局から間欠的に
受信を行い、その間欠受信状態では最大３６サブフレ−
ム（１サブフレ−ム＝２０ｍｓ）に１回６．６ｍｓ（＝
１スロット）の受信期間の割合で受信を行い基地局と連
絡している。 【０００５】従来より携帯端末はバッテリを駆動電源と
するものが多く、そのため極力消費電力が小さいことが
望まれる。携帯端末における低消費電力化の一つとし
て、ＣＰＵでの処理が必要無い時にはＣＰＵをスリ−プ
モ−ドにして動作クロックの供給を停止、または、動作
クロックの周波数を下げる方法が採られてきた。 【０００６】 【発明が解決しようとする課題】しかしながら、従来の
携帯端末では間欠受信状態でＣＰＵのスリ−プモ−ド状
態（動作停止）が長く続く場合でも、受信信号のタイミ
ングに合わせる為、ＣＰＵの動作クロックまたはその源
振となるクロックは常時発振していた。また、発振を停
止すると発振再開した時、安定発振するまでに時間がか
かりタイミングが合わない等の問題もありＣＰＵ動作ク
ロック（数ＭＨｚ〜数１０ＭＨｚの高い周波数のクロッ
ク）は常時発振しており、その発振回路により最大数ｍ
Ａ程度の電流が消費され、駆動電源であるバッテリの電
力を浪費するという問題があった。 【０００７】本発明は上述の点に鑑みてなされたもので
上記問題点を除去するために、ＣＰＵがスリ−プモ−ド
状態の時、該ＣＰＵに動作クロックを供給する発振回路
を停止することにより消費電力を低減できる携帯端末を
提供することを目的とする。 【０００８】 【課題を解決するための手段】上記課題を解決するため
本発明は、ＣＰＵ、該ＣＰＵの動作クロックを発する発
振回路を具備し、該ＣＰＵの制御により時分割方式で通
信し、且つＣＰＵのスリープモード機能を有する携帯端
末であって、発振回路を起動／停止する発振制御手段及
びタイマを設け、携帯端末が待ち受け状態において、間
欠受信状態に入りＣＰＵがスリープモードになるとき、
発振制御手段で発振回路を停止してＣＰＵへの動作クロ
ックの供給を停止し、時分割方式の受信タイミングでデ
ータを受信した際、発振制御手段で発振回路を起動し、
タイマで該発振回路の初期の不安定期間を測定し該不安
定期間を経過した後、発振制御手段で前記ＣＰＵへ動作
クロックを供給し、該ＣＰＵを通常モードへ復帰させ、
必要な処理が終了すると動作クロックを停止し、再びＣ
ＰＵがスリープモードに戻ることを特徴とする。 【０００９】 【発明の実施の形態】以下、本発明の実施の形態例を図
面に基づいて詳細に説明する。図１は本発明の携帯端末
のＣＰＵ動作クロック処理部の構成を示す図である。図
示するように、本発明の携帯端末のＣＰＵ動作クロック
処理部はクロック制御部１、ＣＰＵ２、割込み処理部
３、発振回路４及びＴＤＭＡタイミング制御回路５を具
備する。この他に図示は省略するが、計時用の低周波ク
ロックを発する低周波発振器及びＴＤＭＡタイミング制
御回路用の発振器及び受信デ−タバッファ等を具備す
る。 【００１０】クロック制御部１は発振停止／復帰制御回
路１−１及びクロック供給制御回路１−２からなる発振
制御手段、発振安定タイマ１−３を具備する。発振停止
／復帰制御回路１−１はＣＰＵ２からクロック停止／復
帰の指令を受け発振回路４の発振／停止を制御する。発
振安定タイマ１−３は発振停止中に割込み発生を受ける
と低周波クロック（数１０ｋＨｚ）で安定するまでの時
間を測定し、タイムアップをクロック供給制御回路１−
２に知らせる。クロック供給制御回路１−２は発振回路
４の出力信号である動作クロック（数ＭＨｚ〜数１０Ｍ
Ｈｚの高い周波数のクロック）を受けＣＰＵ２へ供給す
ると共に、割込み処理部３の割込み制御回路３−２へ割
込みイネ−ブル信号を送る。 【００１１】割込み処理部３は割込み検出回路３−１、
割込み制御回路３−２、ＯＲ回路３−３を具備し、割込
み検出回路３−１は割込み要因からの信号を検出しＯＲ
回路３−３を介して発振安定タイマ１−３へ出力すると
共に、割込み制御回路３−２を介してイネ−ブルであれ
ばＣＰＵ２へ割込み信号を送る。 【００１２】ＴＤＭＡタイミング制御回路５は間欠受信
状態か否かを発振停止／復帰制御回路１−１に知らせる
と共に、受信終了時に割込み信号を割込み処理部３の割
込み検出回路３−１へ送り受信タイミングを知らせる。 【００１３】図２は本発明の携帯端末のＣＰＵ動作クロ
ックの発振／停止を示すタイミングチャ−トである。以
下、ＣＰＵ動作クロックの停止／復帰シ−ケンスを説明
する。 （１）ＣＰＵ２は実行中の処理を終了したとこ
ろで、クロック制御部１の発振停止／復帰制御回路１−
１へクロック停止指令を送りスリ−プモ−ドに入る（Ｃ
ＰＵから発振停止設定）。一方、ＴＤＭＡタイミング制
御回路５は現在、間欠受信状態か否かを発振停止／復帰
制御回路１−１に知らせる。 【００１４】（２）発振停止／復帰制御回路１−１は前
記ＣＰＵ２からのクロック停止指令により、ＴＤＭＡタ
イミング制御回路５が間欠受信状態であれば発振回路４
を停止させ、クロック供給制御回路１−２はＣＰＵ２へ
の動作クロック供給を停止する。間欠受信状態でなけれ
ばＣＰＵ２への動作クロック供給の停止のみ行い、発振
回路４の発振は継続したままである。 【００１５】（３）間欠受信状態で受信すると（受信タ
イミング（ａ））デ−タは受信デ−タバッファ（図では
省略）へ格納され、終了時にＴＤＭＡタイミング制御回
路５は割込み信号を割込み処理部３の割込み検出回路３
−１へ送り終了したことを知らせる。また、タイマ等に
よるシステムの周期的監視タイミングを知らせるための
割込み等も割込み検出回路３−１へ入力される。該割込
み検出回路３−１は割込み信号を受けると、ＯＲ回路３
−３を介してクロック制御部１へ知らせる（割込み要因
発生（ｂ））。 【００１６】（４）クロック制御部１は発振停止／復帰
制御回路１−１により、発振回路４を起動しＣＰＵ動作
クロックの発振を開始させる（ＣＰＵ動作クロック
（ｃ））と同時に発振安定タイマ１−３で発振安定時間
の測定を開始する。発振安定タイマ１−３の動作には時
計ＩＣ用クロック（３２．７６８ＫＨｚ）等の低い周波
数のクロックを使用する。タイムアップ時、発振安定タ
イマ１−３はタイムアップ信号をクロック供給制御回路
１−２へ出力する。間欠受信状態以外のときはＣＰＵ動
作クロックは継続しているので、次は後述する（７）の
処理を行う。 【００１７】（５）発振安定タイマ１−３のタイムアッ
プ信号を受けてクロック供給制御回路１−２は割込み制
御回路３−２へ信号を送り割込み出力を許可し、ＣＰＵ
２へ割込み信号を出力させてＣＰＵ２を起す（ＣＰＵへ
の割込み（ｄ））。 【００１８】（６）ＣＰＵ２を起すのにタイミングを合
わせて割込み制御回路３−２はＣＰＵ２へクロックを供
給する（ＣＰＵへのクロック（ｅ））。 【００１９】（７）ＣＰＵ２はクロック制御部１のクロ
ック供給制御回路１−２からのクロック供給と、割込み
処理部３の割込み制御回路３−２からの割込み信号によ
りスリ−プモ−ドを解除して通常動作に復帰し、受信デ
−タバッファ（図では省略）へ格納されている受信デ−
タの処理及びその他の必要な処理を行う。処理終了後は
上記（１）から繰り返す。 【００２０】以上述べたように本実施の形態例では携帯
端末が間欠受信状態でＣＰＵ２がスリ−プモ−ドに入っ
ているときは、ＣＰＵ動作クロックを発振している発振
回路４を停止し、ＣＰＵ２へのクロック供給を停止する
ので、この期間の発振回路４の駆動電流（数ｍＡ）は減
少し消費電力は低減される。なお、発振回路４の起動時
は発振が不安定になるが発振安定タイマ１−３を設け安
定になるまでの時間を測定し、発振が安定してからＣＰ
Ｕ２へ動作クロックを供給するので問題はない。 【００２１】 【発明の効果】以上説明したように本発明によれば、下
記のような優れた効果が期待される。発振制御手段及び
タイマを設け間欠受信状態に入りＣＰＵがスリ−プモ−
ドになるとき、ＣＰＵの動作クロックを発する発振回路
の発振を停止して該ＣＰＵへの動作クロックの供給を停
止し、デ−タを受信した際、発振回路を起動し、初期の
不安定期間をタイマで測定し、該不安定期間の経過後、
ＣＰＵへ動作クロックを供給し通常モ−ドへ入るのでＣ
ＰＵは安定して動作し、ＣＰＵがスリ−プモ−ドの時は
発振装置も停止しているので最大数ｍＡ程度の消費電流
が低減できる。これはこの種の携帯端末に用いられるバ
ッテリの使用時間を１０〜２０時間程度延ばす電力に相
当する。
【図面の簡単な説明】
【図１】本発明の携帯端末のＣＰＵ動作クロック処理部
の構成を示す図である。 【図２】本発明の携帯端末のＣＰＵ動作クロックの発振
／停止を示すタイミングチャ−トである。 【図３】一般的な携帯端末のブロック構成を示す図であ
る。 【符号の説明】 １ クロック制御部 １−１ 発振停止／復帰制御回路 １−２ クロック供給制御回路 １−３ 発振安定タイマ ２ ＣＰＵ ３ 割込み処理部 ３−１ 割込み検出回路 ３−２ 割込み制御回路 ３−３ ＯＲ回路 ４ 発振回路 ５ ＴＤＭＡタイミング制御回路
の構成を示す図である。 【図２】本発明の携帯端末のＣＰＵ動作クロックの発振
／停止を示すタイミングチャ−トである。 【図３】一般的な携帯端末のブロック構成を示す図であ
る。 【符号の説明】 １ クロック制御部 １−１ 発振停止／復帰制御回路 １−２ クロック供給制御回路 １−３ 発振安定タイマ ２ ＣＰＵ ３ 割込み処理部 ３−１ 割込み検出回路 ３−２ 割込み制御回路 ３−３ ＯＲ回路 ４ 発振回路 ５ ＴＤＭＡタイミング制御回路
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 ＣＰＵ、該ＣＰＵの動作クロックを発す
る発振回路を具備し、該ＣＰＵの制御により時分割方式
で通信し、且つＣＰＵのスリープモード機能を有する携
帯端末であって、 前記発振回路を起動／停止する発振制御手段及びタイマ
を設け、 前記携帯端末が待ち受け状態において、間欠受信状態に
入り前記ＣＰＵがスリープモードになるとき、前記発振
制御手段で前記発振回路を停止して前記ＣＰＵへの動作
クロックの供給を停止し、時分割方式の受信タイミング
でデータを受信した際、前記発振制御手段で前記発振回
路を起動し、前記タイマで該発振回路の初期の不安定期
間を測定し該不安定期間を経過した後、前記発振制御手
段で前記ＣＰＵへ動作クロックを供給し、該ＣＰＵを通
常モードへ復帰させ、必要な処理が終了すると動作クロ
ックを停止し、再びＣＰＵがスリープモードに戻ること
を特徴とする携帯端末。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30873696A JP3438061B2 (ja) | 1996-11-05 | 1996-11-05 | 携帯端末 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30873696A JP3438061B2 (ja) | 1996-11-05 | 1996-11-05 | 携帯端末 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10145446A JPH10145446A (ja) | 1998-05-29 |
| JP3438061B2 true JP3438061B2 (ja) | 2003-08-18 |
Family
ID=17984675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30873696A Expired - Fee Related JP3438061B2 (ja) | 1996-11-05 | 1996-11-05 | 携帯端末 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3438061B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6986070B2 (en) | 2000-12-28 | 2006-01-10 | Denso Corporation | Microcomputer that cooperates with an external apparatus to be driven by a drive signal |
| JP3958720B2 (ja) | 2003-07-22 | 2007-08-15 | 沖電気工業株式会社 | クロック制御回路とクロック制御方法 |
-
1996
- 1996-11-05 JP JP30873696A patent/JP3438061B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10145446A (ja) | 1998-05-29 |
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