JP2003256065A - クロック制御方法、クロック制御回路及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＦＩＦＯメモリのデータ滞留量やデータ処理
の負荷等が少ない場合に効率的に消費電力を低減し、設
計の自由度も大きくする。 【解決手段】 開示されるクロック制御方法は、データ
滞留量に対して第１及び第２のしきい値ＴＨ１及びＴＨ
２を設け、データ滞留量が第１のしきい値ＴＨ１より小
さくなった場合には周波数を周波数ｆ２とし、データ滞
留量が再び第１のしきい値ＴＨ１より大きくなった場合
でも周波数を周波数ｆ２のままとし、データ滞留量が第
２のしきい値ＴＨ２より大きくなって初めて周波数を周
波数ｆ１とし、データ滞留量が再び第２のしきい値ＴＨ
２より小さくなった場合でも周波数を周波数ｆ１のまま
とし、データ滞留量が第１のしきい値ＴＨ１より小さく
なって初めて周波数を周波数ｆ２とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、クロック制御方
法、クロック制御回路及びデータ処理装置に関し、詳し
くは、画像処理等の各種のデジタルデータ処理に用いら
れるクロックを制御するクロック制御方法、クロック制
御回路及びそのような回路を適用したデータ処理装置に
関する。

【０００２】

【従来の技術】図１９は、特開平１０−９１２６８号公
報に開示された従来のデータ処理装置の構成例を示すブ
ロック図である。この例のデータ処理装置は、クロック
発生回路１と、クロックドライバ２と、クロック制御回
路３及び４と、（ＦＩＦＯ；First in First out）メモ
リ５及び６と、モジュール７及び８とから構成されてい
る。クロック発生回路１は、基本クロックＣＫを発生す
る。入力データＤ１は、基本クロックに同期して入力さ
れる。クロックドライバ２は、基本クロックＣＫを増幅
及び緩衝して、クロック制御回路３及び４のクロック端
子並びにＦＩＦＯメモリ５の入力データ用クロック端子
に供給する。クロック制御回路３は、基本クロックＣＫ
に基づいてクロックＣＫ１を発生し、ＦＩＦＯメモリ５
の出力データ用クロック端子、モジュール７のクロック
端子及びＦＩＦＯメモリ６の入力データ用クロック端子
に供給する。また、クロック制御回路３には、ＦＩＦＯ
メモリ５からハーフ・エンプティ・フラグ等の、内部の
データ滞留量を示すフラグ信号ｆ１が供給される。ここ
で、ハーフ・エンプティとは、ＦＩＦＯメモリ５の半分
以上のデータエリアが空であることを示す信号をいう。
また、データ滞留量とは、ＦＩＦＯメモリ５における読
み出し可能アドレスの先頭を示すリードポインタと、Ｆ
ＩＦＯメモリ５における記憶可能アドレスの先頭を示す
ライトポインタとの差分をいう。クロック制御回路４
は、基本クロックＣＫに基づいてクロックＣＫ２を発生
し、ＦＩＦＯメモリ６の出力データ用クロック端子及び
モジュール８のクロック端子に供給する。また、クロッ
ク制御回路４には、ＦＩＦＯメモリ６からハーフ・エン
プティ・フラグ等の、内部のデータ滞留量を示すフラグ
信号ｆ２が供給される。

【０００３】ＦＩＦＯメモリ５は、基本クロックＣＫに
同期して入力データＤ１を先入れで内部に記憶するとと
もに、基本クロックＣＫとは非同期の別個のクロックＣ
Ｋ１に同期して内部に記憶されたデータを先出しで読み
出す。また、ＦＩＦＯメモリ５は、上記フラグ信号ｆ１
をクロック制御回路３に供給する。ＦＩＦＯメモリ６
は、クロックＣＫ１に同期してモジュール７の出力デー
タを先入れで内部に記憶するとともに、クロックＣＫ１
とは非同期の別個のクロックＣＫ２に同期して内部に記
憶されたデータを先出しで読み出す。また、ＦＩＦＯメ
モリ６は、上記フラグ信号ｆ２をクロック制御回路４に
供給する。モジュール７及び８は、各々入力されるデー
タに対して画像処理等の各種のデジタルデータ処理を施
す。

【０００４】クロック制御回路３及び４は、対応するＦ
ＩＦＯメモリ５及び６のデータ滞留量がフル状態でない
場合には、対応するＦＩＦＯメモリ５及び６から供給さ
れるフラグ信号ｆ１及びｆ２に基づいて、現在出力して
いるクロックＣＫ１及びＣＫ２の周波数を段々低くして
いく。これにより、ＦＩＦＯメモリ５及び６の後段であ
るモジュール７及び８の処理速度が低下するので、モジ
ュール７及び８における消費電力が低減される。これ
は、モジュール７及び８における消費電力がクロックＣ
Ｋ１及びＣＫ２の周波数にほぼ比例することによる。そ
して、クロックＣＫ１及びＣＫ２の周波数が段々低くな
るに従ってモジュール７及び８の処理速度が低下するこ
とにより、ＦＩＦＯメモリ５及び６のデータ滞留量が増
加しフル状態に近づき始めたために、対応するＦＩＦＯ
メモリ５及び６からフラグ信号ｆ１及びｆ２が供給され
なくなると、クロック制御回路３及び４は、現在出力し
ているクロックＣＫ１及びＣＫ２の周波数を段々高くし
ていく。これにより、モジュール７及び８の処理速度が
再び上昇するので、ＦＩＦＯメモリ５及び６のデータ滞
留量が減少し始める。

【０００５】次に、クロック制御回路３の構成について
図２０を参照して説明する。この例のクロック制御回路
３は、分周器１１〜１３と、アップダウン・カウンタ
（Ｕ／Ｄ）１４と、位相比較器（ＰＤ）１５と、ループ
フィルタ（ＬＦ）１６と、電圧制御発振器（ＶＣＯ）１
７とから構成されている。分周器１１は、基本クロック
ＣＫを分周率（１／Ａ）（Ａは自然数）で分周して分周
クロックＣＫ_ＡをＵ／Ｄ１４に供給する。この分周クロ
ックＣＫ_Ａの周期は、クロック制御回路３の応答速度を
決めるための周波数変換チェックのチェック周期とな
る。分周器１２は、基本クロックＣＫをＵ／Ｄ１４から
供給されるアップ／ダウン出力によって設定される分周
率（１／Ｍ）（Ｍは自然数）で分周して分周クロックＣ
Ｋ_ＢをＰＤ１５の第１の入力端子に供給する。この分周
器１２は、アップ／ダウン出力、すなわち、分周率（１
／Ｍ）が値０である場合には、その出力を停止する。分
周器１３は、ＶＣＯ１７から供給されるクロックＣＫ１
を分周率（１／Ｎ）（Ｎは自然数）で分周して分周クロ
ックＣＫ_ＣをＰＤ１５の第２の入力端子に供給する。

【０００６】Ｕ／Ｄ１４は、ＦＩＦＯメモリ５から供給
されるフラグ信号ｆ１がハーフ・エンプティを示す場合
には、分周器１１から供給される分周クロックＣＫ_Ａに
同期してカウントアップし、フラグ信号ｆ１がハーフ・
エンプティを示さない場合には、分周クロックＣＫ_Ａに
同期してカウントダウンする。フラグ信号ｆ１は、（基
本クロックＣＫの周期／分周率（１／Ａ））、すなわ
ち、クロックＣＫ_Ａの周期をチェック周期とする間隔で
チェックされる。ただし、Ｕ／Ｄ１４は、カウントダウ
ンのカウント値が値０になった場合にカウントダウンを
停止し、カウントアップのカウント値が最大値になった
場合にカウントアップを停止する。ＰＤ１５は、分周器
１２から供給される分周クロックＣＫ_Ｂの位相と分周器
１３から供給される分周クロックＣＫ_Ｃの位相とを比較
してその位相差に応じた位相誤差信号を出力する。ＬＦ
１６は、ＰＤ１５から供給される位相誤差信号を平滑化
して制御電圧として出力する。ＶＣＯ１７は、ＬＦ１６
から供給される制御電圧に応じたクロックＣＫ１を発振
して外部に出力するとともに、分周器１３に供給する。
分周器１３と、ＰＤ１５と、ＬＦ１６と、ＶＣＯ１７と
は、位相同期ループ（ＰＬＬ； Phase Locked Loop）を
構成している。クロックＣＫ１の周波数は、基本クロッ
クＣＫの周波数に、分周器１２の分周率（１／Ｍ）と分
周器１３の分周率（１／Ｎ）との比を乗算したものとな
るから、基本クロックＣＫに対して最高でＮ倍、最低で
停止までの制御が可能となる。

【０００７】

【発明が解決しようとする課題】上記したように、従来
のクロック制御回路３においては、図２０に示すよう
に、ＰＬＬを用いている。また、Ｕ／Ｄ１４は、ＦＩＦ
Ｏメモリ５から供給される唯一の判断基準であるフラグ
信号ｆ１を（基本クロックＣＫの周期／分周率（１／
Ａ））を周期とする間隔でチェックしており、Ｕ／Ｄ１
４のアップ／ダウン出力によりＰＬＬに入力する分周ク
ロックＣＫ_Ｂを出力する分周器１２の分周率（１／Ｍ）
を設定している。したがって、フラグ信号ｆ１がハーフ
・エンプティを示さない間や、フラグ信号ｆ１がハーフ
・エンプティを示すが上記チェックが行われない間であ
って、例えば、周波数が低いクロックＣＫ１を用いてＦ
ＩＦＯメモリ５からデータを読み出している状態におい
て、入力データＤ１のデータ量が増加してＦＩＦＯメモ
リ５のデータ滞留量が急激に増加した場合には、直ちに
対処することができず、ＦＩＦＯメモリ５がオーバーラ
ンしてしまう危険性がある。ここで、オーバーランと
は、例えば、ＦＩＦＯメモリ５からデータを読み出す前
にデータの書き込みがされることをいう。

【０００８】また、上記チェックが行われた場合であっ
ても、分周器１１から供給される分周クロックＣＫ_Ａの
周期でしかＵ／Ｄ１４がカウントアップしないため、上
記オーバーランが発生しない程度のアップ／ダウン出力
（すなわち、分周率（１／Ｍ））となるのに時間がかか
ってしまう。例えば、フラグ信号ｆ１が供給される前の
分周率（１／Ｍ）が分周率（１／１０）であり、上記オ
ーバーランが発生しない程度の分周率（１／Ｍ）が分周
率（１／２）であった場合、分周率（１／１０）を分周
率（１／２）にまで上昇させるためには、｛（基本クロ
ックＣＫの周期／分周率（１／Ａ））×８｝もの時間が
かかってしまう。さらに、フラグ信号ｆ１をチェックし
てＰＬＬに分周クロックＣＫ_Ｂが供給されても、ＰＬＬ
の性質上、ロックするまでに時間がかかるとともに、Ｐ
ＬＬは周囲温度等の影響を受けやすい。このように、上
記した従来のクロック制御回路３は応答性が良くないた
め、従来では、ＦＩＦＯメモリ５のデータ滞留量が急激
に変化することにより生じるオーバーランを防止するた
めや、周囲温度等の影響などを考慮してクロック制御回
路３を設計する必要があり、設計の自由度が少なかっ
た。この結果、当初の目的である消費電力低減の効果が
あまり得られない。上記した不都合は、画像処理等の各
種のデジタルデータ処理を行うデータ処理装置におい
て、データ処理の負荷が少ない時にクロックの周波数を
低下させることにより消費電力を低減する場合にも同様
に当てはまる。

【０００９】この発明は、上述の事情に鑑みてなされた
もので、ＦＩＦＯメモリのデータ滞留量が少ない場合や
データ処理の負荷が少ない場合に効率的に消費電力を低
減することができ、しかも設計の自由度も大きいクロッ
ク制御方法、クロック制御回路及びデータ処理装置を提
供することを目的としている。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、データ処理装置が行うデー
タ処理に用いられるクロックの周波数を上記データ処理
装置の内部又は外部の要因の変化に応じて制御するクロ
ック制御方法に係り、上記要因の変化量に対して複数の
しきい値を設け、上記変化量が隣接する２つのしきい値
のうち、小さい方より小さくなった場合には上記周波数
を低くし、上記変化量が再び上記小さい方のしきい値よ
り大きくなった場合でも上記周波数を高くせず、上記変
化量が隣接する２つのしきい値のうち、大きい方より大
きくなって初めて上記周波数を高くし、上記変化量が再
び上記大きい方のしきい値より小さくなった場合でも上
記周波数を低くせず、上記変化量が上記小さい方より小
さくなって初めて上記周波数を低くすることを特徴とし
ている。

【００１１】また、請求項２記載の発明は、請求項１記
載のクロック制御方法に係り、上記要因は、上記データ
処理装置を構成し、あるクロックに同期して入力データ
を記憶するとともに、上記あるクロックとは非同期の別
個のクロックに同期して記憶されたデータを読み出すメ
モリのデータ滞留量、上記データ処理装置を構成するバ
スマスタによるシステムバスの単位時間当たりの占有
率、上記データ処理装置におけるデータ処理の負荷、上
記データ処理装置に供給されるデータの単位時間当たり
の供給量、上記データ処理装置に電源を供給するバッテ
リの容量、上記データ処理装置の動作モード、上記デー
タ処理装置の周囲温度のうち、少なくとも１つであるこ
とを特徴としている。

【００１２】また、請求項３記載の発明は、請求項１又
は２記載のクロック制御方法に係り、上記クロックは基
本クロックを分周することにより得るとともに、上記周
波数は上記分周の分周率を変更することにより制御する
ことを特徴としている。

【００１３】また、請求項４記載の発明は、請求項１乃
至３のいずれか１に記載のクロック制御方法に係り、上
記しきい値は、外部から設定可能に構成されていること
を特徴としている。

【００１４】また、請求項５記載の発明は、データ処理
装置が行うデータ処理に用いられ、基本クロックを分周
して得られるクロックの周波数を、上記データ処理装置
の内部又は外部の要因の変化に応じて分周率を変更する
ことにより制御するクロック制御回路に係り、上記要因
と複数のしきい値とを比較してその比較結果を予め設定
された複数の上記分周率のいずれかを選択させるための
選択データとして出力するとともに、上記分周率を更新
するタイミングを示す更新タイミング信号を生成するし
きい値判定回路と、予め複数の上記分周率に対応した分
周率指示データが設定されており、上記選択データに対
応した上記分周率を指示するための分周率指示データを
出力する分周率選択回路と、上記更新タイミング信号が
供給されるタイミングで、上記分周率指示データがロー
ドされ、上記分周率指示データに基づいて上記外部クロ
ックを分周する分周回路とを備えてなることを特徴とし
ている。

【００１５】また、請求項６記載の発明は、請求項５記
載のクロック制御回路に係り、上記しきい値判定回路
は、第１のしきい値より上記要因が小さい場合に第１の
検出データを出力する第１の比較回路と、上記第１のし
きい値より大きく設定された第２のしきい値より上記要
因が大きい場合に第２の検出データを出力する第２の比
較回路と、上記第１の検出データが供給されるごとに第
１のパルスを発生する第１のパルス発生回路と、上記第
２の検出データが供給されるごとに第２のパルスを発生
する第１のパルス発生回路とを備え、上記第１及び上記
第２の検出データにより上記選択データを構成して出力
し、上記第１又は第２のパルスを上記更新タイミング信
号として出力することを特徴としている。

【００１６】また、請求項７記載の発明は、請求項５記
載のクロック制御回路に係り、上記しきい値判定回路
は、第１のしきい値より上記要因が小さい場合に第１の
検出データを出力する第１の比較回路と、上記第１のし
きい値より大きく設定された第２のしきい値より上記要
因が大きい場合に第２の検出データを出力する第２の比
較回路と、上記第１のしきい値より小さく設定された第
３のしきい値より上記要因が小さい場合に第２の検出デ
ータを出力する第３の比較回路と、上記第３のしきい値
より大きく上記第２のしきい値より小さく設定された第
４のしきい値より上記要因が大きい場合に第４の検出デ
ータを出力する第４の比較回路と、上記第１の検出デー
タが供給されるごとに第１のパルスを発生する第１のパ
ルス発生回路と、上記第２の検出データが供給されるご
とに第２のパルスを発生する第１のパルス発生回路と、
上記第３の検出データが供給されるごとに第３のパルス
を発生する第３のパルス発生回路と、上記第４の検出デ
ータが供給されるごとに第４のパルスを発生する第４の
パルス発生回路とを備え、上記第１乃至上記第４の検出
データにより上記選択データを構成して出力し、上記第
１乃至第４のパルスを上記更新タイミング信号として出
力することを特徴としている。

【００１７】また、請求項８記載の発明は、請求項５記
載のクロック制御回路に係り、上記しきい値判定回路
は、しきい値選択回路と、第１及び第２の比較回路と、
第１及び第２のパルス発生回路と、シーケンサとを備
え、上記しきい値選択回路は、上記シーケンサから供給
される上記選択データに基づいて、予め設定されている
複数のしきい値の中から、上記分周回路の分周率を小さ
くするための第１可変しきい値と、上記分周率を大きく
するための第２可変しきい値として各々１個ずつ選択し
て出力し、上記第１の比較回路は、上記要因が上記第１
可変しきい値より小さい場合に第１の検出データを出力
し、上記第２の比較回路は、上記要因が上記第２可変し
きい値より大きい場合に第２の検出データを出力し、上
記第１のパルス発生回路は、上記第１の検出データが供
給されるごとに第１のパルスを発生し、上記第２のパル
ス発生回路は、上記第２の検出データが供給されるごと
に第２のパルスを発生し、上記シーケンサは、上記第１
及び第２のパルスに基づいて、上記分周回路の分周率を
設定するための複数の状態に遷移するとともに、現在の
状態に対応した上記選択データを出力し、上記第１又は
第２のパルスは、上記更新タイミング信号として出力さ
れることを特徴としている。

【００１８】また、請求項９記載の発明は、請求項５乃
至７のいずれか１に記載のクロック制御回路に係り、上
記要因は、上記データ処理装置を構成し、あるクロック
に同期して入力データを記憶するとともに、上記あるク
ロックとは非同期の別個のクロックに同期して記憶され
たデータを読み出すメモリのデータ滞留量、上記データ
処理装置を構成するバスマスタによるシステムバスの単
位時間当たりの占有率、上記データ処理装置におけるデ
ータ処理の負荷、上記データ処理装置に供給されるデー
タの単位時間当たりの供給量、上記データ処理装置に電
源を供給するバッテリの容量、上記データ処理装置の動
作モード、上記データ処理装置の周囲温度のうち、少な
くとも１つであることを特徴としている。

【００１９】また、請求項１０記載の発明は、請求項５
乃至９のいずれか１に記載のクロック制御回路に係り、
上記しきい値は、外部から設定可能に構成されているこ
とを特徴としている。

【００２０】また、請求項１１記載の発明に係るデータ
処理装置は、請求項５乃至１０のいずれか１に記載のク
ロック制御回路を備えてなることを特徴としている。

【００２１】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 Ａ．第１の実施例 まず、この発明の第１の実施例について説明する。図２
は、この発明の第１の実施例であるクロック制御回路２
１及び２２を適用したデータ処理装置の構成例を示すブ
ロック図である。この例のデータ処理装置は、クロック
制御回路２１及び２２と、クロック発生回路２３と、ク
ロックドライバ２４と、ポインタ生成回路２５及び２６
と、ＦＩＦＯメモリ２７及び２８と、モジュール２９及
び３０とから構成されている。

【００２２】クロック発生回路２３は、基本クロックＣ
Ｋを発生する。入力データＤ１は、基本クロックに同期
して入力される。クロックドライバ２４は、基本クロッ
クＣＫを増幅及び緩衝して、クロック制御回路２１及び
２２のクロック端子並びにＦＩＦＯメモリ２７の入力デ
ータ用クロック端子に供給する。クロック制御回路２１
は、基本クロックＣＫに基づいてクロックＣＫ１を発生
し、ＦＩＦＯメモリ２７の出力データ用クロック端子、
モジュール２９のクロック端子及びＦＩＦＯメモリ２８
の入力データ用クロック端子に供給する。また、クロッ
ク制御回路２１には、ポインタ生成回路２５からデータ
滞留量信号ＤＰ１が供給される。ここで、データ滞留量
信号ＤＰ１とは、ＦＩＦＯメモリ２７における読み出し
可能アドレスの先頭を示すリードポインタＲＰ１と、Ｆ
ＩＦＯメモリ２７における記憶可能アドレスの先頭を示
すライトポインタＷＰ１との差分であるデータ滞留量に
応じた信号をいう。クロック制御回路２２は、基本クロ
ックＣＫに基づいてクロックＣＫ２を発生し、ＦＩＦＯ
メモリ２８の出力データ用クロック端子及びモジュール
３０のクロック端子に供給する。また、クロック制御回
路２２には、ポインタ生成回路２６からデータ滞留量信
号ＤＰ２が供給される。ここで、データ滞留量信号ＤＰ
２とは、ＦＩＦＯメモリ２８における読み出し可能アド
レスの先頭を示すリードポインタＲＰ２と、ＦＩＦＯメ
モリ２８における記憶可能アドレスの先頭を示すライト
ポインタＷＰ２との差分であるデータ滞留量に応じた信
号をいう。

【００２３】ポインタ生成回路２５は、ライトポインタ
ＷＰ１及びリードポインタＲＰ１を生成してＦＩＦＯメ
モリ２７に供給するとともに、データ滞留量信号ＤＰ１
を生成してクロック制御回路２１に供給する。ポインタ
生成回路２６は、ライトポインタＷＰ２及びリードポイ
ンタＲＰ２を生成してＦＩＦＯメモリ２８に供給すると
ともに、データ滞留量信号ＤＰ２を生成してクロック制
御回路２２に供給する。ＦＩＦＯメモリ２７は、基本ク
ロックＣＫに同期して入力データＤ１を先入れで内部に
記憶するとともに、基本クロックＣＫとは非同期の別個
のクロックＣＫ１に同期して内部に記憶されたデータを
先出しで読み出す。ＦＩＦＯメモリ２８は、クロックＣ
Ｋ１に同期してモジュール２９の出力データを先入れで
内部に記憶するとともに、クロックＣＫ１とは非同期の
別個のクロックＣＫ２に同期して内部に記憶されたデー
タを先出しで読み出す。モジュール２９及び３０は、各
々入力されるデータに対して画像処理等の各種のデジタ
ルデータ処理を施す。

【００２４】次に、クロック制御回路２１の構成につい
て図１を参照して説明する。なお、クロック制御回路２
２の構成については、クロック制御回路２１の構成と略
同様であり、出力する分周クロックＣＫ２の周波数やそ
の出力タイミングが異なるだけであるので、その説明を
省略する。この例のクロック制御回路２１は、しきい値
判定回路３１と、分周率選択回路３２と、分周回路３３
とから構成されている。しきい値判定回路３１は、デー
タ滞留量信号ＤＰ１と予め設定された２個のしきい値Ｔ
Ｈ１及びＴＨ２（図３参照）とを比較してその比較結果
を予め設定された２個の分周率のいずれか一方を選択さ
せるための２ビットの選択データＳＤとして基本クロッ
クＣＫに同期して出力する。また、しきい値判定回路３
１は、分周回路３３の分周率を更新するタイミングを示
す更新タイミング信号ＲＥを生成し、上記選択データＳ
Ｄと同時に基本クロックＣＫに同期して出力する。分周
率選択回路３２は、セレクタやテーブル等からなり、予
め２個の分周率に対応した分周率指示データＩＤが設定
されており、しきい値判定回路３１から供給される選択
データＳＤに対応した分周率を指示するための分周率指
示データＩＤを出力する。分周回路３３は、基本クロッ
クＣＫの供給される数をカウントする分周サイクルカウ
ンタを有する。この分周サイクルカウンタは、しきい値
判定回路３１からの更新タイミング信号ＲＥが供給され
るタイミングで、分周率選択回路３２から供給される分
周率指示データＩＤがロードされ、この分周率指示デー
タＩＤを最大値としてカウント値が値「０」ｄになるま
でダウンカウントする。ここで、値「０」ｄとは、「」
の中の値が１０進数であることを表している。以下、同
様である。そして、分周回路３３は、分周サイクルカウ
ンタのカウント値が値「０」ｄになった時に基本クロッ
クＣＫの半周期分のパルスを分周クロックＣＫ１として
出力し、以後、ロードされた分周率指示データＩＤを最
大値としてカウント値が値「０」ｄになるまでダウンカ
ウントする動作を、新たな分周率指示データＩＤがロー
ドされるまで繰り返す。なお、分周率指示データＩＤが
分周サイクルカウンタのカウント値の最大値（例えば、
値「２５５」ｄ）である場合には、分周サイクルカウン
タは、ダウンカウントしないでそのカウント値を保持す
る。このため、分周回路３３は、分周サイクルカウンタ
に分周率指示データＩＤとしてカウント値の最大値以外
がロードされるまで、分周クロックＣＫ１の出力を停止
する。

【００２５】次に、しきい値判定回路３１の構成につい
て図３を参照して説明する。この例のしきい値判定回路
３１は、比較回路３４及び３５と、パルス発生回路３６
及び３７と、オアゲート３８とから構成されている。比
較回路３４は、データ滞留量信号ＤＰ１が予め設定され
た第１のしきい値ＴＨ１より小さい場合に値「１」ｂ、
すなわち、"Ｈ"レベルの検出データＤＴ１を出力する。
ここで、値「１」ｂとは、「」の中の値が２進数である
ことを表している。以下、同様である。比較回路３５
は、データ滞留量信号ＤＰ１が予め設定された第２のし
きい値ＴＨ２より大きい場合に値「１」ｂ、すなわ
ち、"Ｈ"レベルの検出データＤＴ２を出力する。検出デ
ータＤＴ１及びＤＴ２は、検出データＤＴ１が下位ビッ
ト、検出データＤＴ２が上位ビットとして、２ビットの
選択データＳＤを構成する。パルス発生回路３６は、検
出データＤＴ１が供給されるごとに、基本クロックＣＫ
に同期してクロックＣＫ１周期分のパルスを発生する。
パルス発生回路３７は、検出データＤＴ２が供給される
ごとに、基本クロックＣＫに同期してクロックＣＫ１周
期分のパルスを発生する。オアゲート３８は、パルス発
生回路３６及び３７から供給されるパルスの論理和をと
って更新タイミング信号ＲＥとして出力する。

【００２６】ここで、図４に選択データＳＤと、分周率
指示データＩＤと分周率との関係の一例を示す。この例
においては、選択データＳＤが値「１０」ｂである場
合、すなわち、検出データＤＴ１が値「０」ｂであり、
かつ、検出データＤＴ２が値「１」ｂである場合には、
分周率指示データＩＤが値「０」ｄとなり、分周回路３
３の分周率が１、つまり、分周回路３３は基本クロック
ＣＫを分周せずそのまま出力する。一方、選択データＳ
Ｄが値「０１」ｂである場合、すなわち、検出データＤ
Ｔ１が値「１」ｂであり、かつ、検出データＤＴ２が値
「０」ｂである場合には、分周率指示データＩＤが値
「２」ｄとなり、分周回路３３の分周率が１／３、つま
り、分周回路３３は基本クロックＣＫを１／３分周して
出力する。

【００２７】次に、上記構成のクロック制御回路２１及
びその周辺の回路の動作について、図５に示すＦＩＦＯ
メモリ２７におけるデータ滞留量の時間特性図及び図６
に示すタイミング・チャートを参照して説明する。な
お、クロック制御回路２２及びその周辺の回路の動作に
ついては、出力する分周クロックＣＫ２の周波数やその
出力タイミングが異なる以外はクロック制御回路２１及
びその周辺の回路の動作と略同様であるので、その説明
を省略する。前提として、この例においては、基本クロ
ックＣＫの周波数は１００ＭＨｚであり、分周率指示デ
ータＩＤが値「０」ｄ、すなわち、分周率が１の場合の
分周クロックＣＫ１の周波数ｆ１が１００ＭＨｚ、分周
率指示データＩＤが値「２」ｄ、すなわち、分周率が１
／３の場合の分周クロックＣＫ１の周波数ｆ２が約３
３．３ＭＨｚであるとする。また、初期状態において
は、比較回路３４が値「１」ｂ、すなわち、"Ｈ"レベル
の検出データＤＴ１を出力する一方、比較回路３５が値
「０」ｂ、すなわち、"Ｌ"レベルの検出データＤＴ２を
出力するものとする。

【００２８】まず、データ処理装置に入力データＤ１の
供給が開始された直後では、図５に示すように、ＦＩＦ
Ｏメモリ２７のデータ滞留量がほとんどない。このた
め、ポインタ生成回路２５は、そのような少ないデータ
滞留量に応じたデータ滞留量信号ＤＰ１をクロック制御
回路２１に供給する。これにより、クロック制御回路２
１のしきい値判定回路３１において、比較回路３４は、
データ滞留量信号ＤＰ１が予め設定された第１のしきい
値ＴＨ１より小さいので、値「１」ｂ、すなわち、"Ｈ"
レベルの検出データＤＴ１を出力し続ける。この値
「１」ｂの検出データＤＴ１は、選択データＳＤの下位
ビットであり、選択データＳＤの上位ビットである検出
データＤＴ２は今、値「０」ｂであるので、値「０１」
ｂの選択データＳＤが分周率選択回路３２に供給され
る。また、値「１」ｂの検出データＤＴ１は、パルス発
生回路３６にも供給される。したがって、パルス発生回
路３６は、値「１」ｂの検出データＤＴ１が供給される
と、基本クロックＣＫに同期して基本クロックＣＫ１周
期分のパルスを発生する。この基本クロックＣＫ１周期
分のパルスは、オアゲート３８を介して更新タイミング
信号ＲＥとして、上記選択データＳＤと同時に基本クロ
ックＣＫに同期して出力され、分周回路３３に供給され
る。

【００２９】これにより、分周率選択回路３２は、しき
い値判定回路３１から供給される選択データＳＤ、今の
場合、値「０１」ｂの選択データＳＤに対応した分周率
（１／３）を指示するための分周率指示データＩＤ、今
の場合、値「２」ｄを出力し、分周回路３３に供給す
る。したがって、分周回路３３の分周サイクルカウンタ
には、しきい値判定回路３１から図６（３）に示す更新
タイミング信号ＲＥが供給されるタイミングで、分周率
選択回路３２から供給される図６（２）に示す分周率指
示データＩＤ、今の場合、値「２」ｄがロードされる。
これにより、分周サイクルカウンタは、値「２」ｄから
図６（１）に示す基本クロックＣＫに同期してカウント
値が値「０」ｄになるまでダウンカウントし、カウント
値が値「０」ｄになった時に、図６（５）に示すよう
に、基本クロックＣＫの半周期分のパルスを分周クロッ
クＣＫ１として出力する。このため、分周率（１／
３）、すなわち、周波数ｆ２（約３３．３ＭＨｚ）であ
るクロックＣＫ１は、ＦＩＦＯメモリ２７の出力データ
用クロック端子、モジュール２９のクロック端子及びＦ
ＩＦＯメモリ２８の入力データ用クロック端子に供給さ
れる。この結果、ＦＩＦＯメモリ２７のデータ読み出し
速度及びモジュール２９のデータ処理速度が遅くなり、
この段階でのデータ処理装置における消費電力が削減さ
れる。これは、モジュール２９における消費電力がクロ
ックＣＫ１の周波数にほぼ比例することによる。データ
滞留量が第１のしきい値ＴＨ１より小さい間では、分周
回路３３の分周サイクルカウンタは、ロードされた分周
率指示データＩＤを最大値としてカウント値が値「０」
ｄになるまでダウンカウントする動作を繰り返す。した
がって、分周回路３３から出力される分周クロックＣＫ
１の周波数は、周波数ｆ２、すなわち、約３３．３ＭＨ
ｚのままである。

【００３０】このような状態において、データ処理装置
に供給される入力データＤ１のデータ量が徐々に増加す
ることにより、図５に示すように、ＦＩＦＯメモリ２７
のデータ滞留量も徐々に増加すると、ポインタ生成回路
２５は、そのような徐々に増加しつつあるデータ滞留量
に応じたデータ滞留量信号ＤＰ１をクロック制御回路２
１に供給する。これにより、データ滞留量信号ＤＰ１が
予め設定された第１のしきい値ＴＨ１（図５の点ａ参
照）より大きくなると、クロック制御回路２１のしきい
値判定回路３１において、比較回路３４は、値「０」
ｂ、すなわち、"Ｌ"レベルの検出データＤＴ１を出力す
る。この値「０」ｂの検出データＤＴ１は、選択データ
ＳＤの下位ビットであり、選択データＳＤの上位ビット
である検出データＤＴ２は今、値「０」ｂであるので、
値「００」ｂの選択データＳＤが分周率選択回路３２に
供給される。また、値「０」ｂの検出データＤＴ１は、
パルス発生回路３６にも供給される。パルス発生回路３
６及び３７は、いずれも基本クロックＣＫに同期した基
本クロックＣＫ１周期分のパルスを発生することはな
い。そのため、それらの論理和出力である分周率を更新
させるためのタイミング信号ＲＥも出力されないため、
分周回路３３の分周率は変更しない。したがって、分周
回路３３から出力される分周クロックＣＫ１の周波数
は、周波数ｆ２、すなわち、約３３．３ＭＨｚのままで
ある。

【００３１】このような状態において、データ処理装置
に供給される入力データＤ１のデータ量がさらに増加す
ることにより、図５に示すように、ＦＩＦＯメモリ２７
のデータ滞留量もさらに増加すると、ポインタ生成回路
２５は、そのようなさらに増加しつつあるデータ滞留量
に応じたデータ滞留量信号ＤＰ１をクロック制御回路２
１に供給する。これにより、データ滞留量信号ＤＰ１が
予め設定された第２のしきい値ＴＨ２（図５の点ｂ参
照）より大きくなると、クロック制御回路２１のしきい
値判定回路３１において、比較回路３５は、値「１」、
すなわち、"Ｈ"レベルの検出データＤＴ２を出力する。
この値「１」ｂの検出データＤＴ２は、選択データＳＤ
の上位ビットであり、選択データＳＤの下位ビットであ
る検出データＤＴ１は今、値「０」ｂであるので、値
「１０」ｂの選択データＳＤが分周率選択回路３２に供
給される。また、値「１」ｂの検出データＤＴ２は、パ
ルス発生回路３７にも供給される。したがって、パルス
発生回路３７は、値「１」ｂの検出データＤＴ２が供給
されると、基本クロックＣＫに同期して基本クロックＣ
Ｋ１周期分のパルスを発生する。この基本クロックＣＫ
１周期分のパルスは、オアゲート３８を介して更新タイ
ミング信号ＲＥとして、上記選択データＳＤと同時に基
本クロックＣＫに同期して出力され、分周回路３３に供
給される。

【００３２】これにより、分周率選択回路３２は、しき
い値判定回路３１から供給される選択データＳＤ、今の
場合、値「１０」ｂの選択データＳＤに対応した分周率
（１）を指示するための分周率指示データＩＤ、今の場
合、値「０」ｄを出力し、分周回路３３に供給する。し
たがって、分周回路３３の分周サイクルカウンタには、
しきい値判定回路３１から図６（３）に示す更新タイミ
ング信号ＲＥが供給されるタイミングで、分周率選択回
路３２から供給される図６（２）に示す分周率指示デー
タＩＤ、今の場合、値「０」ｄがロードされる。これに
より、ロードされた値が値「０」ｄであるので、分周サ
イクルカウンタは、ダウンカウントせずに、図６（５）
に示すように、直ちに基本クロックＣＫの半周期分のパ
ルスを分周クロックＣＫ１として出力する。このため、
分周率（１）、すなわち、周波数ｆ１（１００ＭＨｚ）
である基本クロックＣＫ１は、ＦＩＦＯメモリ２７の出
力データ用クロック端子、モジュール２９のクロック端
子及びＦＩＦＯメモリ２８の入力データ用クロック端子
に供給される。この結果、ＦＩＦＯメモリ２７のデータ
読み出し速度及びモジュール２９のデータ処理速度が速
くなり、図５に示すように、ＦＩＦＯメモリ２７のデー
タ滞留量の増加度合いが緩やかになり始める。データ滞
留量が第２のしきい値ＴＨ２より大きい間では、分周回
路３３の分周サイクルカウンタは、ダウンカウントしな
い。したがって、分周回路３３から出力される分周クロ
ックＣＫ１の周波数は、周波数ｆ１、すなわち、１００
ＭＨｚのままである。

【００３３】このような状態において、ＦＩＦＯメモリ
２７のデータ読み出し速度及びモジュール２９のデータ
処理速度が速くなることにより、図５に示すように、Ｆ
ＩＦＯメモリ２７のデータ滞留量が減少し始めると、ポ
インタ生成回路２５は、そのような減少し始めたデータ
滞留量に応じたデータ滞留量信号ＤＰ１をクロック制御
回路２１に供給する。これにより、データ滞留量信号Ｄ
Ｐ１が予め設定された第２のしきい値ＴＨ２（図５の点
ｃ参照）より小さくなると、クロック制御回路２１のし
きい値判定回路３１において、比較回路３５は、値
「０」ｂ、すなわち、"Ｌ"レベルの検出データＤＴ２を
出力する。この値「０」ｂの検出データＤＴ２は、選択
データＳＤの上位ビットであり、選択データＳＤの下位
ビットである検出データＤＴ１は今、値「０」ｂである
ので、値「００」ｂの選択データＳＤが分周率選択回路
３２に供給される。また、値「０」ｂの検出データＤＴ
２は、パルス発生回路３７にも供給される。パルス発生
回路３６及び３７は、いずれも基本クロックＣＫに同期
した基本クロックＣＫ１周期分のパルスを発生すること
はない。そのため、それらの論理和出力である分周率を
更新させるためのタイミング信号ＲＥも出力されないた
め、分周回路３３の分周率は変更しない。したがって、
分周回路３３から出力される分周クロックＣＫ１の周波
数は、周波数ｆ１、すなわち、１００ＭＨｚのままであ
る。

【００３４】このような状態において、データ処理装置
に供給される入力データＤ１のデータ量に比較して、Ｆ
ＩＦＯメモリ２７から読み出されるデータ量及びモジュ
ール２９において処理されるデータ量が多くなることに
より、図５に示すように、ＦＩＦＯメモリ２７のデータ
滞留量もさらに減少すると、ポインタ生成回路２５は、
そのようなさらに減少しつつあるデータ滞留量に応じた
データ滞留量信号ＤＰ１をクロック制御回路２１に供給
する。これにより、データ滞留量信号ＤＰ１が予め設定
された第１のしきい値ＴＨ１（図５の点ｄ参照）より小
さくなると、クロック制御回路２１のしきい値判定回路
３１において、比較回路３４は、値「１」、すなわ
ち、"Ｈ"レベルの検出データＤＴ１を出力する。この値
「１」ｂの検出データＤＴ１は、選択データＳＤの下位
ビットであり、選択データＳＤの上位ビットである検出
データＤＴ２は今、値「０」ｂであるので、値「０１」
ｂの選択データＳＤが分周率選択回路３２に供給され
る。また、値「１」ｂの検出データＤＴ１は、パルス発
生回路３６にも供給される。したがって、パルス発生回
路３６は、値「１」ｂの検出データＤＴ１が供給される
と、基本クロックＣＫに同期して基本クロックＣＫ１周
期分のパルスを発生する。この基本クロックＣＫ１周期
分のパルスは、オアゲート３８を介して更新タイミング
信号ＲＥとして、上記選択データＳＤと同時に基本クロ
ックＣＫに同期して出力され、分周回路３３に供給され
る。

【００３５】これにより、分周率選択回路３２は、しき
い値判定回路３１から供給される選択データＳＤ、今の
場合、値「０１」ｂの選択データＳＤに対応した分周率
（１／３）を指示するための分周率指示データＩＤ、今
の場合、値「２」ｄを出力し、分周回路３３に供給す
る。したがって、分周回路３３の分周サイクルカウンタ
には、しきい値判定回路３１から図６（３）に示す更新
タイミング信号ＲＥが供給されるタイミングで、分周率
選択回路３２から供給される図６（２）に示す分周率指
示データＩＤ、今の場合、値「２」ｄがロードされる。
これにより、分周サイクルカウンタは、値「２」ｄから
図６（１）に示す基本クロックＣＫに同期してカウント
値が値「０」ｄになるまでダウンカウントし、カウント
値が値「０」ｄになった時に、図６（５）に示すよう
に、基本クロックＣＫの半周期分のパルスを分周クロッ
クＣＫ１として出力する。このため、分周率（１／
３）、すなわち、周波数ｆ２（約３３．３ＭＨｚ）であ
るクロックＣＫ１は、ＦＩＦＯメモリ２７の出力データ
用クロック端子、モジュール２９のクロック端子及びＦ
ＩＦＯメモリ２８の入力データ用クロック端子に供給さ
れる。この結果、ＦＩＦＯメモリ２７のデータ読み出し
速度及びモジュール２９のデータ処理速度が再び遅くな
り、この段階でのデータ処理装置における消費電力が削
減される。データ滞留量が第１のしきい値ＴＨ１より小
さい間では、分周回路３３の分周サイクルカウンタは、
ロードされた分周率指示データＩＤを最大値としてカウ
ント値が値「０」ｄになるまでダウンカウントする動作
を繰り返す。したがって、分周回路３３から出力される
分周クロックＣＫ１の周波数は、周波数ｆ２、すなわ
ち、約３３．３ＭＨｚのままである。

【００３６】このような状態において、ＦＩＦＯメモリ
２７のデータ読み出し速度及びモジュール２９のデータ
処理速度が再び遅くなることなどにより、図５に示すよ
うに、ＦＩＦＯメモリ２７のデータ滞留量が再び増加に
転じると、ポインタ生成回路２５は、そのような増加に
転じたデータ滞留量に応じたデータ滞留量信号ＤＰ１を
クロック制御回路２１に供給する。これにより、データ
滞留量信号ＤＰ１が予め設定された第１のしきい値ＴＨ
１（図５の点ｅ参照）より大きくなると、クロック制御
回路２１のしきい値判定回路３１において、比較回路３
４は、値「０」ｂ、すなわち、"Ｌ"レベルの検出データ
ＤＴ１を出力する。この値「０」ｂの検出データＤＴ１
は、選択データＳＤの下位ビットであり、選択データＳ
Ｄの上位ビットである検出データＤＴ２は今、値「０」
ｂであるので、値「００」ｂの選択データＳＤが分周率
選択回路３２に供給される。また、値「０」ｂの検出デ
ータＤＴ１は、パルス発生回路３６にも供給される。パ
ルス発生回路３６及び３７は、いずれも基本クロックＣ
Ｋに同期した基本クロックＣＫ１周期分のパルスを発生
することはない。そのため、それらの論理和出力である
分周率を更新させるためのタイミング信号ＲＥも出力さ
れないため、分周回路３３の分周率は変更しない。した
がって、分周回路３３から出力される分周クロックＣＫ
１の周波数は、周波数ｆ２、すなわち、約３３．３ＭＨ
ｚのままである。

【００３７】このような状態において、データ処理装置
に供給される入力データＤ１のデータ量が減少すること
などにより、ＦＩＦＯメモリ２７のデータ滞留量が減少
し始めると、ポインタ生成回路２５は、そのような減少
しつつあるデータ滞留量に応じたデータ滞留量信号ＤＰ
１をクロック制御回路２１に供給する。これにより、デ
ータ滞留量信号ＤＰ１が予め設定された第１のしきい値
ＴＨ１（図５の点ｆ参照）より小さくなると、クロック
制御回路２１のしきい値判定回路３１において、比較回
路３４は、値「１」、すなわち、"Ｈ"レベルの検出デー
タＤＴ１を出力する。この値「１」ｂの検出データＤＴ
１は、選択データＳＤの下位ビットであり、選択データ
ＳＤの上位ビットである検出データＤＴ２は今、値
「０」ｂであるので、値「０１」ｂの選択データＳＤが
分周率選択回路３２に供給される。また、値「１」ｂの
検出データＤＴ１は、パルス発生回路３６にも供給され
る。これ以降の動作については、図５の点ｄを参照して
説明した動作と略同様であるので、その説明を省略す
る。

【００３８】このように、この例の構成によれば、第１
及び第２のしきい値ＴＨ１及びＴＨ２を設けるととも
に、データ滞留量が第１のしきい値ＴＨ１より小さい場
合に分周クロックＣＫ１の周波数を周波数ｆ２とし、デ
ータ滞留量が第２のしきい値ＴＨ２より大きい場合に分
周クロックＣＫ１の周波数を周波数ｆ１としている。こ
のように構成したのは以下に示す理由による。すなわ
ち、例えば、従来のように、分周クロックの周波数を切
り替える際の判断基準としてＦＩＦＯメモリの半分のデ
ータエリアが空であるハーフ・エンプティＨＥだけを設
定するとともに、分周クロックＣＫ１の周波数を周波数
ｆ１と周波数ｆ２とした場合、図７に示すようなデータ
滞留量の時間特性となることが考えられる。つまり、分
周クロックＣＫ１の周波数を高い周波数ｆ１から低い周
波数ｆ２に切り替えると、その切り替え直後では、図７
に曲線Ｃ１及びＣ２で示すように、モジュールの処理速
度が遅くなるためにデータ滞留量が一時的に増加するこ
とがしばしば起こる。したがって、ハーフ・エンプティ
ＨＥという１つの判断基準しか設定していないと、デー
タ滞留量が時間の経過に応じてハーフ・エンプティＨＥ
の前後で微小な変動を繰り返し、スムーズな減少傾向を
示さない。これにより、分周クロックの周波数が周波数
ｆ１と周波数ｆ２とに短時間で交互に切り替わるため、
消費電力を低減するのに時間がかかり、結果として消費
電力低減の効果が小さい。また、動作クロックが短時間
で変動することはモジュールにとって悪影響を及ぼし、
誤動作や故障の原因となる危険性がある。何故なら、モ
ジュールを構成する複数の回路において前段の回路と後
段の回路とではデータ処理に当然タイムラグがあるし、
分周クロックも後段の回路に遅延して伝達されるおそれ
があるから、前段の回路が高い周波数の分周クロックで
処理したデータを後段の回路が低い周波数の分周クロッ
クで処理すると、ＦＩＦＯメモリのオーバーランと同様
な不都合が発生する危険性があるからである。

【００３９】そこで、この例においては、上記不都合を
解決するために、第１及び第２のしきい値ＴＨ１及びＴ
Ｈ２を設けて、データ滞留量が一旦第１のしきい値ＴＨ
１より小さくなった後は、再び第１のしきい値ＴＨ１よ
り大きくなった場合でも分周クロックＣＫ１の周波数を
周波数ｆ１から周波数ｆ２に変更せず、第２のしきい値
ＴＨ２より大きくなって初めて分周クロックＣＫ１の周
波数を周波数ｆ１から周波数ｆ２に変更し、データ滞留
量が一旦第２のしきい値ＴＨ２より大きくなった後は、
再び第２のしきい値ＴＨ１より小さくなった場合でも分
周クロックＣＫ１の周波数を周波数ｆ２から周波数ｆ１
に変更せず、第１のしきい値ＴＨ１より小さくなって初
めて分周クロックＣＫ１の周波数を周波数ｆ２から周波
数ｆ１に変更する、すなわち、ヒステリシス特性を持た
せているのである。この結果、データ滞留量が時間の経
過に応じてスムーズな減少傾向を示すため、消費電力を
短時間で低減することができ、結果として消費電力低減
の効果が大きい。また、モジュールにおける誤動作や故
障を防止することができる。

【００４０】また、この例の構成によれば、しきい値判
定回路３１において基本クロックというべき基本クロッ
クＣＫの周期でデータ滞留量信号ＤＰ１の変動を判定し
ており、従来のように長い周期でチェックしていない。
したがって、例えば、周波数が低い基本クロックＣＫ１
を用いてＦＩＦＯメモリ５からデータを読み出している
状態において、入力データＤ１のデータ量が増加してＦ
ＩＦＯメモリ２７のデータ滞留量が急激に増加した場合
であっても、直ちに対処することができるため、ＦＩＦ
Ｏメモリ２７がオーバーランしてしまう危険性はない。
さらに、この例の構成によれば、分周率の設定は分周率
指示データＩＤを分周回路３３を構成する分周サイクル
カウンタにロードすることにより行っており、従来のよ
うにＵ／Ｄ１４のカウント値を用いて行っていないの
で、所望の分周率に直ちに設定することができる。さら
に、この例の構成によれば、従来のようにＰＬＬを用い
ていないので、ＰＬＬがロックするまでの時間や周囲温
度等の影響を受けにくい。したがって、この例の構成に
よれば、応答性が良いため、設計の自由度が大きく、ま
た高い消費電力低減の効果が得られる。

【００４１】Ｂ．第２の実施例 次に、この発明の第２の実施例について説明する。図８
は、この発明の第２の実施例であるクロック制御回路４
１及び４２を適用したデータ処理装置の構成例を示すブ
ロック図である。この図において、図２の各部に対応す
る部分には同一の符号を付け、その説明を省略する。図
８に示すデータ処理装置においては、図２に示すクロッ
ク制御回路２１及び２２に換えて、クロック制御回路４
１及び４２が新たに設けられている。

【００４２】次に、クロック制御回路４１の構成につい
て図９を参照して説明する。なお、クロック制御回路４
２の構成については、クロック制御回路４１の構成と略
同様であり、出力する分周クロックＣＫ２の周波数やそ
の出力タイミングが異なるだけであるので、その説明を
省略する。図９において、図１の各部に対応する部分に
は同一の符号を付け、その説明を省略する。図９に示す
クロック制御回路４１においては、図１に示すしきい値
判定回路３１及び分周率選択回路３２に換えて、しきい
値判定回路４３及び分周率選択回路４４が新たに設けら
れている。しきい値判定回路４３は、データ滞留量信号
ＤＰ１と予め設定された４個のしきい値ＴＨ１〜ＴＨ４
（図１０参照）とを比較してその比較結果を予め設定さ
れた３個の分周率のいずれか１個を選択させるための４
ビットの選択データＳＤとして基本クロックＣＫに同期
して出力する。また、しきい値判定回路４３は、分周回
路３３の分周率を更新するタイミングを示す更新タイミ
ング信号ＲＥを生成し、上記選択データＳＤと同時に基
本クロックＣＫに同期して出力する。分周率選択回路４
４は、セレクタやテーブル等からなり、予め４個の分周
率に対応した分周率指示データＩＤが設定されており、
しきい値判定回路４３から供給される選択データＳＤに
対応した分周率を指示するための分周率指示データＩＤ
を出力する。

【００４３】次に、しきい値判定回路４３の構成につい
て図１０を参照して説明する。この例のしきい値判定回
路４３は、比較回路５１〜５４と、パルス発生回路５５
〜５８と、オアゲート５９とから構成されている。比較
回路５１は、データ滞留量信号ＤＰ１が予め設定された
第１のしきい値ＴＨ１より小さい場合に値「１」ｂ、す
なわち、"Ｈ"レベルの検出データＤＴ１を出力する。比
較回路５２は、データ滞留量信号ＤＰ１が予め設定され
た第２のしきい値ＴＨ２より大きい場合に値「１」ｂ、
すなわち、"Ｈ"レベルの検出データＤＴ２を出力する。
比較回路５３は、データ滞留量信号ＤＰ１が予め設定さ
れた第３のしきい値ＴＨ３より小さい場合に値「１」
ｂ、すなわち、"Ｈ"レベルの検出データＤＴ３を出力す
る。比較回路５４は、データ滞留量信号ＤＰ１が予め設
定された第４のしきい値ＴＨ４より大きい場合に値
「１」ｂ、すなわち、"Ｈ"レベルの検出データＤＴ４を
出力する。検出データＤＴ１〜ＤＴ４は、検出データＤ
Ｔ１が最下位ビット、検出データＤＴ２が第２位ビッ
ト、検出データＤＴ３が第３位ビット、検出データＤＴ
４が最上位ビットとして、４ビットの選択データＳＤを
構成する。パルス発生回路５５は、検出データＤＴ１が
供給されるごとに、基本クロックＣＫに同期して基本ク
ロックＣＫ１周期分のパルスを発生する。パルス発生回
路５６は、検出データＤＴ２が供給されるごとに、基本
クロックＣＫに同期して基本クロックＣＫ１周期分のパ
ルスを発生する。パルス発生回路５７は、検出データＤ
Ｔ３が供給されるごとに、基本クロックＣＫに同期して
基本クロックＣＫ１周期分のパルスを発生する。パルス
発生回路５８は、検出データＤＴ４が供給されるごと
に、基本クロックＣＫに同期して基本クロックＣＫ１周
期分のパルスを発生する。オアゲート５９は、パルス発
生回路５５〜５８から供給されるパルスの論理和をとっ
て更新タイミング信号ＲＥとして出力する。

【００４４】ここで、図１１に選択データＳＤと、分周
率指示データＩＤと分周率との関係の一例を示す。この
例においては、選択データＳＤが値「１０１０」ｂであ
る場合、すなわち、検出データＤＴ１が値「０」ｂ、検
出データＤＴ２が値「１」ｂ、検出データＤＴ３が値
「０」ｂ、検出データＤＴ４が値「１」ｂである場合に
は、分周率指示データＩＤが値「０」ｄとなり、分周回
路３３の分周率が１、つまり、分周回路３３は基本クロ
ックＣＫを分周せずそのまま出力する。また、選択デー
タＳＤが値「１００１」ｂである場合、すなわち、検出
データＤＴ１が値「１」ｂ、検出データＤＴ２が値
「０」ｂ、検出データＤＴ３が値「０」ｂ、検出データ
ＤＴ４が値「１」ｂである場合には、分周率指示データ
ＩＤが値「１」ｄとなり、分周回路３３の分周率が１／
２、つまり、分周回路３３は基本クロックＣＫを１／２
分周して出力する。また、選択データＳＤが値「０１０
１」ｂである場合、すなわち、検出データＤＴ１が値
「１」ｂ、検出データＤＴ２が値「０」ｂ、検出データ
ＤＴ３が値「１」ｂ、検出データＤＴ４が値「０」ｂで
ある場合には、分周率指示データＩＤが値「３」ｄとな
り、分周回路３３の分周率が１／４、つまり、分周回路
３３は基本クロックＣＫを１／４分周して出力する。

【００４５】次に、上記構成のクロック制御回路４１及
びその周辺の回路の動作について、図１２に示すＦＩＦ
Ｏメモリ２７におけるデータ滞留量の時間特性図を参照
して説明する。なお、クロック制御回路４２及びその周
辺の回路の動作については、出力する分周クロックＣＫ
２の周波数やその出力タイミングが異なる以外はクロッ
ク制御回路４１及びその周辺の回路の動作と略同様であ
るので、その説明を省略する。前提として、この例にお
いては、基本クロックＣＫの周波数は１００ＭＨｚであ
り、分周率指示データＩＤが値「０」ｄ、すなわち、分
周率が１の場合の分周クロックＣＫ１の周波数ｆ１が１
００ＭＨｚ、分周率指示データＩＤが値「１」ｄ、すな
わち、分周率が１／２の場合の分周クロックＣＫ１の周
波数ｆ２が５０ＭＨｚ、分周率指示データＩＤが値
「３」ｄ、すなわち、分周率が１／４の場合の分周クロ
ックＣＫ１の周波数ｆ３が２５ＭＨｚであるとする。ま
た、初期状態においては、比較回路５１及び５３が値
「１」ｂ、すなわち、"Ｈ"レベルの検出データＤＴ１及
びＤＴ３を各々出力する一方、比較回路５２及び５４が
値「０」ｂ、すなわち、"Ｌ"レベルの検出データＤＴ２
及びＤＴ４を各々出力するものとする。

【００４６】まず、データ処理装置に入力データＤ１の
供給が開始された直後では、図１２に示すように、ＦＩ
ＦＯメモリ２７のデータ滞留量がほとんどない。このた
め、ポインタ生成回路２５は、そのような少ないデータ
滞留量に応じたデータ滞留量信号ＤＰ１をクロック制御
回路４１に供給する。これにより、クロック制御回路４
１のしきい値判定回路４３において、比較回路５１は、
データ滞留量信号ＤＰ１が予め設定された第１のしきい
値ＴＨ１より小さいので、値「１」ｂ、すなわち、"Ｈ"
レベルの検出データＤＴ１を出力し続ける。また、比較
回路５３も、データ滞留量信号ＤＰ１が予め設定された
第３のしきい値ＴＨ３より小さいので、値「１」ｂ、す
なわち、"Ｈ"レベルの検出データＤＴ３を出力し続け
る。値「１」ｂの検出データＤＴ１は選択データＳＤの
最下位ビット、値「１」ｂの検出データＤＴ３は選択デ
ータＳＤの第３位ビットであり、選択データＳＤの第２
位ビットである検出データＤＴ２は今、値「０」ｂ、選
択データＳＤの最上位ビットである検出データＤＴ４は
今、値「０」ｂであるので、値「０１０１」ｂの選択デ
ータＳＤが分周率選択回路４４に供給される。また、値
「１」ｂの検出データＤＴ１はパルス発生回路５５に、
値「１」ｂの検出データＤＴ３はパルス発生回路５７に
各々供給される。したがって、パルス発生回路５５は、
値「１」ｂの検出データＤＴ１が供給されると、基本ク
ロックＣＫに同期して基本クロックＣＫ１周期分のパル
スを発生する。また、パルス発生回路５７は、値「１」
ｂの検出データＤＴ３が供給されると、基本クロックＣ
Ｋに同期して基本クロックＣＫ１周期分のパルスを発生
する。これらの基本クロックＣＫ１周期分のパルスは、
オアゲート５９を介して更新タイミング信号ＲＥとし
て、上記選択データＳＤと同時に基本クロックＣＫに同
期して出力され、分周回路３３に供給される。

【００４７】これにより、分周率選択回路４４は、しき
い値判定回路４３から供給される選択データＳＤ、今の
場合、値「０１０１」ｂの選択データＳＤに対応した分
周率（１／４）を指示するための分周率指示データＩ
Ｄ、今の場合、値「３」ｄを出力し、分周回路３３に供
給する。したがって、分周回路３３の分周サイクルカウ
ンタには、しきい値判定回路４３から更新タイミング信
号ＲＥが供給されるタイミングで、分周率選択回路４４
から供給される分周率指示データＩＤ、今の場合、値
「３」ｄがロードされる。これにより、分周サイクルカ
ウンタは、値「３」ｄから基本クロックＣＫに同期して
カウント値が値「０」ｄになるまでダウンカウントし、
カウント値が値「０」ｄになった時に、基本クロックＣ
Ｋの半周期分のパルスを分周クロックＣＫ１として出力
する。このため、分周率（１／４）、すなわち、周波数
ｆ３（２５ＭＨｚ）であるクロックＣＫ１は、ＦＩＦＯ
メモリ２７の出力データ用クロック端子、モジュール２
９のクロック端子及びＦＩＦＯメモリ２８の入力データ
用クロック端子に供給される。この結果、ＦＩＦＯメモ
リ２７のデータ読み出し速度及びモジュール２９のデー
タ処理速度が遅くなり、この段階でのデータ処理装置に
おける消費電力が削減される。これは、モジュール２９
における消費電力が基本クロックＣＫ１の周波数にほぼ
比例することによる。データ滞留量が第３のしきい値Ｔ
Ｈ３より小さい間では、分周回路３３の分周サイクルカ
ウンタは、ロードされた分周率指示データＩＤを最大値
としてカウント値が値「０」ｄになるまでダウンカウン
トする動作を繰り返す。したがって、分周回路３３から
出力される分周クロックＣＫ１の周波数は、周波数ｆ
３、すなわち、２５ＭＨｚのままである。

【００４８】このような状態において、データ処理装置
に供給される入力データＤ１のデータ量が徐々に増加す
ることにより、図１２に示すように、ＦＩＦＯメモリ２
７のデータ滞留量も徐々に増加すると、ポインタ生成回
路２５は、そのような徐々に増加しつつあるデータ滞留
量に応じたデータ滞留量信号ＤＰ１をクロック制御回路
４１に供給する。これにより、データ滞留量信号ＤＰ１
が予め設定された第３のしきい値ＴＨ３（図１２の点ａ
参照）より大きくなると、クロック制御回路４１のしき
い値判定回路４３において、比較回路５３は、値「０」
ｂ、すなわち、"Ｌ"レベルの検出データＤＴ３を出力す
る。また、比較回路５１は、データ滞留量信号ＤＰ１が
予め設定された第１のしきい値ＴＨ１より小さいので、
値「１」ｂ、すなわち、"Ｈ"レベルの検出データＤＴ１
を出力し続ける。値「０」ｂの検出データＤＴ３は選択
データＳＤの第３位ビットであり、選択データＳＤの最
下位ビットである検出データＤＴ１は今、値「１」ｂ、
選択データＳＤの第２位ビットである検出データＤＴ２
は今、値「０」ｂ、選択データＳＤの最上位ビットであ
る検出データＤＴ４は今、値「０」ｂであるので、値
「０００１」ｂの選択データＳＤが分周率選択回路４４
に供給される。また、値「０」ｂの検出データＤＴ３は
パルス発生回路５７にも供給される。パルス発生回路５
５〜５８は、いずれも基本クロックＣＫに同期した基本
クロックＣＫ１周期分のパルスを発生することはない。
そのため、それらの論理和出力である分周率を更新させ
るためのタイミング信号ＲＥも出力されないため、分周
回路３３の分周率は変更しない。したがって、分周回路
３３から出力される分周クロックＣＫ１の周波数は、周
波数ｆ３、すなわち、２５ＭＨｚのままである。

【００４９】このような状態において、データ処理装置
に供給される入力データＤ１のデータ量がさらに増加す
ることにより、図１２に示すように、ＦＩＦＯメモリ２
７のデータ滞留量もさらに増加すると、ポインタ生成回
路２５は、そのようなさらに増加しつつあるデータ滞留
量に応じたデータ滞留量信号ＤＰ１をクロック制御回路
４１に供給する。これにより、データ滞留量信号ＤＰ１
が予め設定された第４のしきい値ＴＨ４（図１２の点ｂ
参照）より大きくなると、クロック制御回路４１のしき
い値判定回路４３において、比較回路５４は、値
「１」、すなわち、"Ｈ"レベルの検出データＤＴ４を出
力する。また、比較回路５１は、データ滞留量信号ＤＰ
１が予め設定された第１のしきい値ＴＨ１より小さいの
で、値「１」ｂ、すなわち、"Ｈ"レベルの検出データＤ
Ｔ１を出力し続ける。値「１」ｂの検出データＤＴ４は
選択データＳＤの最上位ビットであり、選択データＳＤ
の最下位ビットである検出データＤＴ１は今、値「１」
ｂ、選択データＳＤの第２位ビットである検出データＤ
Ｔ２は今、値「０」ｂ、選択データＳＤの第３位ビット
である検出データＤＴ３は今、値「０」ｂであるので、
値「１００１」ｂの選択データＳＤが分周率選択回路４
４に供給される。また、値「１」ｂの検出データＤＴ４
はパルス発生回路５８にも供給される。したがって、パ
ルス発生回路５８は、値「１」ｂの検出データＤＴ４が
供給されると、基本クロックＣＫに同期して基本クロッ
クＣＫ１周期分のパルスを発生する。この基本クロック
ＣＫ１周期分のパルスは、オアゲート５９を介して更新
タイミング信号ＲＥとして、上記選択データＳＤと同時
に基本クロックＣＫに同期して出力され、分周回路３３
に供給される。

【００５０】これにより、分周率選択回路４４は、しき
い値判定回路４３から供給される選択データＳＤ、今の
場合、値「１００１」ｂの選択データＳＤに対応した分
周率（１／２）を指示するための分周率指示データＩ
Ｄ、今の場合、値「１」ｄを出力し、分周回路３３に供
給する。したがって、分周回路３３の分周サイクルカウ
ンタには、しきい値判定回路４３から更新タイミング信
号ＲＥが供給されるタイミングで、分周率選択回路４４
から供給される分周率指示データＩＤ、今の場合、値
「１」ｄがロードされる。これにより、分周サイクルカ
ウンタは、値「１」ｄから基本クロックＣＫに同期して
カウント値が値「０」ｄになるまでダウンカウントし、
カウント値が値「０」ｄになった時に、基本クロックＣ
Ｋの半周期分のパルスを分周クロックＣＫ１として出力
する。このため、分周率（１／２）、すなわち、周波数
ｆ２（５０ＭＨｚ）であるクロックＣＫ１は、ＦＩＦＯ
メモリ２７の出力データ用クロック端子、モジュール２
９のクロック端子及びＦＩＦＯメモリ２８の入力データ
用クロック端子に供給される。この結果、ＦＩＦＯメモ
リ２７のデータ読み出し速度及びモジュール２９のデー
タ処理速度が速くなり、図１２に示すように、ＦＩＦＯ
メモリ２７のデータ滞留量の増加度合いが緩やかになり
始める。データ滞留量が第４のしきい値ＴＨ４より大き
い間では、分周回路３３の分周サイクルカウンタは、ロ
ードされた分周率指示データＩＤを最大値としてカウン
ト値が値「０」ｄになるまでダウンカウントする動作を
繰り返す。したがって、分周回路３３から出力される分
周クロックＣＫ１の周波数は、周波数ｆ２、すなわち、
５０ＭＨｚのままである。

【００５１】このような状態において、データ処理装置
に供給される入力データＤ１のデータ量がさらに増加す
ることにより、図１２に示すように、ＦＩＦＯメモリ２
７のデータ滞留量もさらに増加すると、ポインタ生成回
路２５は、そのようなさらに増加しつつあるデータ滞留
量に応じたデータ滞留量信号ＤＰ１をクロック制御回路
４１に供給する。これにより、データ滞留量信号ＤＰ１
が予め設定された第１のしきい値ＴＨ１（図１２の点ｃ
参照）より大きくなると、クロック制御回路４１のしき
い値判定回路４３において、比較回路５１は、値
「０」、すなわち、"Ｌ"レベルの検出データＤＴ１を出
力する。また、比較回路５４は、データ滞留量信号ＤＰ
１が予め設定された第４のしきい値ＴＨ４より大きいの
で、値「１」ｂ、すなわち、"Ｈ"レベルの検出データＤ
Ｔ４を出力し続ける。値「０」ｂの検出データＤＴ１は
選択データＳＤの最下位ビットであり、選択データＳＤ
の最上位ビットである検出データＤＴ４は今、値「１」
ｂ、選択データＳＤの第２位ビットである検出データＤ
Ｔ２は今、値「０」ｂ、選択データＳＤの第３位ビット
である検出データＤＴ３は今、値「０」ｂであるので、
値「１０００」ｂの選択データＳＤが分周率選択回路４
４に供給される。また、値「０」ｂの検出データＤＴ１
はパルス発生回路５５にも供給される。パルス発生回路
５５〜５８は、いずれも基本クロックＣＫに同期した基
本クロックＣＫ１周期分のパルスを発生することはな
い。そのため、それらの論理和出力である分周率を更新
させるためのタイミング信号ＲＥも出力されないため、
分周回路３３の分周率は変更しない。したがって、分周
回路３３から出力される分周クロックＣＫ１の周波数
は、周波数ｆ２、すなわち、５０ＭＨｚのままである。

【００５２】このような状態において、データ処理装置
に供給される入力データＤ１のデータ量がさらに増加す
ることにより、図１２に示すように、ＦＩＦＯメモリ２
７のデータ滞留量もさらに増加すると、ポインタ生成回
路２５は、そのようなさらに増加しつつあるデータ滞留
量に応じたデータ滞留量信号ＤＰ１をクロック制御回路
４１に供給する。これにより、データ滞留量信号ＤＰ１
が予め設定された第２のしきい値ＴＨ２（図１２の点ｄ
参照）より大きくなると、クロック制御回路４１のしき
い値判定回路４３において、比較回路５２は、値
「１」、すなわち、"Ｈ"レベルの検出データＤＴ２を出
力する。また、比較回路５４は、データ滞留量信号ＤＰ
１が予め設定された第４のしきい値ＴＨ４より大きいの
で、値「１」ｂ、すなわち、"Ｈ"レベルの検出データＤ
Ｔ４を出力し続ける。値「１」ｂの検出データＤＴ２は
選択データＳＤの第２位ビットであり、選択データＳＤ
の最下位ビットである検出データＤＴ１は今、値「０」
ｂ、選択データＳＤの第３位ビットである検出データＤ
Ｔ３は今、値「０」ｂ、選択データＳＤの最上位ビット
である検出データＤＴ４は今、値「１」ｂであるので、
値「１０１０」ｂの選択データＳＤが分周率選択回路４
４に供給される。また、値「１」ｂの検出データＤＴ２
はパルス発生回路５６にも供給される。したがって、パ
ルス発生回路５６は、値「１」ｂの検出データＤＴ２が
供給されると、基本クロックＣＫに同期して基本クロッ
クＣＫ１周期分のパルスを発生する。この基本クロック
ＣＫ１周期分のパルスは、オアゲート５９を介して更新
タイミング信号ＲＥとして、上記選択データＳＤと同時
に基本クロックＣＫに同期して出力され、分周回路３３
に供給される。

【００５３】これにより、分周率選択回路４４は、しき
い値判定回路４３から供給される選択データＳＤ、今の
場合、値「１０１０」ｂの選択データＳＤに対応した分
周率（１）を指示するための分周率指示データＩＤ、今
の場合、値「０」ｄを出力し、分周回路３３に供給す
る。したがって、分周回路３３の分周サイクルカウンタ
には、しきい値判定回路４３から更新タイミング信号Ｒ
Ｅが供給されるタイミングで、分周率選択回路４４から
供給される分周率指示データＩＤ、今の場合、値「０」
ｄがロードされる。これにより、ロードされた値が値
「０」ｄであるので、分周サイクルカウンタは、ダウン
カウントせずに、直ちに基本クロックＣＫの半周期分の
パルスを分周クロックＣＫ１として出力する。このた
め、分周率（１）、すなわち、周波数ｆ１（１００ＭＨ
ｚ）であるクロックＣＫ１は、ＦＩＦＯメモリ２７の出
力データ用クロック端子、モジュール２９のクロック端
子及びＦＩＦＯメモリ２８の入力データ用クロック端子
に供給される。この結果、ＦＩＦＯメモリ２７のデータ
読み出し速度及びモジュール２９のデータ処理速度が速
くなり、図１２に示すように、ＦＩＦＯメモリ２７のデ
ータ滞留量の増加度合いが緩やかになり始める。データ
滞留量が第２のしきい値ＴＨ２より大きい間では、分周
回路３３の分周サイクルカウンタは、ダウンカウントし
ない。したがって、分周回路３３から出力される分周ク
ロックＣＫ１の周波数は、周波数ｆ１、すなわち、１０
０ＭＨｚのままである。

【００５４】このような状態において、ＦＩＦＯメモリ
２７のデータ読み出し速度及びモジュール２９のデータ
処理速度が速くなることにより、図１２に示すように、
ＦＩＦＯメモリ２７のデータ滞留量が減少し始めると、
ポインタ生成回路２５は、そのような減少し始めたデー
タ滞留量に応じたデータ滞留量信号ＤＰ１をクロック制
御回路４１に供給する。これにより、データ滞留量信号
ＤＰ１が予め設定された第２のしきい値ＴＨ２（図１２
の点ｅ参照）より小さくなると、クロック制御回路４１
のしきい値判定回路４３において、比較回路５２は、値
「０」ｂ、すなわち、"Ｌ"レベルの検出データＤＴ２を
出力する。また、比較回路５４は、データ滞留量信号Ｄ
Ｐ１が予め設定された第４のしきい値ＴＨ４より大きい
ので、値「１」ｂ、すなわち、"Ｈ"レベルの検出データ
ＤＴ４を出力し続ける。値「０」ｂの検出データＤＴ２
は、選択データＳＤの第２位ビットであり、選択データ
ＳＤの最下位ビットである検出データＤＴ１は今、値
「０」ｂ、選択データＳＤの第３位ビットである検出デ
ータＤＴ３は今、値「０」ｂ、選択データＳＤの最上位
ビットである検出データＤＴ４は今、値「１」ｂである
ので、値「１０００」ｂの選択データＳＤが分周率選択
回路４４に供給される。また、値「０」ｂの検出データ
ＤＴ２はパルス発生回路５６にも供給される。パルス発
生回路５５〜５８は、いずれも基本クロックＣＫに同期
した基本クロックＣＫ１周期分のパルスを発生すること
はない。そのため、それらの論理和出力である分周率を
更新させるためのタイミング信号ＲＥも出力されないた
め、分周回路３３の分周率は変更しない。したがって、
分周回路３３から出力される分周クロックＣＫ１の周波
数は、周波数ｆ１、すなわち、１００ＭＨｚのままであ
る。

【００５５】このような状態において、データ処理装置
に供給される入力データＤ１のデータ量に比較して、Ｆ
ＩＦＯメモリ２７から読み出されるデータ量及びモジュ
ール２９において処理されるデータ量が多くなることに
より、図１２に示すように、ＦＩＦＯメモリ２７のデー
タ滞留量もさらに減少すると、ポインタ生成回路２５
は、そのようなさらに減少しつつあるデータ滞留量に応
じたデータ滞留量信号ＤＰ１をクロック制御回路４１に
供給する。これにより、データ滞留量信号ＤＰ１が予め
設定された第１のしきい値ＴＨ１（図１２の点ｆ参照）
より小さくなると、クロック制御回路４１のしきい値判
定回路４３において、比較回路５１は、値「１」、すな
わち、"Ｈ"レベルの検出データＤＴ１を出力する。ま
た、比較回路５４は、データ滞留量信号ＤＰ１が予め設
定された第４のしきい値ＴＨ４より大きいので、値
「１」ｂ、すなわち、"Ｈ"レベルの検出データＤＴ４を
出力し続ける。値「１」ｂの検出データＤＴ１は、選択
データＳＤの最下位ビットであり、選択データＳＤの第
２位ビットである検出データＤＴ２は今、値「０」ｂ、
選択データＳＤの第３位ビットである検出データＤＴ３
は今、値「０」ｂ、選択データＳＤの最上位ビットであ
る検出データＤＴ４は今、値「１」ｂであるので、値
「１００１」ｂの選択データＳＤが分周率選択回路４４
に供給される。また、値「１」ｂの検出データＤＴ１は
パルス発生回路５５にも供給される。したがって、パル
ス発生回路５５は、値「１」ｂの検出データＤＴ１が供
給されると、基本クロックＣＫに同期して基本クロック
ＣＫ１周期分のパルスを発生する。この基本クロックＣ
Ｋ１周期分のパルスは、オアゲート５９を介して更新タ
イミング信号ＲＥとして、上記選択データＳＤと同時に
基本クロックＣＫに同期して出力され、分周回路３３に
供給される。

【００５６】これにより、分周率選択回路４４は、しき
い値判定回路４３から供給される選択データＳＤ、今の
場合、値「１００１」ｂの選択データＳＤに対応した分
周率（１／２）を指示するための分周率指示データＩ
Ｄ、今の場合、値「１」ｄを出力し、分周回路３３に供
給する。したがって、分周回路３３の分周サイクルカウ
ンタには、しきい値判定回路４３から更新タイミング信
号ＲＥが供給されるタイミングで、分周率選択回路４４
から供給される分周率指示データＩＤ、今の場合、値
「１」ｄがロードされる。これにより、分周サイクルカ
ウンタは、値「１」ｄから基本クロックＣＫに同期して
カウント値が値「０」ｄになるまでダウンカウントし、
カウント値が値「０」ｄになった時に、基本クロックＣ
Ｋの半周期分のパルスを分周クロックＣＫ１として出力
する。このため、分周率（１／２）、すなわち、周波数
ｆ２（５０ＭＨｚ）である基本クロックＣＫ１は、ＦＩ
ＦＯメモリ２７の出力データ用クロック端子、モジュー
ル２９のクロック端子及びＦＩＦＯメモリ２８の入力デ
ータ用クロック端子に供給される。この結果、ＦＩＦＯ
メモリ２７のデータ読み出し速度及びモジュール２９の
データ処理速度が再び遅くなり、この段階でのデータ処
理装置における消費電力が削減される。データ滞留量が
第１のしきい値ＴＨ１より小さく第４のしきい値ＴＨ４
より大きい間では、分周回路３３の分周サイクルカウン
タは、ロードされた分周率指示データＩＤを最大値とし
てカウント値が値「０」ｄになるまでダウンカウントす
る動作を繰り返す。したがって、分周回路３３から出力
される分周クロックＣＫ１の周波数は、周波数ｆ２、す
なわち、５０ＭＨｚのままである。

【００５７】このような状態において、ＦＩＦＯメモリ
２７のデータ読み出し速度及びモジュール２９のデータ
処理速度が再び遅くなることなどにより、図１２に示す
ように、ＦＩＦＯメモリ２７のデータ滞留量が再び増加
に転じると、ポインタ生成回路２５は、そのような増加
に転じたデータ滞留量に応じたデータ滞留量信号ＤＰ１
をクロック制御回路４１に供給する。これにより、デー
タ滞留量信号ＤＰ１が予め設定された第１のしきい値Ｔ
Ｈ１（図１２の点ｇ参照）より大きくなると、クロック
制御回路４１のしきい値判定回路４３において、比較回
路５１は、値「０」ｂ、すなわち、"Ｌ"レベルの検出デ
ータＤＴ１を出力する。また、比較回路５４は、データ
滞留量信号ＤＰ１が予め設定された第４のしきい値ＴＨ
４より大きいので、値「１」ｂ、すなわち、"Ｈ"レベル
の検出データＤＴ４を出力し続ける。選択データＳＤの
第２位ビットである検出データＤＴ２は今、値「０」
ｂ、選択データＳＤの第３位ビットである検出データＤ
Ｔ３は今、値「０」ｂ、選択データＳＤの最上位ビット
である検出データＤＴ４は今、値「１」ｂであるので、
値「１０００」ｂの選択データＳＤが分周率選択回路４
４に供給される。また、値「０」ｂの検出データＤＴ１
はパルス発生回路５５にも供給される。パルス発生回路
５５〜５８は、いずれも基本クロックＣＫに同期した基
本クロックＣＫ１周期分のパルスを発生することはな
い。そのため、それらの論理和出力である分周率を更新
させるためのタイミング信号ＲＥも出力されないため、
分周回路３３の分周率は変更しない。したがって、分周
回路３３から出力される分周クロックＣＫ１の周波数
は、周波数ｆ２、すなわち、５０ＭＨｚのままである。

【００５８】このような状態において、データ処理装置
に供給される入力データＤ１のデータ量が減少すること
などにより、ＦＩＦＯメモリ２７のデータ滞留量が減少
し始めると、ポインタ生成回路２５は、そのような減少
しつつあるデータ滞留量に応じたデータ滞留量信号ＤＰ
１をクロック制御回路４１に供給する。これにより、デ
ータ滞留量信号ＤＰ１が予め設定された第１のしきい値
ＴＨ１（図１２の点ｈ参照）より小さくなると、クロッ
ク制御回路４１のしきい値判定回路４３において、比較
回路５１は、値「１」、すなわち、"Ｈ"レベルの検出デ
ータＤＴ１を出力する。また、比較回路５４は、データ
滞留量信号ＤＰ１が予め設定された第４のしきい値ＴＨ
４より大きいので、値「１」ｂ、すなわち、"Ｈ"レベル
の検出データＤＴ４を出力し続ける。選択データＳＤの
第２位ビットである検出データＤＴ２は今、値「０」
ｂ、選択データＳＤの第３位ビットである検出データＤ
Ｔ３は今、値「０」ｂ、選択データＳＤの最上位ビット
である検出データＤＴ４は今、値「１」ｂであるので、
値「１００１」ｂの選択データＳＤが分周率選択回路４
４に供給される。また、値「０」ｂの検出データＤＴ１
はパルス発生回路５５にも供給される。したがって、パ
ルス発生回路５５は、値「１」ｂの検出データＤＴ１が
供給されると、基本クロックＣＫに同期して基本クロッ
クＣＫ１周期分のパルスを発生する。この基本クロック
ＣＫ１周期分のパルスは、オアゲート５９を介して更新
タイミング信号ＲＥとして、上記選択データＳＤと同時
に基本クロックＣＫに同期して出力され、分周回路３３
に供給される。

【００５９】これにより、分周率選択回路４４は、しき
い値判定回路４３から供給される選択データＳＤ、今の
場合、値「１００１」ｂの選択データＳＤに対応した分
周率（１／２）を指示するための分周率指示データＩ
Ｄ、今の場合、値「１」ｄを出力し、分周回路３３に供
給する。したがって、分周回路３３の分周サイクルカウ
ンタには、しきい値判定回路４３から更新タイミング信
号ＲＥが供給されるタイミングで、分周率選択回路４４
から供給される分周率指示データＩＤ、今の場合、値
「１」ｄがロードされる。これにより、分周サイクルカ
ウンタは、値「１」ｄから基本クロックＣＫに同期して
カウント値が値「０」ｄになるまでダウンカウントし、
カウント値が値「０」ｄになった時に、基本クロックＣ
Ｋの半周期分のパルスを分周クロックＣＫ１として出力
する。このため、基本クロックＣＫ１は、分周率（１／
２）、すなわち、周波数ｆ２（５０ＭＨｚ）を保持した
まま、ＦＩＦＯメモリ２７の出力データ用クロック端
子、モジュール２９のクロック端子及びＦＩＦＯメモリ
２８の入力データ用クロック端子に供給される。この結
果、ＦＩＦＯメモリ２７のデータ読み出し速度及びモジ
ュール２９のデータ処理速度は維持される。データ滞留
量が第１のしきい値ＴＨ１より小さく第４のしきい値Ｔ
Ｈ４より大きい間では、分周回路３３の分周サイクルカ
ウンタは、ロードされた分周率指示データＩＤを最大値
としてカウント値が値「０」ｄになるまでダウンカウン
トする動作を繰り返す。したがって、分周回路３３から
出力される分周クロックＣＫ１の周波数は、周波数ｆ
２、すなわち、５０ＭＨｚのままである。

【００６０】このような状態において、データ処理装置
に供給される入力データＤ１のデータ量に比較して、Ｆ
ＩＦＯメモリ２７から読み出されるデータ量及びモジュ
ール２９において処理されるデータ量が多くなることに
より、図１２に示すように、ＦＩＦＯメモリ２７のデー
タ滞留量もさらに減少すると、ポインタ生成回路２５
は、そのようなさらに減少しつつあるデータ滞留量に応
じたデータ滞留量信号ＤＰ１をクロック制御回路４１に
供給する。これにより、データ滞留量信号ＤＰ１が予め
設定された第４のしきい値ＴＨ４（図１２の点ｉ参照）
より小さくなると、クロック制御回路４１のしきい値判
定回路４３において、比較回路５４は、値「０」、すな
わち、"Ｌ"レベルの検出データＤＴ４を出力する。ま
た、比較回路５１は、データ滞留量信号ＤＰ１が予め設
定された第１のしきい値ＴＨ１より小さいので、値
「１」ｂ、すなわち、"Ｈ"レベルの検出データＤＴ１を
出力し続ける。値「１」ｂの検出データＤＴ１は、選択
データＳＤの最下位ビットであり、選択データＳＤの第
２位ビットである検出データＤＴ２は今、値「０」ｂ、
選択データＳＤの第３位ビットである検出データＤＴ３
は今、値「０」ｂ、選択データＳＤの最上位ビットであ
る検出データＤＴ４は今、値「０」ｂであるので、値
「０００１」ｂの選択データＳＤが分周率選択回路４４
に供給される。また、値「０」ｂの検出データＤＴ４は
パルス発生回路５８にも供給される。パルス発生回路５
５〜５８は、いずれも基本クロックＣＫに同期した基本
クロックＣＫ１周期分のパルスを発生することはない。
そのため、それらの論理和出力である分周率を更新させ
るためのタイミング信号ＲＥも出力されないため、分周
回路３３の分周率は変更しない。したがって、分周回路
３３から出力される分周クロックＣＫ１の周波数は、周
波数ｆ２、すなわち、５０ＭＨｚのままである。

【００６１】このような状態において、データ処理装置
に供給される入力データＤ１のデータ量に比較して、Ｆ
ＩＦＯメモリ２７から読み出されるデータ量及びモジュ
ール２９において処理されるデータ量が多くなることに
より、図１２に示すように、ＦＩＦＯメモリ２７のデー
タ滞留量もさらに減少すると、ポインタ生成回路２５
は、そのようなさらに減少しつつあるデータ滞留量に応
じたデータ滞留量信号ＤＰ１をクロック制御回路４１に
供給する。これにより、データ滞留量信号ＤＰ１が予め
設定された第３のしきい値ＴＨ３（図１２の点ｊ参照）
より小さくなると、クロック制御回路４１のしきい値判
定回路４３において、比較回路５３は、値「１」、すな
わち、"Ｈ"レベルの検出データＤＴ３を出力する。ま
た、比較回路５１は、データ滞留量信号ＤＰ１が予め設
定された第１のしきい値ＴＨ１より小さいので、値
「１」ｂ、すなわち、"Ｈ"レベルの検出データＤＴ１を
出力し続ける。値「１」ｂの検出データＤＴ３は、選択
データＳＤの第３位ビットであり、選択データＳＤの最
下位ビットである検出データＤＴ１は今、値「１」ｂ、
選択データＳＤの第２位ビットである検出データＤＴ２
は今、値「０」ｂ、選択データＳＤの最上位ビットであ
る検出データＤＴ４は今、値「０」ｂであるので、値
「０１０１」ｂの選択データＳＤが分周率選択回路４４
に供給される。また、値「１」ｂの検出データＤＴ３は
パルス発生回路５７にも供給される。したがって、パル
ス発生回路５７は、値「１」ｂの検出データＤＴ３が供
給されると、基本クロックＣＫに同期して基本クロック
ＣＫ１周期分のパルスを発生する。この基本クロックＣ
Ｋ１周期分のパルスは、オアゲート５９を介して更新タ
イミング信号ＲＥとして、上記選択データＳＤと同時に
基本クロックＣＫに同期して出力され、分周回路３３に
供給される。

【００６２】これにより、分周率選択回路４４は、しき
い値判定回路４３から供給される選択データＳＤ、今の
場合、値「０１０１」ｂの選択データＳＤに対応した分
周率（１／４）を指示するための分周率指示データＩ
Ｄ、今の場合、値「３」ｄを出力し、分周回路３３に供
給する。したがって、分周回路３３の分周サイクルカウ
ンタには、しきい値判定回路４３から更新タイミング信
号ＲＥが供給されるタイミングで、分周率選択回路４４
から供給される分周率指示データＩＤ、今の場合、値
「３」ｄがロードされる。これにより、分周サイクルカ
ウンタは、値「３」ｄから基本クロックＣＫに同期して
カウント値が値「０」ｄになるまでダウンカウントし、
カウント値が値「０」ｄになった時に、基本クロックＣ
Ｋの半周期分のパルスを分周クロックＣＫ１として出力
する。このため、分周率（１／４）、すなわち、周波数
ｆ３（２５ＭＨｚ）であるクロックＣＫ１は、ＦＩＦＯ
メモリ２７の出力データ用クロック端子、モジュール２
９のクロック端子及びＦＩＦＯメモリ２８の入力データ
用クロック端子に供給される。この結果、ＦＩＦＯメモ
リ２７のデータ読み出し速度及びモジュール２９のデー
タ処理速度がさらに遅くなり、この段階でのデータ処理
装置における消費電力が削減される。データ滞留量が第
３のしきい値ＴＨ３より小さい間では、分周回路３３の
分周サイクルカウンタは、ロードされた分周率指示デー
タＩＤを最大値としてカウント値が値「０」ｄになるま
でダウンカウントする動作を繰り返す。したがって、分
周回路３３から出力される分周クロックＣＫ１の周波数
は、周波数ｆ３、すなわち、２５ＭＨｚのままである。

【００６３】このような状態において、ＦＩＦＯメモリ
２７のデータ読み出し速度及びモジュール２９のデータ
処理速度がさらに遅くなることなどにより、図１２に示
すように、ＦＩＦＯメモリ２７のデータ滞留量が再び増
加に転じると、ポインタ生成回路２５は、そのような増
加に転じたデータ滞留量に応じたデータ滞留量信号ＤＰ
１をクロック制御回路４１に供給する。これにより、デ
ータ滞留量信号ＤＰ１が予め設定された第３のしきい値
ＴＨ３（図１２の点ｋ参照）より大きくなると、クロッ
ク制御回路４１のしきい値判定回路４３において、比較
回路５３は、値「０」ｂ、すなわち、"Ｌ"レベルの検出
データＤＴ３を出力する。また、比較回路５１は、デー
タ滞留量信号ＤＰ１が予め設定された第１のしきい値Ｔ
Ｈ１より小さいので、値「１」ｂ、すなわち、"Ｈ"レベ
ルの検出データＤＴ１を出力し続ける。値「０」ｂの検
出データＤＴ３は、選択データＳＤの第３位ビットであ
り、選択データＳＤの最下位ビットである検出データＤ
Ｔ１は今、値「１」ｂ、選択データＳＤの第２位ビット
である検出データＤＴ２は今、値「０」ｂ、選択データ
ＳＤの最上位ビットである検出データＤＴ４は今、値
「０」ｂであるので、値「０００１」ｂの選択データＳ
Ｄが分周率選択回路４４に供給される。パルス発生回路
５５〜５８は、いずれも基本クロックＣＫに同期した基
本クロックＣＫ１周期分のパルスを発生することはな
い。そのため、それらの論理和出力である分周率を更新
させるためのタイミング信号ＲＥも出力されないため、
分周回路３３の分周率は変更しない。したがって、分周
回路３３から出力される分周クロックＣＫ１の周波数
は、周波数ｆ３、すなわち、２５ＭＨｚのままである。

【００６４】このような状態において、ＦＩＦＯメモリ
２７から読み出されるデータ量及びモジュール２９にお
いて処理されるデータ量に比較して、データ処理装置に
供給される入力データＤ１のデータ量が多くなることに
より、図１２に示すように、ＦＩＦＯメモリ２７のデー
タ滞留量もさらに増加すると、ポインタ生成回路２５
は、そのようなさらに増加しつつあるデータ滞留量に応
じたデータ滞留量信号ＤＰ１をクロック制御回路４１に
供給する。これにより、データ滞留量信号ＤＰ１が予め
設定された第４のしきい値ＴＨ４（図１２の点ｌ参照）
より大きくなると、クロック制御回路４１のしきい値判
定回路４３において、比較回路５４は、値「１」、すな
わち、"Ｈ"レベルの検出データＤＴ４を出力する。ま
た、比較回路５１は、データ滞留量信号ＤＰ１が予め設
定された第１のしきい値ＴＨ１より小さいので、値
「１」ｂ、すなわち、"Ｈ"レベルの検出データＤＴ１を
出力し続ける。値「１」ｂの検出データＤＴ４は、選択
データＳＤの最上位ビットであり、選択データＳＤの最
下位ビットである検出データＤＴ１は今、値「１」ｂ、
選択データＳＤの第２位ビットである検出データＤＴ１
は今、値「０」ｂ、選択データＳＤの第３位ビットであ
る検出データＤＴ３は今、値「０」ｂであるので、値
「１００１」ｂの選択データＳＤが分周率選択回路４４
に供給される。また、値「１」ｂの検出データＤＴ４は
パルス発生回路５８にも供給される。したがって、パル
ス発生回路５８は、値「１」ｂの検出データＤＴ４が供
給されると、基本クロックＣＫに同期して基本クロック
ＣＫ１周期分のパルスを発生する。この基本クロックＣ
Ｋ１周期分のパルスは、オアゲート５９を介して更新タ
イミング信号ＲＥとして、上記選択データＳＤと同時に
基本クロックＣＫに同期して出力され、分周回路３３に
供給される。

【００６５】これにより、分周率選択回路４４は、しき
い値判定回路４３から供給される選択データＳＤ、今の
場合、値「１００１」ｂの選択データＳＤに対応した分
周率（１／２）を指示するための分周率指示データＩ
Ｄ、今の場合、値「１」ｄを出力し、分周回路３３に供
給する。したがって、分周回路３３の分周サイクルカウ
ンタには、しきい値判定回路４３から更新タイミング信
号ＲＥが供給されるタイミングで、分周率選択回路４４
から供給される分周率指示データＩＤ、今の場合、値
「１」ｄがロードされる。これにより、分周サイクルカ
ウンタは、値「１」ｄから基本クロックＣＫに同期して
カウント値が値「０」ｄになるまでダウンカウントし、
カウント値が値「０」ｄになった時に、基本クロックＣ
Ｋの半周期分のパルスを分周クロックＣＫ１として出力
する。このため、分周率（１／２）、すなわち、周波数
ｆ２（５０ＭＨｚ）であるクロックＣＫ１は、ＦＩＦＯ
メモリ２７の出力データ用クロック端子、モジュール２
９のクロック端子及びＦＩＦＯメモリ２８の入力データ
用クロック端子に供給される。この結果、ＦＩＦＯメモ
リ２７のデータ読み出し速度及びモジュール２９のデー
タ処理速度が再び速くなる。データ滞留量が第４のしき
い値ＴＨ１より大きく第１のしきい値ＴＨ１より小さい
間では、分周回路３３の分周サイクルカウンタは、ロー
ドされた分周率指示データＩＤを最大値としてカウント
値が値「０」ｄになるまでダウンカウントする動作を繰
り返す。したがって、分周回路３３から出力される分周
クロックＣＫ１の周波数は、周波数ｆ２、すなわち、５
０ＭＨｚのままである。

【００６６】このような状態において、データ処理装置
に供給される入力データＤ１のデータ量が減少すること
などにより、ＦＩＦＯメモリ２７のデータ滞留量が減少
し始めると、ポインタ生成回路２５は、そのような減少
しつつあるデータ滞留量に応じたデータ滞留量信号ＤＰ
１をクロック制御回路４１に供給する。これにより、デ
ータ滞留量信号ＤＰ１が予め設定された第４のしきい値
ＴＨ４（図１２の点ｍ参照）より小さくなると、クロッ
ク制御回路４１のしきい値判定回路４３において、比較
回路５４は、値「０」、すなわち、"Ｌ"レベルの検出デ
ータＤＴ４を出力する。また、比較回路５１は、データ
滞留量信号ＤＰ１が予め設定された第１のしきい値ＴＨ
１より小さいので、値「１」ｂ、すなわち、"Ｈ"レベル
の検出データＤＴ１を出力し続ける。値「０」の検出デ
ータＤＴ４は、選択データＳＤの最上位ビットであり、
選択データＳＤの最下位ビットである検出データＤＴ１
は今、値「１」ｂ、選択データＳＤの第２位ビットであ
る検出データＤＴ２は今、値「０」ｂ、選択データＳＤ
の第３位ビットである検出データＤＴ３は今、値「０」
ｂであるので、値「０００１」ｂの選択データＳＤが分
周率選択回路４４に供給される。パルス発生回路５５〜
５８は、いずれも基本クロックＣＫに同期した基本クロ
ックＣＫ１周期分のパルスを発生することはない。その
ため、それらの論理和出力である分周率を更新させるた
めのタイミング信号ＲＥも出力されないため、分周回路
３３の分周率は変更しない。したがって、分周回路３３
から出力される分周クロックＣＫ１の周波数は、周波数
ｆ２、すなわち、５０ＭＨｚのままである。

【００６７】このような状態において、データ処理装置
に供給される入力データＤ１のデータ量が減少すること
などにより、ＦＩＦＯメモリ２７のデータ滞留量が減少
し始めると、ポインタ生成回路２５は、そのような減少
しつつあるデータ滞留量に応じたデータ滞留量信号ＤＰ
１をクロック制御回路４１に供給する。これにより、デ
ータ滞留量信号ＤＰ１が予め設定された第３のしきい値
ＴＨ３（図１２の点ｎ参照）より小さくなると、クロッ
ク制御回路４１のしきい値判定回路４３において、比較
回路５３は、値「１」、すなわち、"Ｈ"レベルの検出デ
ータＤＴ３を出力する。また、比較回路５１は、データ
滞留量信号ＤＰ１が予め設定された第１のしきい値ＴＨ
１より小さいので、値「１」ｂ、すなわち、"Ｈ"レベル
の検出データＤＴ１を出力し続ける。値「１」の検出デ
ータＤＴ３は、選択データＳＤの第３位ビットであり、
選択データＳＤの最下位ビットである検出データＤＴ１
は今、値「１」ｂ、選択データＳＤの第２位ビットであ
る検出データＤＴ２は今、値「０」ｂ、選択データＳＤ
の最上位ビットである検出データＤＴ４は今、値「０」
ｂであるので、値「０１０１」ｂの選択データＳＤが分
周率選択回路４４に供給される。また、値「１」ｂの検
出データＤＴ３はパルス発生回路５７にも供給される。
これ以降の動作については、図１２の点ｊを参照して説
明した動作と略同様であるので、その説明を省略する。

【００６８】このように、この例の構成によれば、第１
〜第４のしきい値ＴＨ１〜ＴＨ４を設けるとともに、デ
ータ滞留量が第３のしきい値ＴＨ３より小さい場合に分
周クロックＣＫ１の周波数を周波数ｆ３とし、データ滞
留量が第４のしきい値ＴＨ４より大きく第１のしきい値
ＴＨ１より小さい場合に分周クロックＣＫ１の周波数を
周波数ｆ２とし、データ滞留量が第２のしきい値ＴＨ２
より大きい場合に分周クロックＣＫ１の周波数を周波数
ｆ１としている。そして、この例においては、データ滞
留量が第３のしきい値ＴＨ３より小さい場合には、分周
クロックＣＫ１の周波数を周波数ｆ３とし、一旦第３の
しきい値ＴＨ３より小さくなった後は、再び第３のしき
い値ＴＨ３より大きくなった場合でも分周クロックＣＫ
１の周波数を周波数ｆ３から周波数ｆ２に変更せず、第
４のしきい値ＴＨ４より大きくなって初めて分周クロッ
クＣＫ１の周波数を周波数ｆ３から周波数ｆ２に変更し
ている。また、データ滞留量が第４のしきい値より大き
く第１のしきい値ＴＨ１より小さい場合には、分周クロ
ックＣＫ１の周波数を周波数ｆ２とし、一旦第１のしき
い値ＴＨ１より小さくなった後は、再び第１のしきい値
ＴＨ１より大きくなった場合でも分周クロックＣＫ１の
周波数を周波数ｆ２から周波数ｆ１に変更せず、第２の
しきい値ＴＨ２より大きくなって初めて分周クロックＣ
Ｋ１の周波数を周波数ｆ２から周波数ｆ１に変更してい
る。すなわち、上記した第１の実施例よりも２つ多いし
きい値を持つとともに、３箇所にヒステリシス特性を持
っている。したがって、この例の構成によれば、上記し
た第１の実施例が有する効果はもちろん有するが、さら
に、データ滞留量の変化により速く応答することがで
き、消費電力低減の効果も大きい。

【００６９】Ｃ．第３の実施例 次に、この発明の第３の実施例について説明する。図１
３は、この発明の第３の実施例であるクロック制御回路
６１及び６２を適用したデータ処理装置の構成例を示す
ブロック図である。この図において、図２の各部に対応
する部分には同一の符号を付け、その説明を省略する。
図１３に示すデータ処理装置においては、図２に示すク
ロック制御回路２１及び２２に換えて、クロック制御回
路６１及び６２が新たに設けられている。

【００７０】次に、クロック制御回路６１の構成につい
て図１４を参照して説明する。なお、クロック制御回路
６２の構成については、クロック制御回路６１の構成と
略同様であり、出力する分周クロックＣＫ２の周波数や
その出力タイミングが異なるだけであるので、その説明
を省略する。図１４において、図１の各部に対応する部
分には同一の符号を付け、その説明を省略する。図１４
に示すクロック制御回路６１においては、図１に示すし
きい値判定回路３１及び分周率選択回路３２に換えて、
しきい値判定回路６３及び分周率選択回路６４が新たに
設けられている。しきい値判定回路６３は、データ滞留
量信号ＤＰ１と予め設定された６個のしきい値ＴＨ１〜
ＴＨ４、データ滞留量の最大値Ｍａｘ及びデータ滞留量
の最小値Ｍｉｎとを比較してその比較結果を予め設定さ
れた３個の分周率のいずれか１個を選択させるための選
択データＳＤ（１０進数のデータ）として基本クロック
ＣＫに同期して出力する。ここで、６個のしきい値ＴＨ
１〜ＴＨ４、データ滞留量の最大値Ｍａｘ及びデータ滞
留量の最小値Ｍｉｎの大小関係は、式（１）で表され
る。 Ｍａｘ＞ＴＨ２＞ＴＨ１＞ＴＨ４＞ＴＨ３＞Ｍｉｎ…（１） 式（１）において、データ滞留量の最大値Ｍａｘ及びデ
ータ滞留量の最小値Ｍｉｎ以外の大小関係は、上記した
第２の実施例と同様である。また、しきい値判定回路６
３は、分周回路３３の分周率を更新するタイミングを示
す更新タイミング信号ＲＥを生成し、上記選択データＳ
Ｄと同時に基本クロックＣＫに同期して出力する。分周
率選択回路６４は、セレクタやテーブル等からなり、予
め４個の分周率に対応した分周率指示データＩＤが設定
されており、しきい値判定回路４３から供給される、１
０進数のデータである選択データＳＤに対応した分周率
を指示するための分周率指示データＩＤを出力する。

【００７１】次に、しきい値判定回路６３の構成につい
て図１５を参照して説明する。この例のしきい値判定回
路６３は、しきい値選択回路７１と、比較回路７２及び
７３と、パルス発生回路７４及び７５と、オアゲート７
６と、ディレイ・フリップフロップ（ＦＦ）７７と、シ
ーケンサ７８とから構成されている。しきい値選択回路
７１は、シーケンサ７８から供給される選択データＳＤ
に基づいて、予め設定されている６個の第１〜第４のし
きい値ＴＨ１〜ＴＨ４、データ滞留量の最大値Ｍａｘ及
びデータ滞留量の最小値Ｍｉｎの中から、分周回路３３
の分周率を小さくするための第１可変しきい値ＴＨ_Ｖ１
と、分周率を大きくするための第２可変しきい値ＴＨ
_Ｖ２として各々１個ずつ選択する。そして、しきい値選
択回路７１は、第１可変しきい値ＴＨ_Ｖ１を比較回路７
２へ、第２可変しきい値ＴＨ _Ｖ２を比較回路７３へ各々
供給する。

【００７２】比較回路７２は、データ滞留量信号ＤＰ１
がしきい値選択回路７１から供給された第１可変しきい
値ＴＨ_Ｖ１より小さい場合に値「１」ｂ、すなわち、"
Ｈ"レベルの検出データＤＴ_Ｖ１を出力する。比較回路
７３は、データ滞留量信号ＤＰ１がしきい値選択回路７
１から供給された第２可変しきい値ＴＨ_Ｖ２より大きい
場合に値「１」ｂ、すなわち、"Ｈ"レベルの検出データ
ＤＴ_Ｖ２を出力する。パルス発生回路７４は、検出デー
タＤＴ_Ｖ１が供給されるごとに、基本クロックＣＫに同
期して基本クロックＣＫ１周期分のパルスＰ１を発生す
る。パルス発生回路７５は、検出データＤＴ_Ｖ２が供給
されるごとに、基本クロックＣＫに同期して基本クロッ
クＣＫ１周期分のパルスＰ２を発生する。オアゲート７
６は、パルス発生回路７４及び７５から供給されるパル
スＰ１及びＰ２の論理和をとってその結果を出力する。
ＦＦ７７は、オアゲート７６の出力データを基本クロッ
クＣＫの立ち上がりに同期して基本クロックＣＫの１周
期分保持した後、更新タイミング信号ＲＥとして出力す
る。シーケンサ７８は、パルス発生回路７４及び７５か
ら供給されるパルスＰ１及びＰ２に基づいて、分周回路
３３の分周率を分周率（１）に設定するための状態ＳＴ
０と、上記分周率を分周率（１／２）に設定するための
状態ＳＴ１と、分周率を分周率（１／４）に設定するた
めの状態ＳＴ２との間で遷移する。ただし、シーケンサ
７８は、状態ＳＴ２と状態ＳＴ０との間では遷移しな
い。すなわち、シーケンサ７８は、内部の状態が状態Ｓ
Ｔ０であるときに、パルス発生回路７４からパルスＰ１
が供給されると状態ＳＴ１に遷移する。また、シーケン
サ７８は、内部の状態が状態ＳＴ１であるときに、パル
ス発生回路７４からパルスＰ１が供給されると状態ＳＴ
２に遷移し、パルス発生回路７５からパルスＰ２が供給
されると状態ＳＴ０に遷移する。さらに、シーケンサ７
８は、内部の状態が状態ＳＴ２であるときに、パルス発
生回路７５からパルスＰ２が供給されると状態ＳＴ１に
遷移する。

【００７３】ここで、図１６に選択データＳＤと、分周
率指示データＩＤと分周率との関係の一例を示す。この
例においては、選択データＳＤが値「０」ｄである場合
には、分周率指示データＩＤが値「０」ｄとなり、分周
回路３３の分周率が１、つまり、分周回路３３は基本ク
ロックＣＫを分周せずそのまま出力する。また、選択デ
ータＳＤが値「１」ｄである場合には、分周率指示デー
タＩＤが値「１」ｄとなり、分周回路３３の分周率が１
／２、つまり、分周回路３３は基本クロックＣＫを１／
２分周して出力する。また、選択データＳＤが値「２」
ｄである場合には、分周率指示データＩＤが値「３」ｄ
となり、分周回路３３の分周率が１／４、つまり、分周
回路３３は基本クロックＣＫを１／４分周して出力す
る。また、図１７は、選択データＳＤと、第１可変しき
い値ＴＨ_Ｖ１及び第２可変しきい値ＴＨ_Ｖ２との関係の
一例を示す図である。この例においては、選択データＳ
Ｄが値「０」ｄである場合には、しきい値選択回路７１
は第１可変しきい値ＴＨ_Ｖ１として第１のしきい値ＴＨ
１を、第２可変しきい値ＴＨ_Ｖ２としてデータ滞留量の
最大値Ｍａｘを各々出力する。また、選択データＳＤが
値「１」ｄである場合には、しきい値選択回路７１は第
１可変しきい値ＴＨ_Ｖ１として第３のしきい値ＴＨ３
を、第２可変しきい値ＴＨ_Ｖ２として第４のしきい値Ｔ
Ｈ２を各々出力する。そして、選択データＳＤが値
「２」ｄである場合には、しきい値選択回路７１は第１
可変しきい値ＴＨ_Ｖ１としてデータ滞留量の最小値Ｍｉ
ｎを、第２可変しきい値ＴＨ_Ｖ２として第４のしきい値
ＴＨ４を各々出力する。なお、シーケンサ７８の各状態
ＳＴ０、ＳＴ１及びＳＴ２と、選択データＳＤの各値
「０」ｄ、「１」ｄ及び「２」ｄとは、対応している。
つまり、選択データＳＤは、シーケンサ７８の現在の状
態を表しているとともに、分周回路３３の設定すべき分
周率を指定し、かつ、比較回路７２及び７３に設定すべ
きしきい値をも指定している。

【００７４】次に、上記構成のクロック制御回路６１及
びその周辺の回路の動作について、図１２に示すＦＩＦ
Ｏメモリ２７におけるデータ滞留量の時間特性図及び図
１８に示す状態遷移図を参照して説明する。なお、クロ
ック制御回路６２及びその周辺の回路の動作について
は、出力する分周クロックＣＫ２の周波数やその出力タ
イミングが異なる以外はクロック制御回路６１及びその
周辺の回路の動作と略同様であるので、その説明を省略
する。前提として、この例においては、基本クロックＣ
Ｋの周波数は１００ＭＨｚであり、分周率指示データＩ
Ｄが値「０」ｄ、すなわち、分周率が１の場合の分周ク
ロックＣＫ１の周波数ｆ１が１００ＭＨｚ、分周率指示
データＩＤが値「１」ｄ、すなわち、分周率が１／２の
場合の分周クロックＣＫ１の周波数ｆ２が５０ＭＨｚ、
分周率指示データＩＤが値「３」ｄ、すなわち、分周率
が１／４の場合の分周クロックＣＫ１の周波数ｆ３が２
５ＭＨｚであるとする。

【００７５】また、初期状態においては、シーケンサ７
８の状態は状態ＳＴ３であり、値「２」ｄの選択データ
ＳＤを出力するものとする。したがって、しきい値選択
回路７１は、値「２」ｄの選択データＳＤに基づいて、
第１可変しきい値ＴＨ_Ｖ１としてデータ滞留量の最小値
Ｍｉｎを、第２可変しきい値ＴＨ_Ｖ２として第４のしき
い値ＴＨ４を各々出力するものとする。これにより、比
較回路７２が値「１」ｂ、すなわち、"Ｈ"レベルの検出
データＤＴ_Ｖ１を出力する一方、比較回路７３が値
「０」ｂ、すなわち、"Ｌ"レベルの検出データＤＴ_Ｖ２
を出力するものとする。また、分周回路３３の分周サイ
クルカウンタは、初期値として値「３」ｄがロードされ
ており、基本クロックＣＫの供給が開始されると、値
「３」ｄから基本クロックＣＫに同期してカウント値が
値「０」ｄになるまでダウンカウントし、カウント値が
値「０」ｄになった時に、基本クロックＣＫの半周期分
のパルスを分周クロックＣＫ１として出力する動作を繰
り返す。これにより、分周率（１／４）、すなわち、周
波数ｆ３（２５ＭＨｚ）である基本クロックＣＫ１は、
ＦＩＦＯメモリ２７の出力データ用クロック端子、モジ
ュール２９のクロック端子及びＦＩＦＯメモリ２８の入
力データ用クロック端子に供給されている。

【００７６】まず、データ処理装置に入力データＤ１の
供給が開始された直後では、図１２に示すように、ＦＩ
ＦＯメモリ２７のデータ滞留量がほとんどない。このた
め、ポインタ生成回路２５は、そのような少ないデータ
滞留量に応じたデータ滞留量信号ＤＰ１をクロック制御
回路６１に供給する。これにより、クロック制御回路６
１のしきい値判定回路６３において、比較回路７２は、
データ滞留量信号ＤＰ１が設定されたデータ滞留量の最
小値Ｍｉｎより大きくなると、値「０」ｂ、すなわ
ち、"Ｌ"レベルの検出データＤＴ_Ｖ１を出力する。一
方、比較回路７３は、データ滞留量信号ＤＰ１が設定さ
れた第４のしきい値ＴＨ４より小さいので、値「０」
ｂ、すなわち、"Ｌ"レベルの検出データＤＴ_Ｖ２を出力
し続ける。しかし、パルス発生回路７４は、値「０」ｂ
の検出データＤＴ_Ｖ１が供給されても、基本クロックＣ
Ｋに同期して基本クロックＣＫ１周期分のパルスＰ１を
発生することはない。一方、パルス発生回路７５も、検
出データＤＴ_Ｖ２が値「０」ｂのままであるので、基本
クロックＣＫに同期して基本クロックＣＫ１周期分のパ
ルスＰ２を発生することはない。

【００７７】これにより、内部の状態が状態ＳＴ２であ
るシーケンサ７８は、パルス発生回路７４及び７５から
パルスＰ１及びＰ２のいずれも供給されないので、状態
ＳＴ２のままであり、値「２」ｄの選択データＳＤを出
力し続ける。また、ＦＦ７７は、オアゲート７６を介し
てパルス発生回路７４及び７５からパルスＰ１及びＰ２
のいずれも供給されないので、更新タイミング信号ＲＥ
を出力しない。したがって、分周率選択回路６４は、し
きい値判定回路６３から供給される選択データＳＤ、今
の場合、値「２」ｄの選択データＳＤに対応した分周率
（１／４）を指示するための分周率指示データＩＤ、今
の場合、値「３」ｄを出力し、分周回路３３に供給し続
ける。しかし、分周回路３３の分周サイクルカウンタに
は、しきい値判定回路６３から更新タイミング信号ＲＥ
が供給されないので、分周サイクルカウンタは、初期値
としてロードされた分周率指示データＩＤ、今の場合、
値「３」ｄを最大値としてカウント値が値「０」ｄにな
るまでダウンカウントする動作を繰り返す。したがっ
て、分周回路３３から出力される分周クロックＣＫ１の
周波数は、周波数ｆ３、すなわち、２５ＭＨｚのままで
ある。このため、分周率（１／４）、すなわち、周波数
ｆ３（２５ＭＨｚ）である基本クロックＣＫ１は、ＦＩ
ＦＯメモリ２７の出力データ用クロック端子、モジュー
ル２９のクロック端子及びＦＩＦＯメモリ２８の入力デ
ータ用クロック端子に供給される。この結果、ＦＩＦＯ
メモリ２７のデータ読み出し速度及びモジュール２９の
データ処理速度は遅いままであり、この段階でのデータ
処理装置における消費電力が削減される。データ滞留量
が第４のしきい値ＴＨ４より小さい間では、分周回路３
３の分周サイクルカウンタは、初期値としてロードされ
た分周率指示データＩＤ、今の場合、値「３」ｄを最大
値としてカウント値が値「０」ｄになるまでダウンカウ
ントする動作を繰り返す。したがって、分周回路３３か
ら出力される分周クロックＣＫ１の周波数は、周波数ｆ
３、すなわち、２５ＭＨｚのままである。

【００７８】このような状態において、データ処理装置
に供給される入力データＤ１のデータ量が徐々に増加す
ることにより、図１２に示すように、ＦＩＦＯメモリ２
７のデータ滞留量も徐々に増加すると、ポインタ生成回
路２５は、そのような徐々に増加しつつあるデータ滞留
量に応じたデータ滞留量信号ＤＰ１をクロック制御回路
６１に供給する。これにより、データ滞留量信号ＤＰ１
が予め設定された第４のしきい値ＴＨ４（図１２の点ｂ
参照）より大きくなると、クロック制御回路６１のしき
い値判定回路６３において、比較回路７３は、値「１」
ｂ、すなわち、"Ｈ"レベルの検出データＤＴ_Ｖ２を出力
する。また、比較回路７２は、データ滞留量信号ＤＰ１
が予め設定されたデータ滞留量の最小値Ｍｉｎより大き
いので、値「０」ｂ、すなわち、"Ｌ"レベルの検出デー
タＤＴ_Ｖ１を出力し続ける。したがって、パルス発生回
路７５は、値「１」ｂの検出データＤＴ_Ｖ２が供給され
ると、基本クロックＣＫに同期して基本クロックＣＫ１
周期分のパルスＰ２を発生する。この基本クロックＣＫ
１周期分のパルスＰ２は、シーケンサ７８に供給される
とともに、オアゲート７６を介してＦＦ７７に供給され
る。

【００７９】これにより、シーケンサ７８は、パルス発
生回路７５からパルスＰ２が供給されると、図１８に示
すように、内部の状態を状態ＳＴ２から状態ＳＴ１に遷
移させるとともに、その状態ＳＴ１に対応した値「１」
ｄの選択データＳＤを基本クロックＣＫに同期して出力
する。ＦＦ７７は、オアゲート７６を介してパルス発生
回路７５からパルスＰ２が供給されるので、オアゲート
７６の出力データであるパルスＰ２を基本クロックＣＫ
の立ち上がりに同期して基本クロックＣＫの１周期分保
持した後、更新タイミング信号ＲＥとして出力する。な
お、これ以降の分周率選択回路６４及び分周回路３３の
動作については上記した第２の実施例における分周率選
択回路４４及び分周回路３３の動作と略同様であるの
で、その説明を省略する。

【００８０】一方、値「１」ｄの選択データＳＤは、し
きい値選択回路７１にも供給される。したがって、しき
い値選択回路７１は、値「１」ｄの選択データＳＤに基
づいて、第１可変しきい値ＴＨ_Ｖ１として第３のしきい
値ＴＨ３を出力して比較回路７２に供給するとともに、
第２可変しきい値ＴＨ_Ｖ２として第２のしきい値ＴＨ２
を出力して比較回路７３に供給する。今の場合、データ
滞留量信号ＤＰ１が予め設定された第３のしきい値ＴＨ
３より大きいが第２のしきい値ＴＨ２より小さいので、
比較回路７２は、値「０」ｂ、すなわち、"Ｌ"レベルの
検出データＤＴ _Ｖ１を出力するとともに、比較回路７３
も、値「０」ｂ、すなわち、"Ｌ"レベルの検出データＤ
Ｔ_Ｖ２を出力する。しかし、パルス発生回路７４は、値
「０」ｂの検出データＤＴ_Ｖ１が供給されても、基本ク
ロックＣＫに同期して基本クロックＣＫ１周期分のパル
スＰ１を発生することはない。一方、パルス発生回路７
５も、値「０」ｂの検出データＤＴ _Ｖ２が供給されて
も、基本クロックＣＫに同期して基本クロックＣＫ１周
期分のパルスＰ２を発生することはない。

【００８１】これにより、内部の状態が状態ＳＴ１であ
るシーケンサ７８は、パルス発生回路７４及び７５から
パルスＰ１及びＰ２のいずれも供給されないので、状態
ＳＴ１のままであり、値「１」ｄの選択データＳＤを出
力し続ける。また、ＦＦ７７は、オアゲート７６を介し
てパルス発生回路７４及び７５からパルスＰ１及びＰ２
のいずれも供給されないので、更新タイミング信号ＲＥ
を出力しない。なお、これ以降、分周回路３３から出力
される分周クロックＣＫ１の周波数が周波数ｆ２、すな
わち、５０ＭＨｚのままとなる動作については、上記し
た第２の実施例と略同様であるので、その説明を省略す
る。

【００８２】このような状態において、データ処理装置
に供給される入力データＤ１のデータ量がさらに増加す
ることにより、図１２に示すように、ＦＩＦＯメモリ２
７のデータ滞留量もさらに増加すると、ポインタ生成回
路２５は、そのようなさらに増加しつつあるデータ滞留
量に応じたデータ滞留量信号ＤＰ１をクロック制御回路
６１に供給する。これにより、データ滞留量信号ＤＰ１
が予め設定された第２のしきい値ＴＨ２（図１２の点ｄ
参照）より大きくなると、クロック制御回路６１のしき
い値判定回路６３において、比較回路７３は、値
「１」、すなわち、"Ｈ"レベルの検出データＤＴ_Ｖ２を
出力する。また、比較回路７２は、データ滞留量信号Ｄ
Ｐ１が予め設定された第３のしきい値ＴＨ３より大きい
ので、値「０」ｂ、すなわち、"Ｌ"レベルの検出データ
ＤＴ_Ｖ１を出力し続ける。したがって、パルス発生回路
７５は、値「１」ｂの検出データＤＴ_Ｖ２が供給される
と、基本クロックＣＫに同期して基本クロックＣＫ１周
期分のパルスＰ２を発生する。このクロックＣＫ１周期
分のパルスＰ２は、シーケンサ７８に供給されるととも
に、オアゲート７６を介してＦＦ７７に供給される。

【００８３】これにより、シーケンサ７８は、パルス発
生回路７５からパルスＰ２が供給されると、図１８に示
すように、内部の状態を状態ＳＴ１から状態ＳＴ０に遷
移させるとともに、その状態ＳＴ０に対応した値「０」
ｄの選択データＳＤを基本クロックＣＫに同期して出力
する。ＦＦ７７は、オアゲート７６を介してパルス発生
回路７５からパルスＰ２が供給されるので、オアゲート
７６の出力データであるパルスＰ２を基本クロックＣＫ
の立ち上がりに同期して基本クロックＣＫの１周期分保
持した後、更新タイミング信号ＲＥとして出力する。な
お、これ以降の分周率選択回路６４及び分周回路３３
は、上記した第２の実施例における分周率選択回路４４
及び分周回路３３と略同様の動作を行う。これにより、
分周率（１）、すなわち、周波数ｆ１（１００ＭＨｚ）
であるクロックＣＫ１は、ＦＩＦＯメモリ２７の出力デ
ータ用クロック端子、モジュール２９のクロック端子及
びＦＩＦＯメモリ２８の入力データ用クロック端子に供
給される。

【００８４】一方、値「０」ｄの選択データＳＤは、し
きい値選択回路７１にも供給される。したがって、しき
い値選択回路７１は、値「０」ｄの選択データＳＤに基
づいて、第１可変しきい値ＴＨ_Ｖ１として第１のしきい
値ＴＨ１を出力して比較回路７２に供給するとともに、
第２可変しきい値ＴＨ_Ｖ２としてデータ滞留量の最大値
Ｍａｘを出力して比較回路７３に供給する。今の場合、
データ滞留量信号ＤＰ１が予め設定された第１のしきい
値ＴＨ１より大きいがデータ滞留量の最大値Ｍａｘより
小さいので、比較回路７２は、値「０」ｂ、すなわ
ち、"Ｌ"レベルの検出データＤＴ_Ｖ１を出力するととも
に、比較回路７３も、値「０」ｂ、すなわち、"Ｌ"レベ
ルの検出データＤＴ_Ｖ２を出力する。しかし、パルス発
生回路７４は、値「０」ｂの検出データＤＴ_Ｖ１が供給
されても、基本クロックＣＫに同期して基本クロックＣ
Ｋ１周期分のパルスＰ１を発生することはない。一方、
パルス発生回路７５も、値「０」ｂの検出データＤＴ
_Ｖ２が供給されても、基本クロックＣＫに同期して基本
クロックＣＫ１周期分のパルスＰ２を発生することはな
い。

【００８５】これにより、内部の状態が状態ＳＴ０であ
るシーケンサ７８は、パルス発生回路７４及び７５から
パルスＰ１及びＰ２のいずれも供給されないので、状態
ＳＴ０のままであり、値「０」ｄの選択データＳＤを出
力し続ける。また、ＦＦ７７は、オアゲート７６を介し
てパルス発生回路７４及び７５からパルスＰ１及びＰ２
のいずれも供給されないので、更新タイミング信号ＲＥ
を出力しない。なお、これ以降、分周回路３３から出力
される分周クロックＣＫ１の周波数が周波数ｆ２、すな
わち、１００ＭＨｚのままとなる動作については、上記
した第２の実施例と略同様であるので、その説明を省略
する。

【００８６】このような状態において、ＦＩＦＯメモリ
２７のデータ読み出し速度及びモジュール２９のデータ
処理速度が速くなることにより、図１２に示すように、
ＦＩＦＯメモリ２７のデータ滞留量が減少し始めると、
ポインタ生成回路２５は、そのような減少し始めたデー
タ滞留量に応じたデータ滞留量信号ＤＰ１をクロック制
御回路６１に供給する。これにより、データ滞留量信号
ＤＰ１が予め設定された第１のしきい値ＴＨ１（図１２
の点ｆ参照）より小さくなると、クロック制御回路６１
のしきい値判定回路６３において、比較回路７２は、値
「１」、すなわち、"Ｈ"レベルの検出データＤＴ_Ｖ１を
出力する。また、比較回路７２は、データ滞留量信号Ｄ
Ｐ１が予め設定されたデータ滞留量の最大値Ｍａｘより
小さいので、値「０」ｂ、すなわち、"Ｌ"レベルの検出
データＤＴ_Ｖ２を出力し続ける。したがって、パルス発
生回路７４は、値「１」ｂの検出データＤＴ_Ｖ１が供給
されると、基本クロックＣＫに同期して基本クロックＣ
Ｋ１周期分のパルスＰ１を発生する。この基本クロック
ＣＫ１周期分のパルスＰ１は、シーケンサ７８に供給さ
れるとともに、オアゲート７６を介してＦＦ７７に供給
される。

【００８７】これにより、シーケンサ７８は、パルス発
生回路７４からパルスＰ１が供給されると、図１８に示
すように、内部の状態を状態ＳＴ０から状態ＳＴ１に遷
移させるとともに、その状態ＳＴ１に対応した値「１」
ｄの選択データＳＤを基本クロックＣＫに同期して出力
する。ＦＦ７７は、オアゲート７６を介してパルス発生
回路７４からパルスＰ１が供給されるので、オアゲート
７６の出力データであるパルスＰ１を基本クロックＣＫ
の立ち上がりに同期して基本クロックＣＫの１周期分保
持した後、更新タイミング信号ＲＥとして出力する。な
お、これ以降の分周率選択回路６４及び分周回路３３
は、上記した第２の実施例における分周率選択回路４４
及び分周回路３３と略同様の動作を行う。これにより、
再び分周率（１／２）、すなわち、周波数ｆ２（５０Ｍ
Ｈｚ）であるクロックＣＫ１は、ＦＩＦＯメモリ２７の
出力データ用クロック端子、モジュール２９のクロック
端子及びＦＩＦＯメモリ２８の入力データ用クロック端
子に供給される。これにより、この段階でのデータ処理
装置における消費電力が削減される。

【００８８】一方、値「１」ｄの選択データＳＤは、し
きい値選択回路７１にも供給される。したがって、しき
い値選択回路７１は、値「１」ｄの選択データＳＤに基
づいて、第１可変しきい値ＴＨ_Ｖ１として第３のしきい
値ＴＨ３を出力して比較回路７２に供給するとともに、
第２可変しきい値ＴＨ_Ｖ２として第２のしきい値ＴＨ２
を出力して比較回路７３に供給する。今の場合、データ
滞留量信号ＤＰ１が予め設定された第３のしきい値ＴＨ
３より大きいが第２のしきい値ＴＨ２より小さいので、
比較回路７２は、値「０」ｂ、すなわち、"Ｌ"レベルの
検出データＤＴ _Ｖ１を出力するとともに、比較回路７３
も、値「０」ｂ、すなわち、"Ｌ"レベルの検出データＤ
Ｔ_Ｖ２を出力する。しかし、パルス発生回路７４は、値
「０」ｂの検出データＤＴ_Ｖ１が供給されても、基本ク
ロックＣＫに同期して基本クロックＣＫ１周期分のパル
スＰ１を発生することはない。一方、パルス発生回路７
５も、値「０」ｂの検出データＤＴ _Ｖ２が供給されて
も、基本クロックＣＫに同期して基本クロックＣＫ１周
期分のパルスＰ２を発生することはない。

【００８９】これにより、内部の状態が状態ＳＴ１であ
るシーケンサ７８は、パルス発生回路７４及び７５から
パルスＰ１及びＰ２のいずれも供給されないので、状態
ＳＴ１のままであり、値「１」ｄの選択データＳＤを出
力し続ける。また、ＦＦ７７は、オアゲート７６を介し
てパルス発生回路７４及び７５からパルスＰ１及びＰ２
のいずれも供給されないので、更新タイミング信号ＲＥ
を出力しない。なお、これ以降、分周回路３３から出力
される分周クロックＣＫ１の周波数が周波数ｆ２、すな
わち、５０ＭＨｚのままとなる動作については、上記し
た第２の実施例と略同様であるので、その説明を省略す
る。

【００９０】このような状態において、ＦＩＦＯメモリ
２７のデータ読み出し速度及びモジュール２９のデータ
処理速度が再び遅くなることなどにより、図１２に示す
ように、ＦＩＦＯメモリ２７のデータ滞留量が再び増加
に転じると、ポインタ生成回路２５は、そのような増加
に転じたデータ滞留量に応じたデータ滞留量信号ＤＰ１
をクロック制御回路６１に供給する。これにより、デー
タ滞留量信号ＤＰ１が予め設定された第１のしきい値Ｔ
Ｈ１（図１２の点ｇ参照）より大きくなる。しかし、今
の場合、比較回路７２には第３のしきい値ＴＨ３が設定
されるとともに、比較回路７３には第２のしきい値ＴＨ
２が設定されているので、比較回路７２及び７３はいず
れも"Ｈ"レベルの検出データＤＴ_Ｖ１及びＤＴ_Ｖ２を出
力しない。したがって、シーケンサ７８の内部の状態は
状態ＳＴ１のままである。シーケンサ７８の内部の状態
は、データ滞留量信号ＤＰ１が、図１２に示すように、
点ｇからさらに増加した後再び減少して点ｈ及び点ｉを
通過した後、点ｊに至るまで、状態ＳＴ１のままであ
る。

【００９１】このような状態において、データ処理装置
に供給される入力データＤ１のデータ量に比較して、Ｆ
ＩＦＯメモリ２７から読み出されるデータ量及びモジュ
ール２９において処理されるデータ量が多くなることに
より、図１２に示すように、ＦＩＦＯメモリ２７のデー
タ滞留量もさらに減少すると、ポインタ生成回路２５
は、そのようなさらに減少しつつあるデータ滞留量に応
じたデータ滞留量信号ＤＰ１をクロック制御回路６１に
供給する。これにより、データ滞留量信号ＤＰ１が予め
設定された第３のしきい値ＴＨ３（図１２の点ｊ参照）
より小さくなると、クロック制御回路６１のしきい値判
定回路６３において、比較回路７２は、値「１」、すな
わち、"Ｈ"レベルの検出データＤＴ_Ｖ１を出力する。ま
た、比較回路７３は、データ滞留量信号ＤＰ１が予め設
定された第２のしきい値ＴＨ２より小さいので、値
「０」ｂ、すなわち、"Ｌ"レベルの検出データＤＴ_Ｖ２
を出力し続ける。したがって、パルス発生回路７４は、
値「１」ｂの検出データＤＴ_Ｖ１が供給されると、基本
クロックＣＫに同期して基本クロックＣＫ１周期分のパ
ルスＰ１を発生する。この基本クロックＣＫ１周期分の
パルスＰ１は、シーケンサ７８に供給されるとともに、
オアゲート７６を介してＦＦ７７に供給される。

【００９２】これにより、シーケンサ７８は、パルス発
生回路７４からパルスＰ１が供給されると、図１８に示
すように、内部の状態を状態ＳＴ１から状態ＳＴ２に遷
移させるとともに、その状態ＳＴ２に対応した値「２」
ｄの選択データＳＤを基本クロックＣＫに同期して出力
する。ＦＦ７７は、オアゲート７６を介してパルス発生
回路７４からパルスＰ１が供給されるので、オアゲート
７６の出力データであるパルスＰ１を基本クロックＣＫ
の立ち上がりに同期して基本クロックＣＫの１周期分保
持した後、更新タイミング信号ＲＥとして出力する。な
お、これ以降の分周率選択回路６４及び分周回路３３
は、上記した第２の実施例における分周率選択回路４４
及び分周回路３３と略同様の動作を行う。これにより、
再び分周率（１／４）、すなわち、周波数ｆ３（２５Ｍ
Ｈｚ）であるクロックＣＫ１は、ＦＩＦＯメモリ２７の
出力データ用クロック端子、モジュール２９のクロック
端子及びＦＩＦＯメモリ２８の入力データ用クロック端
子に供給される。これにより、この段階でのデータ処理
装置における消費電力が削減される。

【００９３】一方、値「２」ｄの選択データＳＤは、し
きい値選択回路７１にも供給される。したがって、しき
い値選択回路７１は、値「２」ｄの選択データＳＤに基
づいて、第１可変しきい値ＴＨ_Ｖ１としてデータ滞留量
の最小値Ｍｉｎを出力して比較回路７２に供給するとと
もに、第２可変しきい値ＴＨ_Ｖ２として第４のしきい値
ＴＨ４を出力して比較回路７３に供給する。今の場合、
データ滞留量信号ＤＰ１が予め設定されたデータ滞留量
の最小値Ｍｉｎより大きいが第４のしきい値ＴＨ４より
小さいので、比較回路７２は、値「０」ｂ、すなわ
ち、"Ｌ"レベルの検出データＤＴ_Ｖ１を出力するととも
に、比較回路７３も、値「０」ｂ、すなわち、"Ｌ"レベ
ルの検出データＤＴ_Ｖ２を出力する。しかし、パルス発
生回路７４は、値「０」ｂの検出データＤＴ_Ｖ１が供給
されても、基本クロックＣＫに同期して基本クロックＣ
Ｋ１周期分のパルスＰ１を発生することはない。一方、
パルス発生回路７５も、値「０」ｂの検出データＤＴ
_Ｖ２が供給されても、基本クロックＣＫに同期して基本
クロックＣＫ１周期分のパルスＰ２を発生することはな
い。

【００９４】これにより、内部の状態が状態ＳＴ２であ
るシーケンサ７８は、パルス発生回路７４及び７５から
パルスＰ１及びＰ２のいずれも供給されないので、状態
ＳＴ２のままであり、値「２」ｄの選択データＳＤを出
力し続ける。また、ＦＦ７７は、オアゲート７６を介し
てパルス発生回路７４及び７５からパルスＰ１及びＰ２
のいずれも供給されないので、更新タイミング信号ＲＥ
を出力しない。なお、これ以降、分周回路３３から出力
される分周クロックＣＫ１の周波数が周波数ｆ２、すな
わち、２５ＭＨｚのままとなる動作については、上記し
た第２の実施例と略同様であるので、その説明を省略す
る。

【００９５】このような状態において、ＦＩＦＯメモリ
２７のデータ読み出し速度及びモジュール２９のデータ
処理速度が再び遅くなることなどにより、図１２に示す
ように、ＦＩＦＯメモリ２７のデータ滞留量が再び増加
に転じると、ポインタ生成回路２５は、そのような増加
に転じたデータ滞留量に応じたデータ滞留量信号ＤＰ１
をクロック制御回路６１に供給する。これにより、デー
タ滞留量信号ＤＰ１が予め設定された第３のしきい値Ｔ
Ｈ３（図１２の点ｋ参照）より大きくなる。しかし、今
の場合、比較回路７２にはデータ滞留量の最小値Ｍｉｎ
が設定されるとともに、比較回路７３には第４のしきい
値ＴＨ４が設定されているので、比較回路７２及び７３
はいずれも"Ｈ"レベルの検出データＤＴ_Ｖ１及びＤＴ
_Ｖ２を出力しない。したがって、シーケンサ７８の内部
の状態は状態ＳＴ２のままである。シーケンサ７８の内
部の状態は、データ滞留量信号ＤＰ１が、図１２に示す
ように、点ｋからさらに増加した後、点ｌに至るまで、
状態ＳＴ２のままである。

【００９６】このような状態において、ＦＩＦＯメモリ
２７から読み出されるデータ量及びモジュール２９にお
いて処理されるデータ量に比較して、データ処理装置に
供給される入力データＤ１のデータ量が多くなることに
より、図１２に示すように、ＦＩＦＯメモリ２７のデー
タ滞留量もさらに増加すると、ポインタ生成回路２５
は、そのようなさらに増加しつつあるデータ滞留量に応
じたデータ滞留量信号ＤＰ１をクロック制御回路６１に
供給する。これにより、データ滞留量信号ＤＰ１が予め
設定された第４のしきい値ＴＨ４（図１２の点ｌ参照）
より大きくなると、クロック制御回路６１のしきい値判
定回路６３において、比較回路７３は、値「１」、すな
わち、"Ｈ"レベルの検出データＤＴ_Ｖ２を出力する。ま
た、比較回路７２は、データ滞留量信号ＤＰ１が予め設
定されたデータ滞留量の最小値Ｍｉｎより大きいので、
値「０」ｂ、すなわち、"Ｌ"レベルの検出データＤＴ
_Ｖ１を出力し続ける。したがって、パルス発生回路７５
は、値「１」ｂの検出データＤＴ_Ｖ２が供給されると、
基本クロックＣＫに同期して基本クロックＣＫ１周期分
のパルスＰ２を発生する。この基本クロックＣＫ１周期
分のパルスＰ２は、シーケンサ７８に供給されるととも
に、オアゲート７６を介してＦＦ７７に供給される。

【００９７】これにより、シーケンサ７８は、パルス発
生回路７５からパルスＰ２が供給されると、図１８に示
すように、内部の状態を状態ＳＴ２から状態ＳＴ１に遷
移させるとともに、その状態ＳＴ１に対応した値「１」
ｄの選択データＳＤを基本クロックＣＫに同期して出力
する。ＦＦ７７は、オアゲート７６を介してパルス発生
回路７５からパルスＰ２が供給されるので、オアゲート
７６の出力データであるパルスＰ２を基本クロックＣＫ
の立ち上がりに同期して基本クロックＣＫの１周期分保
持した後、更新タイミング信号ＲＥとして出力する。な
お、これ以降の分周率選択回路６４及び分周回路３３
は、上記した第２の実施例における分周率選択回路４４
及び分周回路３３と略同様の動作を行う。これにより、
再び分周率（１／２）、すなわち、周波数ｆ２（５０Ｍ
Ｈｚ）である基本クロックＣＫ１は、ＦＩＦＯメモリ２
７の出力データ用クロック端子、モジュール２９のクロ
ック端子及びＦＩＦＯメモリ２８の入力データ用クロッ
ク端子に供給される。

【００９８】一方、値「１」ｄの選択データＳＤは、し
きい値選択回路７１にも供給される。したがって、しき
い値選択回路７１は、値「１」ｄの選択データＳＤに基
づいて、第１可変しきい値ＴＨ_Ｖ１として第２のしきい
値ＴＨ２を出力して比較回路７２に供給するとともに、
第２可変しきい値ＴＨ_Ｖ２として第３のしきい値ＴＨ３
を出力して比較回路７３に供給する。今の場合、データ
滞留量信号ＤＰ１が予め設定された第３のしきい値ＴＨ
３より大きいが第２のしきい値ＴＨ２より小さいので、
比較回路７２は、値「０」ｂ、すなわち、"Ｌ"レベルの
検出データＤＴ _Ｖ１を出力するとともに、比較回路７３
も、値「０」ｂ、すなわち、"Ｌ"レベルの検出データＤ
Ｔ_Ｖ２を出力する。しかし、パルス発生回路７４は、値
「０」ｂの検出データＤＴ_Ｖ１が供給されても、基本ク
ロックＣＫに同期して基本クロックＣＫ１周期分のパル
スＰ１を発生することはない。一方、パルス発生回路７
５も、値「０」ｂの検出データＤＴ _Ｖ２が供給されて
も、基本クロックＣＫに同期して基本クロックＣＫ１周
期分のパルスＰ２を発生することはない。

【００９９】これにより、内部の状態が状態ＳＴ１であ
るシーケンサ７８は、パルス発生回路７４及び７５から
パルスＰ１及びＰ２のいずれも供給されないので、状態
ＳＴ１のままであり、値「１」ｄの選択データＳＤを出
力し続ける。また、ＦＦ７７は、オアゲート７６を介し
てパルス発生回路７４及び７５からパルスＰ１及びＰ２
のいずれも供給されないので、更新タイミング信号ＲＥ
を出力しない。なお、これ以降、分周回路３３から出力
される分周クロックＣＫ１の周波数が周波数ｆ２、すな
わち、５０ＭＨｚのままとなる動作については、上記し
た第２の実施例と略同様であるので、その説明を省略す
る。シーケンサ７８の内部の状態は、データ滞留量信号
ＤＰ１が、図１２に示すように、点ｌからさらに増加し
た後再び減少して点ｍを通過した後、点ｎに至るまで、
状態ＳＴ１のままである。

【０１００】このような状態において、データ処理装置
に供給される入力データＤ１のデータ量に比較して、Ｆ
ＩＦＯメモリ２７から読み出されるデータ量及びモジュ
ール２９において処理されるデータ量が多くなることに
より、図１２に示すように、ＦＩＦＯメモリ２７のデー
タ滞留量もさらに減少すると、ポインタ生成回路２５
は、そのようなさらに減少しつつあるデータ滞留量に応
じたデータ滞留量信号ＤＰ１をクロック制御回路６１に
供給する。これにより、データ滞留量信号ＤＰ１が予め
設定された第３のしきい値ＴＨ３（図１２の点ｎ参照）
より小さくなると、クロック制御回路６１のしきい値判
定回路６３において、比較回路７２は、値「１」、すな
わち、"Ｈ"レベルの検出データＤＴ_Ｖ１を出力する。ま
た、比較回路７３は、データ滞留量信号ＤＰ１が予め設
定された第２のしきい値ＴＨ２より小さいので、値
「０」ｂ、すなわち、"Ｌ"レベルの検出データＤＴ_Ｖ２
を出力し続ける。したがって、パルス発生回路７４は、
値「１」ｂの検出データＤＴ_Ｖ１が供給されると、基本
クロックＣＫに同期して基本クロックＣＫ１周期分のパ
ルスＰ１を発生する。この基本クロックＣＫ１周期分の
パルスＰ１は、シーケンサ７８に供給されるとともに、
オアゲート７６を介してＦＦ７７に供給される。

【０１０１】これにより、シーケンサ７８は、パルス発
生回路７４からパルスＰ１が供給されると、図１８に示
すように、内部の状態を状態ＳＴ１から状態ＳＴ２に遷
移させるとともに、その状態ＳＴ２に対応した値「２」
ｄの選択データＳＤを基本クロックＣＫに同期して出力
する。ＦＦ７７は、オアゲート７６を介してパルス発生
回路７４からパルスＰ１が供給されるので、オアゲート
７６の出力データであるパルスＰ１を基本クロックＣＫ
の立ち上がりに同期して基本クロックＣＫの１周期分保
持した後、更新タイミング信号ＲＥとして出力する。な
お、これ以降の分周率選択回路６４及び分周回路３３
は、上記した第２の実施例における分周率選択回路４４
及び分周回路３３と略同様の動作を行う。これにより、
再び分周率（１／４）、すなわち、周波数ｆ３（２５Ｍ
Ｈｚ）であるクロックＣＫ１は、ＦＩＦＯメモリ２７の
出力データ用クロック端子、モジュール２９のクロック
端子及びＦＩＦＯメモリ２８の入力データ用クロック端
子に供給される。これにより、この段階でのデータ処理
装置における消費電力が削減される。

【０１０２】このように、この例の構成によれば、比較
回路７２及び７３と、パルス発生回路７４及び７５と、
しきい値選択回路７１と、シーケンサ７８とを設けてい
る。シーケンサ７８は、分周回路３３の分周率を分周率
（１）に設定するための状態ＳＴ０と、上記分周率を分
周率（１／２）に設定するための状態ＳＴ１と、分周率
を分周率（１／４）に設定するための状態ＳＴ２との間
で遷移する。また、シーケンサ７８は、内部の現在の状
態を表しているとともに、分周回路３３の設定すべき分
周率を指定し、かつ、比較回路７２及び７３に設定すべ
きしきい値をも指定する選択データＳＤを出力する。し
きい値選択回路７１は、シーケンサ７８から供給される
選択データＳＤに基づいて、予め設定されている６個の
第１〜第４のしきい値ＴＨ１〜ＴＨ４、データ滞留量の
最大値Ｍａｘ及びデータ滞留量の最小値Ｍｉｎの中か
ら、分周回路３３の分周率を小さくするための第１可変
しきい値ＴＨ_Ｖ１と、分周率を大きくするための第２可
変しきい値ＴＨ_Ｖ２として各々１個ずつ選択する。そし
て、しきい値選択回路７１は、第１可変しきい値ＴＨ
_Ｖ１を比較回路７２へ、第２可変しきい値ＴＨ_Ｖ２を比
較回路７３へ各々供給する。そして、この例の構成にお
いては、データ滞留量に応じて第１可変しきい値ＴＨ
_Ｖ１及びＴＨ_Ｖ２を変更することにより、結果的に、上
記した第２の実施例と同様、３箇所にヒステリシス特性
を持っている。したがって、この例の構成によれば、上
記した第１及び第２の実施例が有する効果はもちろん有
するが、さらに、クロック制御回路の回路規模を削減す
ることができる。

【０１０３】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の各実施例においては、分周クロックの分周率を変更す
る際に参照する対象がＦＩＦＯメモリのデータ滞留量で
ある例を示したが、これに限定されない。この参照対象
は、例えば、各モジュールを構成するＣＰＵ（中央処理
装置）やＤＭＡＣ（ダイレクト・メモリ・アクセス・コ
ントローラ）等のバスマスタによるシステムバスの単位
時間当たりの占有率、データ処理装置におけるデータ処
理の負荷、データ処理装置に供給されるデータの単位時
間当たりの供給量、携帯用電子機器のバッテリ容量や動
作モード、データ処理装置の周囲温度などでも良い。こ
れらを総称して、内部又は外部の要因と呼ぶことにす
る。ここで、携帯用電子機器とは、ノート型、パーム
型、ポケット型等のコンピュータ、携帯情報端末（ＰＤ
Ａ：Personal Digital Assistants）、あるいは携帯電
話、簡易型携帯電話（ＰＨＳ：Personal Handy-phone S
ystem）など、バッテリや乾電池等によって電力を供給
される電子機器をいう。この種の携帯用電子機器におい
ては、動作時間をできるだけ長く確保するために、消費
電流を極力低減する必要があるからである。また、携帯
用電子機器の動作モードとしては、例えば、携帯電話や
ＰＨＳの場合には、電源は投入されているが、使用者が
何等の操作もせず、着信を待ち受けている際に最小限の
表示を表示器に表示する待受モード、この待受モードか
ら所定時間経過後に表示器の焼き付き防止のために表示
器文字等を定期的に表示するスクリーンセーブモード、
使用者が各種の操作を行う操作モード、作成中又は受信
した電子メールを表示器に表示する電子メールモード、
使用者が通話中の通話モードなどがある。また、上記参
照対象として、上記データ滞留量、上記占有率、データ
処理の負荷、上記データ供給量、上記バッテリ容量、上
記動作モード、上記周囲温度を組み合わせても良い。例
えば、バッテリ容量が十分な場合と不十分な場合とでし
きい値を変更したり、バッテリを充電しつつ上記携帯用
電子機器を使用する場合と、バッテリのみで上記携帯用
電子機器を使用する場合とでしきい値を変更する。

【０１０４】また、上述の各実施例においては、分周ク
ロックの周波数に関係なく単に分周率のみを変更する例
を示したが、これに限定されず、周波数が高ければ高い
ほど分周率の変化の幅を狭くするように構成しても良
い。このように構成すれば、分周率の変更前後で分周ク
ロックの周波数が大きく変化しないため、データ滞留量
等の変化が緩やかになり、消費電力をより短時間で低減
することができ、結果として消費電力低減の効果が大き
い。また、変更する分周率の種類は上述の各実施例のよ
うに２個、３個に限らず、４個、５個、６個以上でも良
い。また、ヒステリシス特性の箇所も２箇所、３箇所に
限らず、４箇所、５箇所、６箇所以上でも良い。これに
伴って、第３の実施例におけるシーケンサ７８の状態も
状態ＳＴ０〜ＳＴ２の３つに限らず、４つ、５つ、６つ
以上となり、各状態間で遷移する。また、上述の各実施
例においては、しきい値は予め設定しておく例を示した
が、これに限定されず、しきい値は、外部から変更可能
に構成しても良く、図５や図１２に示すような特性を常
時又は定期的に観測し、その観測結果に基づいて定期的
に変更するように構成しても良い。この変更の際、観測
結果により、分周クロックの周波数が変更される頻度が
高い場合には、隣接するしきい値の間隔を広げるように
構成しても良い。また、しきい値の変更のタイミングと
しては、所望の消費電力低減の効果が得られなかった場
合や、ＦＩＦＯメモリでオーバーランが発生するなどデ
ータ処理装置において誤動作や故障が発生した場合など
が考えられる。

【０１０５】

【発明の効果】以上説明したように、この発明の構成に
よれば、要因の変化量に対して複数のしきい値を設け、
変化量が隣接する２つのしきい値のうち、小さい方より
小さくなった場合には周波数を低くし、変化量が再び小
さい方のしきい値より大きくなった場合でも周波数を高
くせず、変化量が隣接する２つのしきい値のうち、大き
い方より大きくなって初めて周波数を高くし、変化量が
再び大きい方のしきい値より小さくなった場合でも周波
数を低くせず、変化量が小さい方より小さくなって初め
て周波数を低くする。したがって、ＦＩＦＯメモリのデ
ータ滞留量が少ない場合やデータ処理の負荷等が少ない
場合に効率的に消費電力を低減することができ、しかも
設計の自由度も大きい。

【図面の簡単な説明】

【図１】この発明の第１の実施例であるクロック制御回
路の構成を示すブロック図である。

【図２】同回路を適用したデータ処理装置の構成を示す
ブロック図である。

【図３】同回路を構成するしきい値判定回路の構成を示
す回路図である。

【図４】選択データＳＤと、分周率指示データＩＤと分
周率との関係の一例を示す図である。

【図５】同回路を使用した場合におけるＦＩＦＯメモリ
のデータ滞留量の時間特性の一例を示す図である。

【図６】同回路を構成する分周回路の動作を説明するた
めのタイミング・チャートである。

【図７】しきい値を１個だけ設定した場合の不都合点を
説明するための図である。

【図８】この発明の第２の実施例であるクロック制御回
路を適用したデータ処理装置の構成を示すブロック図で
ある。

【図９】同回路の構成を示すブロック図である。

【図１０】同回路を構成するしきい値判定回路の構成を
示す回路図である。

【図１１】選択データＳＤと、分周率指示データＩＤと
分周率との関係の一例を示す図である。

【図１２】同回路を使用した場合におけるＦＩＦＯメモ
リのデータ滞留量の時間特性の一例を示す図である。

【図１３】この発明の第３の実施例であるクロック制御
回路を適用したデータ処理装置の構成を示すブロック図
である。

【図１４】同回路の構成を示すブロック図である。

【図１５】同回路を構成するしきい値判定回路の構成を
示す回路図である。

【図１６】選択データＳＤと、分周率指示データＩＤと
分周率との関係の一例を示す図である。

【図１７】選択データＳＤと、第１可変しきい値ＴＨ
_Ｖ１及び第２可変しきい値ＴＨ_Ｖ２との関係の一例を示
す図である。

【図１８】しきい値判定回路を構成するシーケンサ７８
の状態の遷移を示す状態遷移図である。

【図１９】従来のデータ処理装置の構成例を示すブロッ
ク図である。

【図２０】同装置を構成するクロック制御回路の構成例
を示すブロック図である。

【符号の説明】

２１，２２，４１，４２，６１，６２ クロック制御回
路 ２３ クロック発生回路 ２５，２６ ポインタ生成回路 ２７，２８ ＦＩＦＯメモリ ２９，３０ モジュール ３１，４３，６３ しきい値判定回路 ３２，４４，６４ 分周率選択回路 ３３ 分周回路 ３４，３５，５１〜５４，７２，７３ 比較回路 ３６，３７，５５〜５８，７４，７５ パルス発生回路 ７１ しきい値選択回路 ７８ シーケンサ

Claims (11)

【特許請求の範囲】
1. 【請求項１】 データ処理装置が行うデータ処理に用い
   られるクロックの周波数を前記データ処理装置の内部又
   は外部の要因の変化に応じて制御するクロック制御方法
   であって、 前記要因の変化量に対して複数のしきい値を設け、前記
   変化量が隣接する２つのしきい値のうち、小さい方より
   小さくなった場合には前記周波数を低くし、前記変化量
   が再び前記小さい方のしきい値より大きくなった場合で
   も前記周波数を高くせず、前記変化量が隣接する２つの
   しきい値のうち、大きい方より大きくなって初めて前記
   周波数を高くし、前記変化量が再び前記大きい方のしき
   い値より小さくなった場合でも前記周波数を低くせず、
   前記変化量が前記小さい方より小さくなって初めて前記
   周波数を低くすることを特徴とするクロック制御方法。
2. 【請求項２】 前記要因は、前記データ処理装置を構成
   し、あるクロックに同期して入力データを記憶するとと
   もに、前記あるクロックとは非同期の別個のクロックに
   同期して記憶されたデータを読み出すメモリのデータ滞
   留量、前記データ処理装置を構成するバスマスタによる
   システムバスの単位時間当たりの占有率、前記データ処
   理装置におけるデータ処理の負荷、前記データ処理装置
   に供給されるデータの単位時間当たりの供給量、前記デ
   ータ処理装置に電源を供給するバッテリの容量、前記デ
   ータ処理装置の動作モード、前記データ処理装置の周囲
   温度のうち、少なくとも１つであることを特徴とする請
   求項１記載のクロック制御方法。
3. 【請求項３】 前記クロックは基本クロックを分周する
   ことにより得るとともに、前記周波数は前記分周の分周
   率を変更することにより制御することを特徴とする請求
   項１又は２記載のクロック制御方法。
4. 【請求項４】 前記しきい値は、外部から設定可能に構
   成されていることを特徴とする請求項１乃至３のいずれ
   か１に記載のクロック制御方法。
5. 【請求項５】 データ処理装置が行うデータ処理に用い
   られ、基本クロックを分周して得られるクロックの周波
   数を、前記データ処理装置の内部又は外部の要因の変化
   に応じて分周率を変更することにより制御するクロック
   制御回路であって、 前記要因と複数のしきい値とを比較してその比較結果を
   予め設定された複数の前記分周率のいずれかを選択させ
   るための選択データとして出力するとともに、前記分周
   率を更新するタイミングを示す更新タイミング信号を生
   成するしきい値判定回路と、 予め複数の前記分周率に対応した分周率指示データが設
   定されており、前記選択データに対応した前記分周率を
   指示するための分周率指示データを出力する分周率選択
   回路と、 前記更新タイミング信号が供給されるタイミングで、前
   記分周率指示データがロードされ、前記分周率指示デー
   タに基づいて前記外部クロックを分周する分周回路とを
   備えてなることを特徴とするクロック制御回路。
6. 【請求項６】 前記しきい値判定回路は、 第１のしきい値より前記要因が小さい場合に第１の検出
   データを出力する第１の比較回路と、 前記第１のしきい値より大きく設定された第２のしきい
   値より前記要因が大きい場合に第２の検出データを出力
   する第２の比較回路と、 前記第１の検出データが供給されるごとに第１のパルス
   を発生する第１のパルス発生回路と、 前記第２の検出データが供給されるごとに第２のパルス
   を発生する第１のパルス発生回路とを備え、 前記第１及び前記第２の検出データにより前記選択デー
   タを構成して出力し、前記第１又は第２のパルスを前記
   更新タイミング信号として出力することを特徴とする請
   求項５記載のクロック制御回路。
7. 【請求項７】 前記しきい値判定回路は、 第１のしきい値より前記要因が小さい場合に第１の検出
   データを出力する第１の比較回路と、 前記第１のしきい値より大きく設定された第２のしきい
   値より前記要因が大きい場合に第２の検出データを出力
   する第２の比較回路と、 前記第１のしきい値より小さく設定された第３のしきい
   値より前記要因が小さい場合に第２の検出データを出力
   する第３の比較回路と、 前記第３のしきい値より大きく前記第２のしきい値より
   小さく設定された第４のしきい値より前記要因が大きい
   場合に第４の検出データを出力する第４の比較回路と、 前記第１の検出データが供給されるごとに第１のパルス
   を発生する第１のパルス発生回路と、 前記第２の検出データが供給されるごとに第２のパルス
   を発生する第１のパルス発生回路と、 前記第３の検出データが供給されるごとに第３のパルス
   を発生する第３のパルス発生回路と、 前記第４の検出データが供給されるごとに第４のパルス
   を発生する第４のパルス発生回路とを備え、 前記第１乃至前記第４の検出データにより前記選択デー
   タを構成して出力し、前記第１乃至第４のパルスを前記
   更新タイミング信号として出力することを特徴とする請
   求項５記載のクロック制御回路。
8. 【請求項８】 前記しきい値判定回路は、しきい値選択
   回路と、第１及び第２の比較回路と、第１及び第２のパ
   ルス発生回路と、シーケンサとを備え、 前記しきい値選択回路は、前記シーケンサから供給され
   る前記選択データに基づいて、予め設定されている複数
   のしきい値の中から、前記分周回路の分周率を小さくす
   るための第１可変しきい値と、前記分周率を大きくする
   ための第２可変しきい値として各々１個ずつ選択して出
   力し、 前記第１の比較回路は、前記要因が前記第１可変しきい
   値より小さい場合に第１の検出データを出力し、 前記第２の比較回路は、前記要因が前記第２可変しきい
   値より大きい場合に第２の検出データを出力し、 前記第１のパルス発生回路は、前記第１の検出データが
   供給されるごとに第１のパルスを発生し、 前記第２のパルス発生回路は、前記第２の検出データが
   供給されるごとに第２のパルスを発生し、 前記シーケンサは、前記第１及び第２のパルスに基づい
   て、前記分周回路の分周率を設定するための複数の状態
   に遷移するとともに、現在の状態に対応した前記選択デ
   ータを出力し、 前記第１又は第２のパルスは、前記更新タイミング信号
   として出力されることを特徴とする請求項５記載のクロ
   ック制御回路。
9. 【請求項９】 前記要因は、前記データ処理装置を構成
   し、あるクロックに同期して入力データを記憶するとと
   もに、前記あるクロックとは非同期の別個のクロックに
   同期して記憶されたデータを読み出すメモリのデータ滞
   留量、前記データ処理装置を構成するバスマスタによる
   システムバスの単位時間当たりの占有率、前記データ処
   理装置におけるデータ処理の負荷、前記データ処理装置
   に供給されるデータの単位時間当たりの供給量、前記デ
   ータ処理装置に電源を供給するバッテリの容量、前記デ
   ータ処理装置の動作モード、前記データ処理装置の周囲
   温度のうち、少なくとも１つであることを特徴とする請
   求項５乃至７のいずれか１に記載のクロック制御回路。
10. 【請求項１０】 前記しきい値は、外部から設定可能に
    構成されていることを特徴とする請求項５乃至９のいず
    れか１に記載のクロック制御回路。
11. 【請求項１１】 請求項５乃至１０のいずれか１に記載
    のクロック制御回路を備えてなることを特徴とするデー
    タ処理装置。