JP2015087869A - データ処理装置、データ処理装置の制御方法 - Google Patents
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Abstract
Description
図1に示すように、データ処理装置11は、複数(図1では3つ)のバスマスタ21a〜21dと、1つのバスコントローラ22を有している。バスコントローラ22は、メモリ12に接続されている。メモリ12は例えば、シンクロナスダイナミックランダムアクセスメモリ(SDRAM)である。
詳述すると、情報送信回路63は、ライトキュー62Wに格納された転送要求に基づいて、ライト転送要求を出力したバスマスタに待ち段数を送信する。そして、情報送信回路63は、ライト転送要求のマスタ情報に依存関係のバスマスタ及び機能ブロックの情報が含まれる場合、その依存関係にあるバスマスタに待ち段数と依存情報を送信する。
図7に示すように、クロック制御情報は、機能ブロックに対して、複数の状態に応じて設定された標準のしきい値を含む。標準のしきい値は、その機能ブロックの処理に応じて設定されるものであり、上記した依存関係や後述する動作条件、等が考慮されていないものである。標準のしきい値は、データ処理装置の構成(各バスマスタの構成)に応じて、例えばデータ処理装置の設計のときに設定される。なお、記憶部53aは、例えば電気的に書き換え可能な不揮発性の半導体記憶装置であり、所定の形式(例えばカード形式やプログラム形式)によって外部からクロック制御情報の設定が可能である。
判定回路71には、待ち段数(ライト待ち段数,リード待ち段数)と依存情報(ライト依存情報,リード依存情報)が供給される。また、判定回路71には、図2に示す機能ブロック31a〜33aの動作状況に応じた状況信号SI1a〜SI3aと、転送要求発行回路42aの動作状況に応じた状況信号SITaが供給される。判定回路71は、依存情報と各状況信号SI1a〜SI3a,SITaに基づいて、図2に示す記憶部52a,53aから判定情報,クロック制御情報,動作条件を読み出す。そして、判定回路71は、これらに基づいて、制御信号SC1,SC2,SC3,SCTを出力する。
ステップ101(転送要求発行)において、バスマスタ21aは、ライト転送要求WRaを発行する。このライト転送要求WRaのマスタ情報は、依存関係にある機能ブロックとバスマスタの情報を含む。次いで、ステップ102(キュー情報受信)において、バスマスタ21aは、バスコントローラ22から送信されるマスタ情報と待ち段数を受信する。そして、バスマスタ21aは、他の処理を行う。
ステップ111〜114は、図2に示すライト転送要求WRaに対するバスコントローラ22の処理を示す。ステップ115,116は、図2に示すリード転送要求RRaに対するバスコントローラ22の処理を示す。
ステップ111(転送要求調停)において、バスコントローラ22は、バスマスタ21aからのライト転送要求WRaを受信する。そして、バスコントローラ22は、受信したライト転送要求WRaを調停し、図2に示すライトキュー62Wに格納する。
ステップ115(転送要求調停)において、バスコントローラ22は、受信したリード転送要求RRaを調停し、リードキュー62Rに格納する。次いで、ステップ116(キュー情報通知)において、バスコントローラ22は、リードキュー62Rの状態変化に基づいて、マスタ情報と待ち段数を要求元のバスマスタ21bに通知する。
ステップ121(依存情報取得)において、バスマスタ21bは、図2に示す記憶部53bから、動作すべき機能ブロック(例えば、図2に示す機能ブロック31b)について、参照するデータの有無を示す情報(依存情報)を取得する。
そして、ステップ124(しきい値設定)において、バスマスタ21bは、依存情報に含まれるバスマスタ及び機能ブロックの情報に基づいて、図2に示す記憶部52bの判定情報からしきい値を読み出す。
ステップ127(転送要求発行)において、転送要求発行回路42bは、クロック信号CKTbに基づいて動作し、リード転送要求RRbを発行する。
ステップ129(しきい値設定)において、バスマスタ21bは、マスタ情報に含まれる機能ブロックの情報に基づいて、図2に示す記憶部53bのクロック制御情報から、機能ブロックの状態に対応するしきい値を取得する。
次に、上記のデータ処理装置の作用を説明する。
なお、図11(a)に示す画像G1は、2つのブロックデータにより形成される。
図13〜図16は、データの読み出しに係る回路の動作期間を示す。
図13に示すように、転送要求発行回路41bは、図12に示すデータDX1,DY1を読み出すために、リード転送要求Rx,Ryを順次発行する。
図15に示すように、第1の比較例において、データ格納部32bがデータDY1の格納完了をクロック制御回路43bに通知する。クロック制御回路43bは、通知を受けて縮小処理部31bにクロック信号を供給する。この場合、データDY1の格納完了からデータDX1,DY1の処理を開始するまでに時間を要する。このような時間は、データの処理期間の長期化を招き、データ処理装置における処理速度を低下させる。
(1)バスマスタ21aは、メモリ12に対してデータを格納する機能ブロック31aを有し、バスマスタ21bは、機能ブロック31aがメモリ12に格納したデータを参照する機能ブロック31bを有している。バスマスタ21aの転送要求発行回路41aは、機能ブロック31aの状態と記憶部53aの情報に基づいて、機能ブロック31aと依存関係を持つ機能ブロック31bと、その機能ブロック31bを含むバスマスタ21bを示す依存情報を含むライト転送要求WRaを発行する。バスコントローラ22のライト調停回路61Wは、受信したライト転送要求WRaをライトキュー62Wに格納する。バスコントローラ22の情報送信回路63は、ライトキュー62Wのライト転送要求に基づいて、待ち段数と依存情報を、依存関係のあるバスマスタ21bに送信する。バスマスタ21bのクロック制御回路43bは、受信した依存情報に基づいて、依存関係のあるバスマスタ21aに対応するしきい値を記憶部52bから取得する。そして、クロック制御回路43bは、しきい値と待ち段数に基づいて、転送要求発行回路41bに対するクロック信号CKTbを制御する。
・上記実施形態において、図2では、1つのバスマスタ21aに1つの転送要求発行回路41aを含むように示したが、各機能ブロック31a〜33aに対応する転送要求発行回路を含むようにしてもよい。また、機能ブロック31a〜33aのそれぞれに転送要求発行回路を含めてもよい。
・上記実施形態に対し、図5に示す記憶部51aに格納された情報において、1つの機能ブロックに対して関連付けられた複数の機能ブロックが関連付けられていてもよい。例えば、図1に示すデータ処理装置11において、機能ブロック31aがメモリ12に格納するデータを、バスマスタ21cの機能ブロック32cと、バスマスタ21dの機能ブロック33dが参照する。このような場合、バスコントローラ22は、バスマスタ21aのライト転送要求WRaに基づいて、バスマスタ21c,21dに対して待ち段数と依存情報を送信する。このように、複数の機能ブロックが参照する場合においても、上記実施形態と同様に、バスマスタ21c,21dにおいてクロック信号を制御することが可能となり、消費電力の低減を図ることができる。また、各バスマスタ21c,21dにおいて、好適なタイミングでリード転送要求を発行することができ、処理時間の長期化(処理速度の低下)を抑制することができる。
12 メモリ
21a〜21c バスマスタ
22 バスコントローラ
31a〜33a 機能ブロック
43a クロック制御回路
41a,42a 転送要求発行回路
51a〜53a 記憶部
31b、32b 機能ブロック
43b クロック制御回路
41b,42b 転送要求発行回路
51b〜53b 記憶部
61W ライト調停回路
62W ライトキュー
61R リード調停回路
62R リードキュー
63 情報送信回路
Claims (8)
- 処理したデータをメモリへ格納するための制御情報と前記データの依存関係を示す情報とを含む第1の転送要求を出力する第1のバスマスタと、
マスタ情報と前記データを読み出すための制御信号を含む第2の転送要求を出力する第2のバスマスタと、
前記第1の転送要求と前記第2の転送要求を処理するバスコントローラと、
を有し、
前記依存関係を示す情報は、前記第1のバスマスタの情報と前記第2のバスマスタの情報を含み、
前記バスコントローラは、前記第2のバスマスタに対して、前記第1の転送要求に対する第1の待ち段数と前記依存関係を示す情報とを送信し、
前記第2のバスマスタは、前記第1の待ち段数と前記依存関係を示す情報に基づいて第1のクロック信号を制御するクロック制御回路と、前記第1のクロック信号に基づいて動作し、前記第2の転送要求を発行する転送要求発行回路とを含むこと、
を特徴とするデータ処理装置。 - 前記バスコントローラは、前記第2のバスマスタに対して、前記第2の転送要求に対する第2の待ち段数と前記マスタ情報とを送信し、
前記第2のバスマスタは、
前記データを処理する処理回路を有し、
前記クロック制御回路は、前記第2の待ち段数と前記マスタ情報に基づいて、前記処理回路に対する第2のクロック信号を制御すること、
を特徴とする請求項1に記載のデータ処理装置。 - 前記第1のバスマスタは、
前記依存関係を示す情報を記憶した第1の記憶部と、
前記第1の記憶部から前記依存関係を示す情報を含む前記第1の転送要求を発行する転送要求発行回路と、
を有することを特徴とする請求項2に記載のデータ処理装置。 - 前記第2のバスマスタは、
前記第1のバスマスタに応じた第1のしきい値を記憶した第2の記憶部を有し、
前記クロック制御回路は、前記第1の待ち段数を前記第1のしきい値と比較し、比較結果に応じて前記第1のクロック信号を制御すること、
を特徴とする請求項2または3に記載のデータ処理装置。 - 前記第2のバスマスタは、
前記処理回路に応じた第2のしきい値を記憶した第3の記憶部を有し、
前記クロック制御回路は、前記第2の待ち段数を前記第2のしきい値と比較し、比較結果に応じて前記第2のクロック信号を制御すること、
を特徴とする請求項2〜4の何れか一項に記載のデータ処理装置。 - 前記バスコントローラは、前記第2のバスマスタに対して、前記第2の転送要求に対する第2の待ち段数と前記マスタ情報とを送信し、
前記第2のバスマスタは、
複数の第2の転送要求に応じた複数のデータに基づいて処理を実行する処理回路を含み、
前記クロック制御回路は、
前記複数の第2の転送要求に対する複数の第2の待ち段数を互いに比較し、比較結果に応じて選択した待ち段数と前記マスタ情報に基づいて前記処理回路に対する第2のクロック信号を制御すること、
を特徴とする請求項1に記載のデータ処理装置。 - 処理したデータをメモリへ格納するための制御情報と前記データの依存関係を示す情報とを含む第1の転送要求を出力する第1のバスマスタと、
マスタ情報と前記データを読み出すための制御信号を含む第2の転送要求を出力する第2のバスマスタと、
前記第1の転送要求と前記第2の転送要求を処理するバスコントローラと、
を有し、
前記依存関係を示す情報は、前記第1のバスマスタの情報と前記第2のバスマスタの情報を含み、
前記バスコントローラは、前記第2のバスマスタに対して、前記第1の転送要求に対する第1の待ち段数と前記依存関係を示す情報とを送信し、
前記第2のバスマスタは、前記第2の転送要求を発行する転送要求発行回路に対する第1のクロック信号を、前記第1の待ち段数と前記依存関係を示す情報に基づいて制御すること、
を特徴とするデータ処理装置の制御方法。 - 前記バスコントローラは、前記第2のバスマスタに対して、前記第2の転送要求に対する第2の待ち段数と前記マスタ情報とを送信し、
前記第2のバスマスタは、
前記データを処理する処理回路に対する第2のクロック信号を、前記第2の待ち段数と前記マスタ情報に基づいて制御すること、
を特徴とする請求項7に記載のデータ処理装置の制御方法。
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