JP2005102047A

JP2005102047A - クロック入力回路

Info

Publication number: JP2005102047A
Application number: JP2003335186A
Authority: JP
Inventors: Michiaki Kuroiwa; 通明黒岩
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-09-26
Filing date: 2003-09-26
Publication date: 2005-04-14
Also published as: US20050068083A1

Abstract

【課題】マイクロコンピュータの電源電圧に依存せずに高精度なノイズ除去ができるクロック入力回路を提供する。
【解決手段】このクロック入力回路は、マイクロコンピュータの電源電圧のレベルに基づいて切換制御を行なうためのスイッチ回路４、切換回路５およびプログラマブルレジスタ７を備える。マイクロコンピュータの電源電圧が予め定められた値以上の場合は、シュミットトリガ回路２，３およびコンデンサ６を用いた通常のノイズ除去を行なう。一方、マイクロコンピュータの電源電圧が予め定められた値よりも低い場合は、シュミットトリガ回路２およびフリップフロップ８，９を用いたノイズ除去を行なう。したがって、マイクロコンピュータの電源電圧に依存しない高精度なノイズ除去が実現できる。
【選択図】図１

Description

この発明はクロック入力回路に関し、特に、マイクロコンピュータのクロック入力回路に関する。

マイクロコンピュータのクロック入力回路は、外部からの基準クロック信号を受け、マイクロコンピュータの動作を規定するシステムクロック信号を生成する。

従来のマイクロコンピュータのクロック入力回路では、基準クロック信号の高周波成分をカットするローパスフィルタ、およびローパスフィルタの出力信号を受けてシステムクロック信号を生成するクロック発生回路が設けられる。このクロック入力回路では、マイクロコンピュータの電源電圧が低くなると、ローパスフィルタのカットオフ周波数が低下し、必要な周波数成分までカットされてしまう。しかし、このローパスフィルタを用いない場合、基準クロック信号に高周波のノイズが混入すると、ノイズの影響によりシステムが誤動作することがある。

従来のマイクロコンピュータのパルス発生回路では、発振器の出力クロック信号を波形整形した後分周回路で分周し、分周回路の入力信号または出力信号のうちのどちらか一方を任意に選択して出力する選択回路を設け、選択回路の後段にノイズ除去回路を設けたものが提案されている。選択回路は、動作電源電圧が十分に高いときは分周回路の入力信号を選択し、動作電源電圧が低いときは分周回路の出力信号を選択する。これにより、広範囲の動作電源電圧に対してノイズの影響を受けにくいパルス発生回路が実現できる（たとえば、特許文献１参照）。

また、外部からの基準クロック信号を分周する分周回路、および分周回路の出力信号のエッジのタイミングを変更するエッジタイミング変更回路を設けたことによって、ノイズによる影響を受けにくいクロック信号を発生するクロック発生回路も提案されている。この場合、クロック信号に同期して動作するデジタル回路の誤動作を低減することができる（たとえば、特許文献２参照）。

また、所定のクロックをカウントするアップダウンカウンタを設けて、入力データを積分するデータ抽出回路も提案されている。この場合、雑音による影響を受けにくくなり、伝送されたデータに対してデータ識別誤動作が防止される（たとえば、特許文献３参照）。
特開平１１−８５３６号公報特開２００３−１５７６１号公報特開昭６３−１４５４４号公報

以上のように、従来のマイクロコンピュータのクロック入力回路では、マイクロコンピュータの電源電圧に依存してノイズ除去の精度が低下するという問題があった。

それゆえに、この発明の主たる目的は、マイクロコンピュータの電源電圧に依存せずに高精度なノイズ除去ができるクロック入力回路を提供することである。

この発明に係るクロック入力回路は、マイクロコンピュータのクロック入力回路であって、外部からの基準クロック信号を受ける第１の波形整形回路、その一方電極が第１の波形整形回路からのクロック信号を受け、その他方電極が基準電位を受けるコンデンサ、およびコンデンサの一方電極に現われるクロック信号を波形整形する第２の波形整形回路を含むノイズ除去回路と、第１の波形整形回路からのクロック信号を分周する分周回路と、マイクロコンピュータの電源電圧が予め定められた値よりも高いことを示す第１の制御信号に応答してノイズ除去回路を選択し、マイクロコンピュータの電源電圧が予め定められた値よりも低いことを示す第２の制御信号に応答して分周回路を選択する切換回路と、切換回路によって選択された回路の出力信号に基づいて、マイクロコンピュータを動作させるためのシステムクロック信号を生成するクロック発生回路とを備えたものである。

また、この発明に係る他のクロック入力回路は、マイクロコンピュータのクロック入力回路であって、外部からの基準クロック信号を受ける第１の波形整形回路と、その一方電極が第１の波形整形回路からのクロック信号を受け、その他方電極が基準電位を受ける第１のコンデンサと、その一方電極が基準電位を受ける第２のコンデンサと、マイクロコンピュータの電源電圧が予め定められた値よりも高いことを示す第１の制御信号に応答して、第１の波形整形回路の出力ノードと第２のコンデンサの他方電極とを接続し、マイクロコンピュータの電源電圧が予め定められた値よりも低いことを示す第２の制御信号に応答して、第１の波形整形回路の出力ノードと第２のコンデンサの他方電極とを切離すスイッチング素子と、第１のコンデンサの一方電極に現われるクロック信号を波形整形する第２の波形整形回路と、第２の波形整形回路の出力信号に基づいて、マイクロコンピュータを動作させるためのシステムクロック信号を生成するクロック発生回路とを備えたものである。

この発明に係るクロック入力回路では、外部からの基準クロック信号を受ける第１の波形整形回路、その一方電極が第１の波形整形回路からのクロック信号を受け、その他方電極が基準電位を受けるコンデンサ、およびコンデンサの一方電極に現われるクロック信号を波形整形する第２の波形整形回路を含むノイズ除去回路と、第１の波形整形回路からのクロック信号を分周する分周回路と、マイクロコンピュータの電源電圧が予め定められた値よりも高いことを示す第１の制御信号に応答してノイズ除去回路を選択し、マイクロコンピュータの電源電圧が予め定められた値よりも低いことを示す第２の制御信号に応答して分周回路を選択する切換回路と、切換回路によって選択された回路の出力信号に基づいて、マイクロコンピュータを動作させるためのシステムクロック信号を生成するクロック発生回路とが設けられる。したがって、マイクロコンピュータの電源電圧が予め定められた値よりも高い場合は、ノイズ除去回路を用いた通常のノイズ除去を行なう。一方、マイクロコンピュータの電源電圧が予め定められた値よりも低い場合は、分周回路を用いたノイズ除去を行なう。したがって、マイクロコンピュータの電源電圧が低下しても高精度なノイズ除去が行なわれる。

また、この発明に係る他のクロック入力回路では、外部からの基準クロック信号を受ける第１の波形整形回路と、その一方電極が第１の波形整形回路からのクロック信号を受け、その他方電極が基準電位を受ける第１のコンデンサと、その一方電極が基準電位を受ける第２のコンデンサと、マイクロコンピュータの電源電圧が予め定められた値よりも高いことを示す第１の制御信号に応答して、第１の波形整形回路の出力ノードと第２のコンデンサの他方電極とを接続し、マイクロコンピュータの電源電圧が予め定められた値よりも低いことを示す第２の制御信号に応答して、第１の波形整形回路の出力ノードと第２のコンデンサの他方電極とを切離すスイッチング素子と、第１のコンデンサの一方電極に現われるクロック信号を波形整形する第２の波形整形回路と、第２の波形整形回路の出力信号に基づいて、マイクロコンピュータを動作させるためのシステムクロック信号を生成するクロック発生回路とが設けられる。この場合、マイクロコンピュータの電源電圧が所定の値より低くなっても、ローパスフィルタのカットオフ周波数が所定の周波数よりも低くならないため、外部からの基準クロック信号の必要な周波数成分が除去されるのが防止される。したがって、マイクロコンピュータの電源電圧に依存しない高精度なノイズ除去が実現できる。

実施の形態１．
図１は、この発明の実施の形態１によるクロック入力回路の概略構成を示すブロック図である。図１において、このクロック入力回路は、入力端子１、シュミットトリガ回路２，３、スイッチ回路４、切換回路５、コンデンサ６、プログラマブルレジスタ７、フリップフロップ８，９、およびクロック発生回路１０を備える。

シュミットトリガ回路２およびスイッチ回路４は、入力端子１とノードＮ１との間に直列接続される。コンデンサ６は、ノードＮ１と接地電位ＧＮＤのラインとの間に接続される。シュミットトリガ回路３および切換回路５は、ノードＮ１とクロック発生回路１０との間に直列接続される。フリップフロップ８は、そのクロック入力端子Ｃがシュミットトリガ回路２の出力ノードＮ２に接続され、その負論理出力端子／Ｑがそのデータ入力端子Ｄに接続される。フリップフロップ９は、そのクロック入力端子Ｃがフリップフロップ８の正論理出力端子Ｑに接続され、その負論理出力端子／Ｑがそのデータ入力端子Ｄに接続されるとともに、切換回路５に接続される。フリップフロップ８，９は、それぞれ分周回路を構成している。プログラマブルレジスタ７の出力信号は、スイッチ回路４、切換回路５、フリップフロップ８のセット入力端子Ｓ、およびフリップフロップ９のリセット入力端子Ｒに与えられる。

シュミットトリガ回路２は、入力端子１を介して外部からの基準クロック信号ＣＬＫ０を受け、基準クロック信号ＣＬＫ０を波形整形してスイッチ回路４、およびフリップフロップ８に与える。プログラマブルレジスタ７の設定データは、マイクロコンピュータの電源電圧が所定の値以上の場合は“０”に設定され、マイクロコンピュータの電源電圧が所定の値よりも低い場合は “１”に設定される。プログラマブルレジスタ７は、その設定データが“０”の場合は「Ｌ」レベルの制御信号を出力し、その設定データが“１”の場合は「Ｈ」レベルの制御信号を出力する。

スイッチ回路４は、プログラマブルレジスタ７からの制御信号が「Ｌ」レベルのときはシュミットトリガ回路２とノードＮ１とを接続し、プログラマブルレジスタ７からの制御信号が「Ｈ」レベルのときはシュミットトリガ回路２とノードＮ１とを切離す。すなわち、プログラマブルレジスタ７からの制御信号が「Ｌ」レベルのときは、シュミットトリガ回路２の出力抵抗およびコンデンサ６がローパスフィルタ（ＲＣ積分回路）を構成し、入力信号の高周波成分をカットして高周波のノイズを除去する。シュミットトリガ回路３は、ローパスフィルタの出力信号を波形整形する。

切換回路５は、プログラマブルレジスタ７からの制御信号が「Ｌ」レベルのときはシュミットトリガ回路３とクロック発生回路１０とを接続し、プログラマブルレジスタ７からの制御信号が「Ｈ」レベルのときはフリップフロップ９とクロック発生回路１０とを接続する。

このように、マイクロコンピュータの電源電圧が所定の値以上の場合は、シュミットトリガ回路２，３およびコンデンサ６を用いた通常のノイズ除去が行なわれる。一方、マイクロコンピュータの電源電圧が所定の値よりも低い場合は、シュミットトリガ回路２およびフリップフロップ８，９を用いたノイズ除去が行なわれる。

フリップフロップ８は、プログラマブルレジスタ７からの制御信号が「Ｌ」レベルの場合は非活性化され、正論理出力端子Ｑから「Ｈ」レベルの信号を出力する。一方、プログラマブルレジスタ７からの制御信号が「Ｈ」レベルの場合は活性化され、シュミットトリガ回路２からのクロック信号を２分周（周波数を１／２に分周）する。すなわち、クロック入力端子Ｃに入力されるクロック信号の立上がりエッジに応じて出力信号の論理レベルを反転させる。フリップフロップ９は、プログラマブルレジスタ７からの制御信号が「Ｌ」レベルのときは場合は非活性化され、負論理出力端子／Ｑから「Ｈ」レベルの信号を出力する。一方、プログラマブルレジスタ７からの制御信号が「Ｈ」レベルのときは活性化され、フリップフロップ８の正論理出力端子Ｑからのクロック信号を２分周（周波数を１／２に分周）する。すなわち、クロック入力端子Ｃに入力されるクロック信号の立上がりエッジに応じて出力信号の論理レベルを反転させる。

クロック発生回路１０は、切換回路５を介してシュミットトリガ回路３またはフリップフロップ９からのクロック信号を受け、互いに相補なシステムクロック信号ＣＬＫ１，ＣＬＫ２を生成してＣＰＵ（Central Processing Unit：中央演算処理装置）に与える。

図２は、クロック発生回路１０の構成を示す回路図である。図２において、このクロック発生回路１０は、ＮＯＲ回路１１，１２、インバータ１３〜１７を含む。

ＮＯＲ回路１１は、その一方入力端子が切換回路５からのクロック信号を受け、その他方入力端子がインバータ１７の出力信号を受ける。ＮＯＲ回路１２は、その一方入力端子がインバータ１３を介して切換回路５からのクロック信号を受け、その他方入力端子がインバータ１５の出力信号を受ける。インバータ１５は、インバータ１４を介してＮＯＲ回路１１の出力信号を受け、システムクロック信号ＣＬＫ１を出力する。インバータ１７は、インバータ１６を介してＮＯＲ回路１２の出力信号を受け、システムクロック信号ＣＬＫ２を出力する。

切換回路５からのクロック信号が「Ｌ」レベルのとき、インバータ１３の出力信号が「Ｈ」レベルになるため、ＮＯＲ回路１２の出力信号が「Ｌ」レベルになる。これに応じて、インバータ１７からのシステムクロック信号ＣＬＫ２は「Ｌ」レベルになる。このとき、ＮＯＲ回路１１の出力信号は「Ｈ」レベルになるため、インバータ１５からのシステムクロック信号ＣＬＫ１は「Ｈ」レベルになる。

切換回路５からのクロック信号が「Ｈ」レベルのとき、ＮＯＲ回路１１の出力信号は「Ｌ」レベルになる。これに応じて、インバータ１５からのシステムクロック信号ＣＬＫ１は「Ｌ」レベルになる。このとき、ＮＯＲ回路１２の出力信号は「Ｈ」レベルになるため、インバータ１７からのシステムクロック信号ＣＬＫ２は「Ｈ」レベルになる。

このように、クロック発生回路１０は、切換回路５からのクロック信号に基づいて、互いに相補なシステムクロック信号ＣＬＫ１，ＣＬＫ２を生成する。なお、図示しないが、切換回路５とクロック発生回路１０との間に分周回路を設けてもよい。この場合、分周回路がクロック発生回路１０への入力クロック信号を分周する。このため、クロック発生回路１０は、周波数の低いシステムクロック信号ＣＬＫ１，ＣＬＫ２を生成する。

次に、クロック入力回路の動作について説明する。図３は、外部からの基準クロック信号ＣＬＫ０にノイズが混入しない場合のクロック入力回路の動作を示すタイムチャートである。図３において、時刻ｔ０にマイクロコンピュータの電源電圧が所定の値よりも低くなったことに応じて、プログラマブルレジスタ７の設定データが“０”から“１”に切換えられる。

時刻ｔ０までの期間において、プログラマブルレジスタ７の設定データが“０”にされる。プログラマブルレジスタ７は、設定データ“０”に基づいて、スイッチ回路４、切換回路５およびフリップフロップ８，９に「Ｌ」レベルの制御信号を与える。スイッチ回路４は、プログラマブルレジスタ７からの「Ｌ」レベルの制御信号に応じて、シュミットトリガ回路２とノードＮ１とを接続する。切換回路５は、プログラマブルレジスタ７からの「Ｌ」レベルの制御信号に応じて、シュミットトリガ回路３とクロック発生回路１０とを接続する。シュミットトリガ回路２の出力ノードＮ２を伝達する信号は、シュミットトリガ回路２によって基準クロック信号ＣＫＬ０が論理的に反転された波形になる。このとき、出力ノードＮ２を伝達する信号は、コンデンサ６によってなまった波形になっている。また、フリップフロップ８，９は、プログラマブルレジスタ７からの「Ｌ」レベルの制御信号に応じて、ノードＮ３，Ｎ４の電位を「Ｈ」レベルに保持する。ここで、ノードＮ３はフリップフロップ８とフリップフロップ９の間のノードであり、ノードＮ４はフリップフロップ９と切換回路５の間のノードである。

時刻ｔ０に、プログラマブルレジスタ７の設定データが “１”に切換えられる。プログラマブルレジスタ７は、スイッチ回路４、切換回路５およびフリップフロップ８，９への制御信号を「Ｈ」レベルに立上げる。これに応じて、スイッチ回路４はシュミットトリガ回路２とノードＮ１とを切離し、切換回路５はフリップフロップ９とクロック発生回路１０とを接続する。

時刻ｔ０以降は、出力ノードＮ２はコンデンサ６の影響を受けないため、出力ノードＮ２を伝達する信号の波形はなまらない。また、フリップフロップ８は、プログラマブルレジスタ７からの制御信号が「Ｈ」レベルにされたこと応じて、出力ノードＮ２からのクロック信号を２分周（周波数を１／２に分周）してノードＮ３に出力する。フリップフロップ９は、プログラマブルレジスタ７からの制御信号が「Ｈ」レベルにされたこと応じて、ノードＮ３からのクロック信号を２分周（周波数を１／２に分周）してノードＮ４に出力する。

時刻ｔ１において、基準クロック信号ＣＬＫ０が「Ｌ」レベルに立下げられたことに応じて、出力ノードＮ２の電位は「Ｈ」レベルに立上げられる。これに応じて、ノードＮ３の電位が「Ｌ」レベルに立下げられる。

時刻ｔ２において、基準クロック信号ＣＬＫ０が「Ｌ」レベルに立下げられたことに応じて、出力ノードＮ２の電位は「Ｈ」レベルに立上げられる。これに応じて、ノードＮ３の電位が「Ｈ」レベルに立上げられ、ノードＮ４の電位は「Ｌ」レベルに立下げられる。時刻ｔ３において、基準クロック信号ＣＬＫ０が「Ｌ」レベルに立下げられたことに応じて、出力ノードＮ２の電位は「Ｈ」レベルに立上げられる。これに応じて、ノードＮ３の電位が「Ｌ」レベルに立下げられる。

時刻ｔ４において、基準クロック信号ＣＬＫ０が「Ｌ」レベルに立下げられたことに応じて、出力ノードＮ２の電位は「Ｈ」レベルに立上げられる。これに応じて、ノードＮ３の電位が「Ｈ」レベルに立上げられ、ノードＮ４の電位は「Ｈ」レベルに立上げられる。このように、シュミットトリガ回路２のからのクロック信号は、フリップフロップ８，９によって４分周（周波数が１／４に分周）されてクロック発生回路１０に与えられる。

図４は、外部からの基準クロック信号ＣＬＫ０にノイズが混入した場合のクロック入力回路の動作を示すタイムチャートである。図４において、時刻ｔ０にマイクロコンピュータの電源電圧が所定の値よりも低くなったことに応じて、プログラマブルレジスタ７の設定データが“０”から“１”に切換えられる。

時刻ｔ１までの信号波形は、図３に示した信号波形と同じである。時刻ｔ１と時刻ｔ２の間の時刻ｔ１０において、パルス幅の短いスパイクノイズが基準クロック信号ＣＬＫ０に混入する。基準クロック信号ＣＬＫ０に混入したスパイクノイズは、出力ノードＮ２に伝達する。出力ノードＮ２に伝達したスパイクノイズの立上がりエッジに応じて、ノードＮ３の電位が「Ｈ」レベルに立上げられる。これに応じて、ノードＮ４の電位は「Ｌ」レベルに立下げられる。

時刻ｔ２において、基準クロック信号ＣＬＫ０が「Ｌ」レベルに立下げられたことに応じて、出力ノードＮ２の電位は「Ｈ」レベルに立上げられる。これに応じて、ノードＮ３の電位が「Ｌ」レベルに立下げられる。

時刻ｔ３において、基準クロック信号ＣＬＫ０が「Ｌ」レベルに立下げられたことに応じて、出力ノードＮ２の電位は「Ｈ」レベルに立上げられる。これに応じて、ノードＮ３の電位が「Ｈ」レベルに立上げられ、ノードＮ４の電位は「Ｈ」レベルに立下げられる。

時刻ｔ４において、基準クロック信号ＣＬＫ０が「Ｌ」レベルに立下げられたことに応じて、出力ノードＮ２の電位は「Ｈ」レベルに立上げられる。これに応じて、ノードＮ３の電位が「Ｌ」レベルに立下げられる。

このように、基準クロック信号ＣＬＫ０にスパイクノイズが混入した場合、ノードＮ４を伝達する信号は、スパイクノイズが混入しない場合（図３参照）に比べて、基準クロック信号ＣＬＫ０の１周期分だけ位相が進んだ波形になる。このように、基準クロック信号ＣＬＫ０にパルス幅の短いノイズが混入した場合でも、ノイズの波形がフリップフロップ８，９によって分周される結果、ノードＮ４にはパルス幅の短いクロック信号は伝達しない。このとき、クロック発生回路１０で生成されるシステムクロック信号ＣＬＫ１，ＣＬＫ２の周波数は低くなり、ＣＰＵの処理速度が低下するが、システムの誤動作は発生しない。

従来のマイクロコンピュータのクロック入力回路では、フリップフロップ８，９が設けられていなかった。マイクロコンピュータの電源電圧が低下すると、シュミットトリガ回路２に供給される電圧も同様に低下する。このため、シュミットトリガ回路２を構成するトランジスタのドライブ能力が低下し、シュミットトリガ回路２の出力抵抗が大きくなる。これにより、シュミットトリガ回路２の出力抵抗およびコンデンサ６によって構成されるローパスフィルタ（ＲＣ積分回路）のＣＲ時定数が大きくなる。したがって、ローパスフィルタのカットオフ周波数が低下し、外部からの基準クロック信号ＣＬＫ０の必要な周波数成分まで除去されてしまうことがあった。

しかし、この実施の形態１では、フリップフロップ８，９が設けられる。マイクロコンピュータの電源電圧が所定の値以上の場合は、プログラマブルレジスタ７の設定データを“０”に設定することによって、シュミットトリガ回路２，３およびコンデンサ６を用いた通常のノイズ除去を行なう。一方、マイクロコンピュータの電源電圧が所定の値よりも低い場合は、プログラマブルレジスタ７の設定データを“１”に設定することによって、シュミットトリガ回路２およびフリップフロップ８，９を用いたノイズ除去を行なう。したがって、マイクロコンピュータの電源電圧に依存しない高精度なノイズ除去が実現できる。

実施の形態１の変更例．
図５は、この発明の実施の形態１の変更例によるクロック入力回路の概略構成を示すブロック図であって、図１と対比される図である。図５のクロック入力回路を参照して、図１のクロック入力回路と異なる点は、ＮチャネルＭＯＳトランジスタ２１が追加されている点である。

ＮチャネルＭＯＳトランジスタ２１は、ノードＮ１と接地電位ＧＮＤのラインとの間に接続され、そのゲートはプログラマブルレジスタ７からの制御信号を受ける。ＮチャネルＭＯＳトランジスタ２１は、プログラマブルレジスタ７からの制御信号が「Ｌ」レベルの場合は非導通になり、「Ｈ」レベルの場合は導通する。

プログラマブルレジスタ７の設定データが“１”のとき、スイッチ回路４はプログラマブルレジスタ７からの「Ｈ」レベルの制御信号を受けて、シュミットトリガ回路２とノードＮ１とを切離す。このとき、ＮチャネルＭＯＳトランジスタ２１が設けられていない場合は、シュミットトリガ回路３の入力信号の電位が不定の状態となってしまう。このため、シュミットトリガ回路３に不要な貫通電流が流れ、マイクロコンピュータの消費電流が大きくなる。

しかし、この実施の形態１の変更例では、ＮチャネルＭＯＳトランジスタ２１を設けたことによって、プログラマブルレジスタ７の設定データが“１”のとき、シュミットトリガ回路３の入力信号の電位を接地電位ＧＮＤに固定する。これにより、シュミットトリガ回路３に不要な貫通電流が流れるのが防止される。したがって、マイクロコンピュータの消費電流が低減される。

実施の形態１の他の変更例．
図６は、この発明の実施の形態１の他の変更例によるクロック入力回路の概略構成を示すブロック図であって、図５と対比される図である。図６のクロック入力回路を参照して、図５のクロック入力回路と異なる点は、ＡＮＤ回路３１が追加されている点である。

ＡＮＤ回路３１は、その一方入力端子がシュミットトリガ回路２の出力ノードＮ２に接続され、その他方入力端子がプログラマブルレジスタ７からの制御信号を受け、その出力端子がフリップフロップ８のクロック入力端子Ｃに接続される。

プログラマブルレジスタ７の設定データが“０”のとき、フリップフロップ８，９は使用されない。このとき、ＡＮＤ回路３１が設けられていない場合は、フリップフロップ８のクロック入力端子がシュミットトリガ回路２からのクロック信号を受け、フリップフロップ８，９に不要な動作電流が流れてしまう。

しかし、この実施の形態１の他の変更例では、ＡＮＤ回路３１を設けたことによって、プログラマブルレジスタ７の設定データが“０”のとき、フリップフロップ８のクロック入力端子の電位が「Ｌ」レベルに固定される。これにより、フリップフロップ８，９に不要な動作電流が流れるのが防止される。

実施の形態２．
図７は、この発明の実施の形態２によるクロック入力回路の概略構成を示すブロック図であって、図６と対比される図である。図７のクロック入力回路を参照して、図６のクロック入力回路と異なる点は、プログラマブルレジスタ７が電圧検出回路４１で置換されている点である。

電圧検出回路４１は、マイクロコンピュータの電源電圧を検出し、マイクロコンピュータの電源電圧が所定の値以上の場合は「Ｌ」レベルの制御信号を出力し、マイクロコンピュータの電源電圧が所定の値よりも低い場合は「Ｈ」レベルの制御信号を出力する。電圧検出回路４１からの制御信号は、スイッチ回路４、切換回路５、ＮチャネルＭＯＳトランジスタ２１、フリップフロップ８のセット入力端子Ｓ、フリップフロップ９のリセット入力端子ＲおよびＡＮＤ回路３１の入力端子に与えられる。

電圧検出回路４１からの制御信号が「Ｌ」レベルの場合は、シュミットトリガ回路２，３およびコンデンサ６を用いた通常のノイズ除去を行ない、電圧検出回路４１からの制御信号が「Ｈ」レベルの場合は、シュミットトリガ回路２およびフリップフロップ８，９を用いたノイズ除去を行なう。

なお、シュミットトリガ回路２，３およびコンデンサ６を用いて通常のノイズ除去を行なう場合は、マイクロコンピュータの電源電圧が十分に高く、外部からの基準クロック信号ＣＬＫ０の必要な周波数成分は除去されないものとする。

実施の形態１に示したようにプログラマブルレジスタ７を用いた場合、マイクロコンピュータの電源電圧のレベルを監視して、マイクロコンピュータの電源電圧のレベルに応じてプログラマブルレジスタ７の設定データを変更する必要がある。しかし、この実施の形態２では、マイクロコンピュータの電源電圧のレベルに応じて、電圧検出回路４１からの制御信号の論理レベルが自動的に切換えられるため、手間が省ける。

実施の形態２の変更例．
図８は、この発明の実施の形態２の変更例によるクロック入力回路の概略構成を示すブロック図であって、図７と対比される図である。図８のクロック入力回路を参照して、図７のクロック入力回路と異なる点は、電圧検出回路４１が削除され、電圧検出回路４１からの制御信号に代わってＣＰＵからのウェイト信号ＷＴが用いられている点である。

ＣＰＵは、要求している資源（たとえば、入出力機器）が空くのを待っている状態や、メッセージの到達を待っている状態などのウェイト状態において、ウェイト信号ＷＴを活性化レベルの「Ｈ」レベルにする。また、通常動作時はウェイト信号ＷＴを非活性化レベルの「Ｌ」レベルにする。このウェイト信号ＷＴは、外部からの制御信号、またはＣＰＵの内部タイマからのオーバーフロー信号（タイマが所定の時間を超えてカウントした場合に活性化される信号）などをトリガとして、その論理レベルが切換えられる。

ＣＰＵからのウェイト信号ＷＴが「Ｌ」レベルの場合は、シュミットトリガ回路２，３およびコンデンサ６を用いた通常のノイズ除去を行ない、ウェイト信号ＷＴが「Ｈ」レベルの場合は、シュミットトリガ回路２およびフリップフロップ８，９を用いたノイズ除去を行なう。

なお、ここでは、ＣＰＵがウェイト状態（ウェイト信号ＷＴが「Ｈ」レベル）である場合はマイクロコンピュータの電源電圧が低く、通常動作時（ウェイト信号ＷＴが「Ｌ」レベル）はマイクロコンピュータの電源電圧が十分に高いことを利用している。

したがって、この実施の形態２の変更例では、ＣＰＵからのウェイト信号ＷＴを用いることによって、マイクロコンピュータの電源電圧のレベルに応じた適切なノイズ除去が行なわれる。

実施の形態３．
図９は、この発明の実施の形態３によるクロック入力回路の概略構成を示すブロック図であって、図６と対比される図である。図９のクロック入力回路を参照して、図６のクロック入力回路と異なる点は、クロック発生回路１０がクロック発生回路５１で置換されている点である。

図１０は、クロック発生回路５１の構成を示す回路図であって、図２と対比される図である。図１０のクロック発生回路５１を参照して、図２のクロック発生回路１０と異なる点は、インバータ５２が追加されている点である。

図１０において、インバータ５２は、切換回路５からのクロック信号を受け、周辺回路用のクロック信号ＣＬＫ１１を出力する。この周辺回路用のクロック信号ＣＬＫ１１と、ＣＰＵ用のシステムクロック信号ＣＬＫ１，ＣＬＫ２とは位相や振幅が異なる。周辺回路用のクロック信号ＣＬＫ１１は、Ａ／Ｄ（Analog to Digital）変換器、タイマ、シリアル入出力回路などに供給される。これにより、マイクロコンピュータの電源電圧が低く、シュミットトリガ回路２およびフリップフロップ８，９を用いたノイズ除去が行なわれる場合、ＣＰＵ用のシステムクロック信号ＣＬＫ１，ＣＬＫ２および周辺回路用のクロックＣＬＫ１１の周波数が共通に低くされる。

実施の形態１，２に示したように、クロック発生回路１０が周辺回路用のクロック信号ＣＬＫ１１を生成しない場合、マイクロコンピュータの電源電圧が低くなると、フリップフロップ８，９によってＣＰＵへ供給されるシステムクロック信号ＣＬＫ１，ＣＬＫ２の周波数が低くされるが、周辺回路へ供給されるクロック信号ＣＬＫ１１の周波数は低くされない。この場合、システムが誤動作する可能性がある。

しかし、この実施の形態３では、ＣＰＵ用のシステムクロック信号ＣＬＫ１，ＣＬＫ２および周辺回路用のクロック信号ＣＬＫ１１を共通に制御することによって、システムが誤動作するのが防止される。

なお、ここでは、周辺回路用のクロック信号ＣＬＫ１１を生成するためにインバータ５２を１つだけ設けた場合について説明したが、インバータの数は任意である。たとえば、複数のインバータを直列に設けても、複数のインバータを並列に設けてもよい。複数のインバータを並列に設けて周辺回路用の複数のクロック信号を生成した場合、異なるクロック信号を必要とする複数の周辺回路に対して異なるクロック信号を供給することができる。

実施の形態４．
図１１は、この発明の実施の形態４によるクロック入力回路の概略構成を示すブロック図であって、図１と対比される図である。図１１のクロック入力回路を参照して、図１のクロック入力回路と異なる点は、スイッチ回路４、切換回路５およびフリップフロップ８，９が削除され、スイッチ回路６１およびコンデンサ６２が追加されている点である。

スイッチ回路６１およびコンデンサ６２は、プログラマブルレジスタ７からの制御信号が「Ｌ」レベルのときはノードＮ１とコンデンサ６２とを接続し、プログラマブルレジスタ７からの制御信号が「Ｈ」レベルのときはノードＮ１とコンデンサ６２とを切離す。すなわち、プログラマブルレジスタ７からの制御信号が「Ｌ」レベルのときは、シュミットトリガ回路２の出力抵抗およびコンデンサ６，６２がローパスフィルタ（ＲＣ積分回路）を構成し、プログラマブルレジスタ７からの制御信号が「Ｈ」レベルのときは、シュミットトリガ回路２の出力抵抗およびコンデンサ６がローパスフィルタ（ＲＣ積分回路）を構成する。

従来のマイクロコンピュータのクロック入力回路では、スイッチ回路６１およびコンデンサ６２が設けられていなかった。マイクロコンピュータの電源電圧が低下すると、シュミットトリガ回路２に供給される電圧も同様に低下する。このため、シュミットトリガ回路２を構成するトランジスタのドライブ能力が低下し、シュミットトリガ回路２の出力抵抗が大きくなる。これにより、シュミットトリガ回路２の出力抵抗およびコンデンサ６によって構成されるローパスフィルタ（ＲＣ積分回路）のＣＲ時定数が大きくなる。したがって、ローパスフィルタのカットオフ周波数が低下し、外部からの基準クロック信号ＣＬＫ０の必要な周波数成分まで除去されてしまうことがあった。

しかし、この実施の形態４では、スイッチ回路６１およびコンデンサ６２が設けられる。マイクロコンピュータの電源電圧が所定の値以上の場合は、プログラマブルレジスタ７の設定データを“０”に設定することによって、シュミットトリガ回路２，３およびコンデンサ６，６２を用いたノイズ除去を行なう。一方、マイクロコンピュータの電源電圧が所定の値よりも低い場合は、プログラマブルレジスタ７の設定データを“１”に設定することによって、シュミットトリガ回路２，３およびコンデンサ６を用いたノイズ除去を行なう。したがって、マイクロコンピュータの電源電圧が所定の値よりも低くなると、シュミットトリガ回路２の出力抵抗が大きくなるが、スイッチ回路６１によってノードＮ１とコンデンサ６２とを切離すことで、ローパスフィルタ（ＲＣ積分回路）のＣＲ時定数が小さくされる。このため、マイクロコンピュータの電源電圧が所定の値より低くなっても、ローパスフィルタのカットオフ周波数が所定の周波数よりも低くならないため、外部からの基準クロック信号ＣＬＫ０の必要な周波数成分が除去されるのが防止される。したがって、マイクロコンピュータの電源電圧に依存しない高精度なノイズ除去が実現できる。

なお、ここでは、プログラマレジスタ７を用いてスイッチ回路６１を制御する場合について説明したが、プログラマレジスタ７に代わって、図７に示した電圧検出回路４１、または図８に示したウェイト信号ＷＴを用いてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１によるクロック入力回路の概略構成を示すブロック図である。図１に示したクロック発生回路の構成を示す回路図である。基準クロック信号ＣＬＫ０にノイズが混入しない場合のクロック入力回路の動作を示すタイムチャートである。基準クロック信号ＣＬＫ０にノイズが混入した場合のクロック入力回路の動作を示すタイムチャートである。この発明の実施の形態１の変更例によるクロック入力回路の概略構成を示すブロック図である。この発明の実施の形態１の他の変更例によるクロック入力回路の概略構成を示すブロック図である。この発明の実施の形態２によるクロック入力回路の概略構成を示すブロック図である。この発明の実施の形態２の変更例によるクロック入力回路の概略構成を示すブロック図である。この発明の実施の形態３によるクロック入力回路の概略構成を示すブロック図である。図９に示したクロック発生回路の構成を示す回路図である。この発明の実施の形態４によるクロック入力回路の概略構成を示すブロック図である。

符号の説明

１入力端子、２，３シュミットトリガ回路、４，６１スイッチ回路、５切換回路、６，６２コンデンサ、７プログラマブルレジスタ、８，９フリップフロップ、１０，５１クロック発生回路、１１，１２ＮＯＲ回路、１３〜１７，５２インバータ、２１ＮチャネルＭＯＳトランジスタ、３１ＡＮＤ回路、４１電圧検出回路。

Claims

マイクロコンピュータのクロック入力回路であって、
外部からの基準クロック信号を受ける第１の波形整形回路と、その一方電極が前記第１の波形整形回路からのクロック信号を受け、その他方電極が基準電位を受けるコンデンサと、前記コンデンサの一方電極に現われるクロック信号を波形整形する第２の波形整形回路とを含むノイズ除去回路、
前記第１の波形整形回路からのクロック信号を分周する分周回路、
前記マイクロコンピュータの電源電圧が予め定められた値よりも高いことを示す第１の制御信号に応答して前記ノイズ除去回路を選択し、前記マイクロコンピュータの電源電圧が前記予め定められた値よりも低いことを示す第２の制御信号に応答して前記分周回路を選択する切換回路、および
前記切換回路によって選択された回路の出力信号に基づいて、前記マイクロコンピュータを動作させるためのシステムクロック信号を生成するクロック発生回路を備える、クロック入力回路。
さらに、前記第１の波形整形回路の出力ノードと前記第２の波形整形回路の入力ノードとの間に接続され、前記第１の制御信号に応答して導通し、前記第２の制御信号に応答して非導通になる第１のスイッチング素子を備える、請求項１に記載のクロック入力回路。
さらに、前記第２の波形整形回路の入力ノードと前記基準電位のラインとの間に接続され、前記第１の制御信号に応答して非導通になり、前記第２の制御信号に応答して導通する第２のスイッチング素子を備える、請求項１または請求項２に記載のクロック入力回路。
前記分周回路は、前記第１の制御信号に応答して非活性化され、前記第２の制御信号に応答して活性化される、請求項１から請求項３までのいずれかに記載のクロック入力回路。
さらに、前記第１の波形整形回路の出力ノードと前記分周回路の入力ノードとの間に設けられ、前記第１の制御信号に応答して前記第１の波形整形回路からのクロック信号を遮断し、前記第２の制御信号に応答して前記第１の波形整形回路からのクロック信号を前記分周回路に伝達するゲート回路を備える、請求項１から請求項４までのいずれかに記載のクロック入力回路。
マイクロコンピュータのクロック入力回路であって、
外部からの基準クロック信号を受ける第１の波形整形回路、
その一方電極が前記第１の波形整形回路からのクロック信号を受け、その他方電極が基準電位を受ける第１のコンデンサ、
その一方電極が前記基準電位を受ける第２のコンデンサ、
前記マイクロコンピュータの電源電圧が予め定められた値よりも高いことを示す第１の制御信号に応答して、前記第１の波形整形回路の出力ノードと前記第２のコンデンサの他方電極とを接続し、前記マイクロコンピュータの電源電圧が前記予め定められた値よりも低いことを示す第２の制御信号に応答して、前記第１の波形整形回路の出力ノードと前記第２のコンデンサの他方電極とを切離すスイッチング素子、
前記第１のコンデンサの一方電極に現われるクロック信号を波形整形する第２の波形整形回路、および
前記第２の波形整形回路の出力信号に基づいて、前記マイクロコンピュータを動作させるためのシステムクロック信号を生成するクロック発生回路を備える、クロック入力回路。
前記クロック発生回路は、周辺回路を動作させるためのクロック信号をさらに生成する、請求項１から請求項６までのいずれかに記載のクロック入力回路。
前記第１および第２の波形整形回路はシュミットトリガ回路である、請求項１から請求項７までのいずれかに記載のクロック入力回路。
さらに、設定データに基づいて前記第１および第２の制御信号を出力するプログラマブルレジスタを備える、請求項１から請求項８までのいずれかに記載のクロック入力回路。
さらに、前記マイクロコンピュータの電源電圧を検出し、検出結果に基づいて前記第１および第２の制御信号を出力する電圧検出回路を備える、請求項１から請求項８までのいずれかに記載のクロック入力回路。
前記第１の制御信号は、前記マイクロコンピュータの動作状態を示す第１のウェイト信号であり、前記第２の制御信号は、前記マイクロコンピュータの待機状態を示す第２のウェイト信号である、請求項１から請求項８までのいずれかに記載のクロック入力回路。