JPH05299985A - デジタル処理装置及びデジタルローパスフィルタ回路 - Google Patents
デジタル処理装置及びデジタルローパスフィルタ回路Info
- Publication number
- JPH05299985A JPH05299985A JP4122592A JP12259292A JPH05299985A JP H05299985 A JPH05299985 A JP H05299985A JP 4122592 A JP4122592 A JP 4122592A JP 12259292 A JP12259292 A JP 12259292A JP H05299985 A JPH05299985 A JP H05299985A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- level
- pass filter
- frequency
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 発振回路４をマイクロコンピュータ等の各種
回路に接続したときに、誤動作の原因と考えられるノイ
ズを発振波形より除去できるデジタル処理装置を得る。 【構成】 発振回路４より発生され、インバータ５で波
形整形されたクロックパルスを分周する分周回路７の前
段に、当該分周回路７の入力が、ＬレベルからＨレベル
に変化するとき及びＨレベルからＬレベルに変化すると
きに遅延するデジタルローパスフィルタ６を設ける。 【効果】 ノイズに対して信頼性の高い発振源を構成で
き、接続する回路の誤動作をなくすことができる。
回路に接続したときに、誤動作の原因と考えられるノイ
ズを発振波形より除去できるデジタル処理装置を得る。 【構成】 発振回路４より発生され、インバータ５で波
形整形されたクロックパルスを分周する分周回路７の前
段に、当該分周回路７の入力が、ＬレベルからＨレベル
に変化するとき及びＨレベルからＬレベルに変化すると
きに遅延するデジタルローパスフィルタ６を設ける。 【効果】 ノイズに対して信頼性の高い発振源を構成で
き、接続する回路の誤動作をなくすことができる。
Description
【０００１】
【産業上の利用分野】この発明は、マイクロコンピュー
タやロジックＬＳＩ等の各種回路に使用される発振回路
の発振波形に乗るノイズを除去するためのデジタル処理
装置及びデジタルローパスフィルタ回路に関するもので
ある。
タやロジックＬＳＩ等の各種回路に使用される発振回路
の発振波形に乗るノイズを除去するためのデジタル処理
装置及びデジタルローパスフィルタ回路に関するもので
ある。
【０００２】
【従来の技術】図７は、従来のデジタル処理装置の一例
を示すブロック図であり、図において、１はインバータ
ゲート、２は水晶振動子、３はコンデンサであり、これ
らで発振回路４を構成する。５は波形整形回路としての
シュミット・トリガの特性を内蔵したインバータゲート
で、上記発振回路４からの発振正弦波形を方形波に変換
する。７はクロック発生用のフリップフロップ等の分周
回路である。
を示すブロック図であり、図において、１はインバータ
ゲート、２は水晶振動子、３はコンデンサであり、これ
らで発振回路４を構成する。５は波形整形回路としての
シュミット・トリガの特性を内蔵したインバータゲート
で、上記発振回路４からの発振正弦波形を方形波に変換
する。７はクロック発生用のフリップフロップ等の分周
回路である。
【０００３】次に動作について説明する。図７におい
て、インバータゲート１と水晶振動子２の共振で発振す
る正弦波状のパルスがインバータゲート５を介して方形
波に整形され、クロック発生用の分周回路７へと伝わ
り、分周されたクロック波形が出力される。このクロッ
クがマイクロコンピュータやロジックＬＳＩ等の各種回
路に使用される。
て、インバータゲート１と水晶振動子２の共振で発振す
る正弦波状のパルスがインバータゲート５を介して方形
波に整形され、クロック発生用の分周回路７へと伝わ
り、分周されたクロック波形が出力される。このクロッ
クがマイクロコンピュータやロジックＬＳＩ等の各種回
路に使用される。
【０００４】
【発明が解決しようとする課題】従来のデジタル処理装
置は、以上のように構成されているので、発振回路４の
発振波形にいったんノイズが載ると、インバータ波形
は、例えば図８と図９に示すような波形となる。このた
め、分周回路７の出力波形が変化する。例えば、この分
周回路７をマイクロコンピュータ等に接続した場合に、
図８では波形の周期が分周周期より長いので、マイクロ
コンピュータの動作は遅くなるが、誤動作はしない。し
かし、図９では波形の周期が分周周期より短く、マイク
ロコンピュータの最大動作周波数を上回れば、特にアダ
ーやプログラムカウンタ等の誤動作を引起こす。このよ
うに従来装置では、ノイズに対して信頼性の低い発振源
となり、マイクロコンピュータ等の誤動作を引起してし
まうものであった。
置は、以上のように構成されているので、発振回路４の
発振波形にいったんノイズが載ると、インバータ波形
は、例えば図８と図９に示すような波形となる。このた
め、分周回路７の出力波形が変化する。例えば、この分
周回路７をマイクロコンピュータ等に接続した場合に、
図８では波形の周期が分周周期より長いので、マイクロ
コンピュータの動作は遅くなるが、誤動作はしない。し
かし、図９では波形の周期が分周周期より短く、マイク
ロコンピュータの最大動作周波数を上回れば、特にアダ
ーやプログラムカウンタ等の誤動作を引起こす。このよ
うに従来装置では、ノイズに対して信頼性の低い発振源
となり、マイクロコンピュータ等の誤動作を引起してし
まうものであった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、ノイズに対して信頼性の高い発
振源を構成でき、分周回路に接続されるマイクロコンピ
ュータ等の回路に誤動作が起きないようにできるデジタ
ル処理装置及びこの装置に適用するデジタルローパスフ
ィルタ回路を得ることを目的としている。
ためになされたもので、ノイズに対して信頼性の高い発
振源を構成でき、分周回路に接続されるマイクロコンピ
ュータ等の回路に誤動作が起きないようにできるデジタ
ル処理装置及びこの装置に適用するデジタルローパスフ
ィルタ回路を得ることを目的としている。
【０００６】
【課題を解決するための手段】この発明の請求項１のデ
ジタル処理装置は、発振回路より発生され、波形整形回
路で波形整形されたクロックパルスを分周する分周回路
を備えたデジタル処理装置において、上記分周回路の前
段に、当該分周回路の入力が、ＬレベルからＨレベルに
変化するとき及びＨレベルからＬレベルに変化するとき
に遅延するデジタルローパスフィルタを設けた。
ジタル処理装置は、発振回路より発生され、波形整形回
路で波形整形されたクロックパルスを分周する分周回路
を備えたデジタル処理装置において、上記分周回路の前
段に、当該分周回路の入力が、ＬレベルからＨレベルに
変化するとき及びＨレベルからＬレベルに変化するとき
に遅延するデジタルローパスフィルタを設けた。
【０００７】また、この発明の請求項２のデジタル処理
装置は、上記デジタルローパスフィルタのカットオフ周
波数を、上記分周回路に接続されるマイクロコンピュー
タやロジックＬＳＩ等の各種回路の最大動作周波数より
若干低く設定したものである。
装置は、上記デジタルローパスフィルタのカットオフ周
波数を、上記分周回路に接続されるマイクロコンピュー
タやロジックＬＳＩ等の各種回路の最大動作周波数より
若干低く設定したものである。
【０００８】この発明の請求項３によるデジタルローパ
スフィルタ回路は、入力される信号がＬレベルからＨレ
ベルに変化するときに遅延を生じさせる第１のフィルタ
部と、入力される信号がＨレベルからＬレベルに変化す
るときに遅延を生じさせる第２のフィルタ部と、これら
第１，第２のフィルタ部の出力が接続されるフリップフ
ロップとより構成した。
スフィルタ回路は、入力される信号がＬレベルからＨレ
ベルに変化するときに遅延を生じさせる第１のフィルタ
部と、入力される信号がＨレベルからＬレベルに変化す
るときに遅延を生じさせる第２のフィルタ部と、これら
第１，第２のフィルタ部の出力が接続されるフリップフ
ロップとより構成した。
【０００９】
【作用】この発明の請求項１に係るデジタル処理装置に
よれば、デジタルローパスフィルタにより発振波形に乗
ったノイズによる高周波成分が分周回路に入る手前でカ
ットされる。
よれば、デジタルローパスフィルタにより発振波形に乗
ったノイズによる高周波成分が分周回路に入る手前でカ
ットされる。
【００１０】また、請求項２のデジタル処理装置によれ
ば、分周回路に接続する各種回路の最大動作周波数より
高い周波数の高周波ノイズがデジタルローパスフィルタ
によりカットされる。
ば、分周回路に接続する各種回路の最大動作周波数より
高い周波数の高周波ノイズがデジタルローパスフィルタ
によりカットされる。
【００１１】この発明の請求項３のデジタルローパスフ
ィルタ回路によれば、発振回路と分周回路との間に挿入
することで、発振波形に乗るノイズを除去して分周回路
に出力する。
ィルタ回路によれば、発振回路と分周回路との間に挿入
することで、発振波形に乗るノイズを除去して分周回路
に出力する。
【００１２】
【実施例】実施例１．図１はこの発明によるデジタル処
理装置の一実施例を示す全体構成図である。図１におい
て、１はインバータゲート回路、２は水晶振動子、３は
コンデンサであり、これらで発振回路４を構成する。５
は波形整形回路としてのシュミット・トリガの特性を内
蔵したインバータゲートであり、発振回路４より得られ
る発振正弦波形を方形波に変換する。６はインバータゲ
ート５の出力信号に乗った高周波成分のノイズを除去す
るデジタルローパスフィルタ、７はデジタルローパスフ
ィルタ６で高周波成分を除去したクロックパルスを分周
するフリップフロップ等の分周回路である。
理装置の一実施例を示す全体構成図である。図１におい
て、１はインバータゲート回路、２は水晶振動子、３は
コンデンサであり、これらで発振回路４を構成する。５
は波形整形回路としてのシュミット・トリガの特性を内
蔵したインバータゲートであり、発振回路４より得られ
る発振正弦波形を方形波に変換する。６はインバータゲ
ート５の出力信号に乗った高周波成分のノイズを除去す
るデジタルローパスフィルタ、７はデジタルローパスフ
ィルタ６で高周波成分を除去したクロックパルスを分周
するフリップフロップ等の分周回路である。
【００１３】図２は、上記デジタルローパスフィルタ６
の回路の一例を示す図である。このデジタルローパスフ
ィルタ回路６０は入力信号が立ち上がるときに遅延が起
きる第１のフィルタ部としてのＬ→Ｈフィルタ部６０ａ
と、入力信号が立ち下がるときに遅延が起きる第２のフ
ィルタ部としてのＨ→Ｌフィルタ部６０ｂと、これらＬ
→Ｈフィルタ部６０ａ，Ｈ→Ｌフィルタ部６０ｂの出力
端子が接続されるＲＳフリップフロップ６０ｃとより成
る。上記フィルタ部６０ａ，６０ｂはインバータゲート
とＮＡＮＤゲートの２種類のゲートを用いて構成されて
いる。ＲＳフリップフロップ６０ｃのＱ出力がこのフィ
ルタ回路の出力信号となる。
の回路の一例を示す図である。このデジタルローパスフ
ィルタ回路６０は入力信号が立ち上がるときに遅延が起
きる第１のフィルタ部としてのＬ→Ｈフィルタ部６０ａ
と、入力信号が立ち下がるときに遅延が起きる第２のフ
ィルタ部としてのＨ→Ｌフィルタ部６０ｂと、これらＬ
→Ｈフィルタ部６０ａ，Ｈ→Ｌフィルタ部６０ｂの出力
端子が接続されるＲＳフリップフロップ６０ｃとより成
る。上記フィルタ部６０ａ，６０ｂはインバータゲート
とＮＡＮＤゲートの２種類のゲートを用いて構成されて
いる。ＲＳフリップフロップ６０ｃのＱ出力がこのフィ
ルタ回路の出力信号となる。
【００１４】上記Ｌ→Ｈフィルタ部６０ａは信号入力側
よりインバータゲート６１を２個、その後二入力ＮＡＮ
Ｄゲート６２とインバータゲート６１を交互に直列につ
なぎ、最後のＮＡＮＤゲート６２の出力をＲＳフリップ
フロップ６０ｃのＳ端子に接続している。またＨ→Ｌフ
ィルタ部６０ｂは上記Ｌ→Ｈフィルタ部６０ａの構成の
入力側にインバータゲート６１を設けて成り、最後のＮ
ＡＮＤゲート６２の出力をＲＳフリップフロップ６０ｃ
のＲ端子に接続している。尚、二入力ＮＡＮＤゲート６
２の一方の入力には入力信号を接続している。
よりインバータゲート６１を２個、その後二入力ＮＡＮ
Ｄゲート６２とインバータゲート６１を交互に直列につ
なぎ、最後のＮＡＮＤゲート６２の出力をＲＳフリップ
フロップ６０ｃのＳ端子に接続している。またＨ→Ｌフ
ィルタ部６０ｂは上記Ｌ→Ｈフィルタ部６０ａの構成の
入力側にインバータゲート６１を設けて成り、最後のＮ
ＡＮＤゲート６２の出力をＲＳフリップフロップ６０ｃ
のＲ端子に接続している。尚、二入力ＮＡＮＤゲート６
２の一方の入力には入力信号を接続している。
【００１５】フィルタ部６０ａ，６０ｂに入力される信
号はゲートの回路定数（出力抵抗，内部静電容量等）に
より遅延する。すなわち、フィルタ部６０ａ，６０ｂを
通過する信号はゲートを通るごとに遅延する。従って、
ＮＡＮＤゲート６１の一方に入力信号を入れることで、
Ｌ→Ｈフィルタ部６０ａでは入力信号立ち下がりの遅延
を消し、Ｌ→Ｈ変化時（立ち上がり）だけを遅延させる
ようにしている。また、Ｈ→Ｌフィルタ部６０ｂでは入
力信号の反転信号の立ち上がりを遅延させることで、入
力信号のＨ→Ｌ変化時（立ち下がり）だけを遅延させ
る。各フィルタ部６０ａ，６０ｂそれぞれの合計遅延時
間、すなわちカットオフ周波数はマイクロコンピュー
タ，ロジックＬＳＩ等各種回路の実際（カタログ値でな
く）の最大動作周波数より若干低く設定する。これは、
フィルタ部６０ａ，６０ｂのゲートの個数、回路定数に
より設定すればよい。尚、デジタルローパスフィルタ回
路６０と分周回路７とは同一チップ上に形成される。
号はゲートの回路定数（出力抵抗，内部静電容量等）に
より遅延する。すなわち、フィルタ部６０ａ，６０ｂを
通過する信号はゲートを通るごとに遅延する。従って、
ＮＡＮＤゲート６１の一方に入力信号を入れることで、
Ｌ→Ｈフィルタ部６０ａでは入力信号立ち下がりの遅延
を消し、Ｌ→Ｈ変化時（立ち上がり）だけを遅延させる
ようにしている。また、Ｈ→Ｌフィルタ部６０ｂでは入
力信号の反転信号の立ち上がりを遅延させることで、入
力信号のＨ→Ｌ変化時（立ち下がり）だけを遅延させ
る。各フィルタ部６０ａ，６０ｂそれぞれの合計遅延時
間、すなわちカットオフ周波数はマイクロコンピュー
タ，ロジックＬＳＩ等各種回路の実際（カタログ値でな
く）の最大動作周波数より若干低く設定する。これは、
フィルタ部６０ａ，６０ｂのゲートの個数、回路定数に
より設定すればよい。尚、デジタルローパスフィルタ回
路６０と分周回路７とは同一チップ上に形成される。
【００１６】次に上記実施例１の動作を図１，図２，図
３，図９を参照しながら説明する。まず、図９に示すよ
うなノイズの乗った発振波形が図１におけるインバータ
５を通り、図３の入力波形として、方形波がデジタルロ
ーパスフィルタ回路６０に入力されたときについて考え
る。図３において、入力にＨ側ノイズＮ１が入るとき、
Ｌ→Ｈフィルタ部６０ａを通過すると、ａ→ｂ→ｃ（図
２における各点を示す）の波形のように、Ｎ１の立ち上
がりが遅延してゆく。しかし、Ｎ１が立ち下がると、Ｌ
→Ｈフィルタ部６０ａでは遅延は起こらないので、ただ
ちに立ち下がる。こうして、ｃのＮ１の波形のように、
ノイズが極小なものになり、Ｎ１は無視することができ
る。次に、入力にＬ側ノイズＮ２が入ると、Ｈ→Ｌフィ
ルタ部６０ｂでは入力の立ち下がりのときに遅延が起こ
るので、ｄ，ｅ，ｆの波形のように、Ｎ２が遅延する。
このときは、入力が立ち上がるときは遅延しないので、
Ｎ２はｄ→ｅ→ｆと通過するごとに、小さなものとな
り、無視できる。この結果、デジタルローパスフィルタ
回路６０の入力に乗った高周波成分のノイズＮ１，Ｎ２
は、デジタルローパスフィルタ回路６０を通過すると除
去され、出力に示すような方形波が得られる。
３，図９を参照しながら説明する。まず、図９に示すよ
うなノイズの乗った発振波形が図１におけるインバータ
５を通り、図３の入力波形として、方形波がデジタルロ
ーパスフィルタ回路６０に入力されたときについて考え
る。図３において、入力にＨ側ノイズＮ１が入るとき、
Ｌ→Ｈフィルタ部６０ａを通過すると、ａ→ｂ→ｃ（図
２における各点を示す）の波形のように、Ｎ１の立ち上
がりが遅延してゆく。しかし、Ｎ１が立ち下がると、Ｌ
→Ｈフィルタ部６０ａでは遅延は起こらないので、ただ
ちに立ち下がる。こうして、ｃのＮ１の波形のように、
ノイズが極小なものになり、Ｎ１は無視することができ
る。次に、入力にＬ側ノイズＮ２が入ると、Ｈ→Ｌフィ
ルタ部６０ｂでは入力の立ち下がりのときに遅延が起こ
るので、ｄ，ｅ，ｆの波形のように、Ｎ２が遅延する。
このときは、入力が立ち上がるときは遅延しないので、
Ｎ２はｄ→ｅ→ｆと通過するごとに、小さなものとな
り、無視できる。この結果、デジタルローパスフィルタ
回路６０の入力に乗った高周波成分のノイズＮ１，Ｎ２
は、デジタルローパスフィルタ回路６０を通過すると除
去され、出力に示すような方形波が得られる。
【００１７】実施例２．また、上記実施例では、デジタ
ルローパスフィルタ回路として、Ｈ側ノイズとＬ側ノイ
ズをフィルタしたが、Ｈ側ノイズだけでよい場合や、Ｌ
側ノイズだけでよい場合は、図２のＬ→Ｈフィルタ部６
０ａだけの使用や、Ｈ→Ｌフィルタ部６０ｂだけの使用
で、効果が発揮できる。
ルローパスフィルタ回路として、Ｈ側ノイズとＬ側ノイ
ズをフィルタしたが、Ｈ側ノイズだけでよい場合や、Ｌ
側ノイズだけでよい場合は、図２のＬ→Ｈフィルタ部６
０ａだけの使用や、Ｈ→Ｌフィルタ部６０ｂだけの使用
で、効果が発揮できる。
【００１８】実施例３．また、上述したフィルタ部はイ
ンバータゲート６１とＮＡＮＤゲート６２で構成した
が、図４のようにＡＮＤゲート６３や図５のようにＮＯ
Ｒゲート６４，さらにその他のゲートでも構成できる。
ンバータゲート６１とＮＡＮＤゲート６２で構成した
が、図４のようにＡＮＤゲート６３や図５のようにＮＯ
Ｒゲート６４，さらにその他のゲートでも構成できる。
【００１９】実施例４．また、図６に示すように、デジ
タルローパスフィルタ６と分周回路７との間にセレクタ
９を設け、フィルタバイパス配線９ａを設ければ、動作
確認用、またはデジタルローパスフィルタ６を通したく
ないときに信号をバイパスさせることができる。
タルローパスフィルタ６と分周回路７との間にセレクタ
９を設け、フィルタバイパス配線９ａを設ければ、動作
確認用、またはデジタルローパスフィルタ６を通したく
ないときに信号をバイパスさせることができる。
【００２０】
【発明の効果】以上説明したように、この発明のデジタ
ル処理装置によれば、分周回路の前段に、当該分周回路
の入力が、ＬレベルからＨレベルに変化するとき及びＨ
レベルからＬレベルに変化するときに遅延するデジタル
ローパスフィルタを設けたので、発振波形に乗るノイズ
を除去することができ、信頼性の高い発振源となって、
接続する回路の誤動作をなくすことができる。
ル処理装置によれば、分周回路の前段に、当該分周回路
の入力が、ＬレベルからＨレベルに変化するとき及びＨ
レベルからＬレベルに変化するときに遅延するデジタル
ローパスフィルタを設けたので、発振波形に乗るノイズ
を除去することができ、信頼性の高い発振源となって、
接続する回路の誤動作をなくすことができる。
【００２１】また、上記デジタルローパスフィルタのカ
ットオフ周波数を、上記分周回路に接続されるマイクロ
コンピュータやロジックＬＳＩ等の各種回路の最大動作
周波数より若干低く設定して成るので、接続する各種回
路の最大動作周波数を越える高周波ノイズを除去でき、
回路の誤動作をなくすことができる。
ットオフ周波数を、上記分周回路に接続されるマイクロ
コンピュータやロジックＬＳＩ等の各種回路の最大動作
周波数より若干低く設定して成るので、接続する各種回
路の最大動作周波数を越える高周波ノイズを除去でき、
回路の誤動作をなくすことができる。
【００２２】また、この発明のデジタルローパスフィル
タ回路によれば、入力される信号がＬレベルからＨレベ
ルに変化するときに遅延を生じさせる第１のフィルタ部
と、入力される信号がＨレベルからＬレベルに変化する
ときに遅延を生じさせる第２のフィルタ部と、これら第
１，第２のフィルタ部の出力が接続されるフリップフロ
ップとより構成したので、発振回路と分周回路との間に
挿入することで、発振波形に乗るノイズを除去して、分
周回路に出力させることができる。
タ回路によれば、入力される信号がＬレベルからＨレベ
ルに変化するときに遅延を生じさせる第１のフィルタ部
と、入力される信号がＨレベルからＬレベルに変化する
ときに遅延を生じさせる第２のフィルタ部と、これら第
１，第２のフィルタ部の出力が接続されるフリップフロ
ップとより構成したので、発振回路と分周回路との間に
挿入することで、発振波形に乗るノイズを除去して、分
周回路に出力させることができる。
【図１】この発明によるデジタル処理装置の一実施例を
示す全体構成図である。
示す全体構成図である。
【図２】この発明のデジタルローパスフィルタ回路の一
実施例を示す構成図である。
実施例を示す構成図である。
【図３】デジタルローパスフィルタ回路内部の信号波形
を示す図である。
を示す図である。
【図４】この発明のデジタルローパスフィルタ回路の他
の実施例を示す構成図である。
の実施例を示す構成図である。
【図５】この発明のデジタルローパスフィルタ回路の他
の実施例を示す構成図である。
の実施例を示す構成図である。
【図６】この発明のデジタル処理装置の他の例を示す全
体構成図である。
体構成図である。
【図７】従来のデジタル処理装置の一例を示す全体構成
図である。
図である。
【図８】マイクロコンピュータの最大動作周波数を越え
ない周波数のノイズが乗った発振波形を示す図である。
ない周波数のノイズが乗った発振波形を示す図である。
【図９】マイクロコンピュータの最大動作周波数を越え
る周波数のノイズが乗った発振波形を示す図である。
る周波数のノイズが乗った発振波形を示す図である。
１ インバータゲート ２ 水晶振動子 ４ 発振回路 ５ インバータゲート（波形整形回路） ６ デジタルローパスフィルタ ７ 分周回路 ６０ デジタルローパスフィルタ回路 ６０ａ Ｌ→Ｈフィルタ部（第１のフィルタ部） ６０ｂ Ｈ→Ｌフィルタ部（第２のフィルタ部） ６０ｃ フリップフロップ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年７月３１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図７は、従来のデジタル処理装置の一例
を示すブロック図であり、図において、１はインバータ
ゲート、２は水晶振動子、３はコンデンサであり、これ
らで発振回路４を構成する。５は波形整形回路としての
シュミット・トリガの特性を内蔵したインバータゲート
で、上記発振回路４からの発振正弦波形を方形波に変換
する。７はクロック発生用のフリップフロップ等の分周
回路である。尚、Ｒはインバータゲート１の入力と出力
レベルを中間値にバイアスするための帰還抵抗である。
を示すブロック図であり、図において、１はインバータ
ゲート、２は水晶振動子、３はコンデンサであり、これ
らで発振回路４を構成する。５は波形整形回路としての
シュミット・トリガの特性を内蔵したインバータゲート
で、上記発振回路４からの発振正弦波形を方形波に変換
する。７はクロック発生用のフリップフロップ等の分周
回路である。尚、Ｒはインバータゲート１の入力と出力
レベルを中間値にバイアスするための帰還抵抗である。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
Claims (3)
- 【請求項１】 発振回路より発生され、波形整形回路で
波形整形されたクロックパルスを分周する分周回路を備
えたデジタル処理装置において、上記分周回路の前段
に、当該分周回路の入力が、ＬレベルからＨレベルに変
化するとき及びＨレベルからＬレベルに変化するときに
遅延するデジタルローパスフィルタを設けたことを特徴
とするデジタル処理装置。 - 【請求項２】 上記デジタルローパスフィルタのカット
オフ周波数を、上記分周回路に接続されるマイクロコン
ピュータやロジックＬＳＩ等の各種回路の最大動作周波
数より若干低く設定したことを特徴とする請求項第１項
記載のデジタル処理装置。 - 【請求項３】 入力される信号がＬレベルからＨレベル
に変化するときに遅延を生じさせる第１のフィルタ部
と、入力される信号がＨレベルからＬレベルに変化する
ときに遅延を生じさせる第２のフィルタ部と、これら第
１，第２のフィルタ部の出力が接続されるフリップフロ
ップとより成ることを特徴とするデジタルローパスフィ
ルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122592A JPH05299985A (ja) | 1992-04-16 | 1992-04-16 | デジタル処理装置及びデジタルローパスフィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122592A JPH05299985A (ja) | 1992-04-16 | 1992-04-16 | デジタル処理装置及びデジタルローパスフィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299985A true JPH05299985A (ja) | 1993-11-12 |
Family
ID=14839748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4122592A Pending JPH05299985A (ja) | 1992-04-16 | 1992-04-16 | デジタル処理装置及びデジタルローパスフィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299985A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061804A (en) * | 1997-06-13 | 2000-05-09 | Nec Corporation | Pulse generating circuit for providing a low-noise microprocessor clock signal |
| WO2007105153A1 (en) * | 2006-03-10 | 2007-09-20 | Nxp B.V. | Pulse shaping circuit for crystal oscillator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208919A (ja) * | 1985-03-13 | 1986-09-17 | Toshiba Corp | 集積回路内蔵型低域通過フイルタ |
-
1992
- 1992-04-16 JP JP4122592A patent/JPH05299985A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208919A (ja) * | 1985-03-13 | 1986-09-17 | Toshiba Corp | 集積回路内蔵型低域通過フイルタ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061804A (en) * | 1997-06-13 | 2000-05-09 | Nec Corporation | Pulse generating circuit for providing a low-noise microprocessor clock signal |
| KR100353103B1 (ko) * | 1997-06-13 | 2002-12-11 | 닛본 덴기 가부시끼가이샤 | 펄스발생회로 |
| WO2007105153A1 (en) * | 2006-03-10 | 2007-09-20 | Nxp B.V. | Pulse shaping circuit for crystal oscillator |
| US7764135B2 (en) | 2006-03-10 | 2010-07-27 | Nxp B.V. | Pulse shaping circuit for crystal oscillator |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6914460B1 (en) | Counter-based clock doubler circuits and methods | |
| US5250858A (en) | Double-edge triggered memory device and system | |
| EP0318929A2 (en) | Retriggerable multivibrator | |
| EP0406786A1 (en) | Device for transforming a type "D" flip-flop into a flip-flop called type "B" able to sample data both on leading and trailing edges of the clock signal | |
| US6185691B1 (en) | Clock generation | |
| JPH05299985A (ja) | デジタル処理装置及びデジタルローパスフィルタ回路 | |
| US5249214A (en) | Low skew CMOS clock divider | |
| US4584698A (en) | Sharable prescaled timer and method for a data processor | |
| US6115438A (en) | Method and circuit for detecting a spurious lock signal from a lock detect circuit | |
| US6583653B1 (en) | Method and apparatus for generating a clock signal | |
| US6061804A (en) | Pulse generating circuit for providing a low-noise microprocessor clock signal | |
| JP2571020B2 (ja) | 発振回路 | |
| JPH08274630A (ja) | デジタルｄｌｌ回路 | |
| JPH0697789A (ja) | 移相回路 | |
| JPH03117208A (ja) | データ保持回路 | |
| CN116032260B (zh) | 输出脉宽可调的倍频电路及芯片 | |
| JPH0575343A (ja) | クロツク信号出力回路 | |
| CN117240256A (zh) | 一种毛刺信号的消除电路、方法及信号处理电路 | |
| JPH0749879Y2 (ja) | 二値化信号出力装置 | |
| JPH01277020A (ja) | ノイズ除去回路 | |
| JPH08223003A (ja) | クロック逓倍回路 | |
| JP2705174B2 (ja) | 発振回路 | |
| JP4329784B2 (ja) | 半導体集積回路装置の製造方法 | |
| SU807474A1 (ru) | Синхронизируемый автогенератор | |
| JPH0750557A (ja) | 論理回路 |