KR20000004529A - 펄스 발생장치 - Google Patents

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Abstract

본 발명은 싱크로너스 디램에서 사용되는 펄스 발생장치에 관한 것으로, 특히 외부 입력신호를 내부회로에 적합한 형태로 버퍼링하여 출력하는 입력 버퍼회로와, 상기 입력버퍼 회로로부터 출력되는 신호의 주파수변화를 감지하여 서로 다른 펄스폭을 갖는 제어신호를 발생하는 주파수 변화 감지회로와, 상기 입력 버퍼회로의 출력신호를 상기 주파수 변화 감지회로의 출력신호로 제어하여 주파수에 따라 각기 다른 펄스폭으로 출력시키는 펄스 발생회로를 구비하므로써, 고속동작시에도 안정된 제어 펄스신호의 발생을 가능케 한 펄스 발생장치에 관한 것이다.

Description

펄스 발생장치
본 발명은 싱크로너스 디램에서 사용되는 펄스 발생장치에 관한 것으로, 보다 상세하게는 소자 내부에서 자동으로 주파수 변화의 감지가 가능한 주파수 변화 감지수단을 구비하므로써 상기 주파수에 따라 펄스 발생용 제어신호의 펄스폭을 조정하여 고속동작시에도 안정된 제어 펄스신호의 발생을 가능하게 한 펄스 발생장치에 관한 것이다.
종래의 펄스 발생장치는 일정주기를 유지하며 입력되는 신호에 대해 항상 안정된 동작을 할 수 있도록 충분한 펄스폭을 갖는 펄스신호를 생성한다. 상기 펄스신호는 컬럼 선택신호 발생부 및 로컬 데이타 버스라인 등화회로부의 동작을 제어하는 제어 펄스신호들이며, 1주기내에서 안정된 동작을 보장하는 펄스신호를 발생시킨다.
그런데, 종래에는 반도체 메모리소자의 고속동작을 위하여 고주파수를 가하게 되면 상기 일정주기가 짧아지게 되므로, 짧아진 주기와 생성된 펄스신호의 펄스폭을 비교해 보면 로컬 데이타 버스라인 등화및 프라치지 회로부의 동작을 제어하는 제어 펄스신호의 펄스폭도 상기 짧아진 주기만큼 감소된다.
그리고, 고속동작을 위해 보다 더 고주파수로 클럭신호가 가해지면 상기 제어 펄스신호의 펄스폭은 아주 좁은 간격을 유지하거나 또는 펄스자체를 생성하지 못하게 되어, 상기 펄스신호의 제어를 받아 동작하는 컬럼 선택신호 발생기나 데이타 버스라인 등화회로부 및 프라치지 회로부에 에러가 발생하여 메모리소자의 정상동작에 영향을 미치는 문제점이 발생한다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 주파수 변화를 내부적으로 자동 감지하여 주파수에 따라 제어 펄스신호의 펄스폭을 다르게 조정하므로써, 소자의 고속동작을 안정적으로 제어하는 펄스 발생기를 제공하는데 있다.
도 1 은 본 발명에 따른 펄스 발생장치의 블럭 구성도
도 2 는 도 1 에 도시된 입력 버퍼회로의 일실시예를 나타낸 도면
도 3 은 도 1 에 도시된 주파수 변화 감지회로의 일실시예를 나타낸 도면
도 4 은 도 1 에 도시된 펄스 발생회로의 일실시예를 나타낸 도면
도 5 와 도 6 은 도 2 내지 도 4 에 도시된 각부 신호의 시뮬레이션 결과도
<도면의 주요부분에 대한 부호의 설명>
100: 입력버퍼 회로 200: 주파수 변화 감지회로
300: 펄스 발생회로
상기 목적을 달성하기 위하여, 본 발명에 의한 펄스 발생장치는 외부 입력신호를 내부회로에 적합한 형태로 버퍼링하여 출력하는 입력 버퍼회로와,
상기 입력버퍼 회로로부터 출력되는 신호의 주파수변화를 감지하여 서로 다른 펄스폭을 갖는 제어신호를 발생하는 주파수 변화 감지회로와,
상기 입력 버퍼회로의 출력신호를 상기 주파수 변화 감지회로의 출력신호로 제어하여 주파수에 따라 각기 다른 펄스폭으로 출력시키는 펄스 발생회로를 구비하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다.
도 1 은 본 발명에 따른 펄스 발생장치의 블럭 구성도를 나타낸 것으로, 외부 입력신호를 내부회로에 적합한 형태로 버퍼링하여 출력하는 입력 버퍼회로(100)와, 상기 입력 버퍼회로(100)로부터 출력되는 신호의 주파수변화를 감지하여 서로다른 딜레이를 이용해 제어신호를 발생하는 주파수 변화 감지회로(200)와, 상기 입력버퍼(100)의 출력신호를 상기 주파수 변화 감지회로(200)로부터 출력되는 제어신호에 의해 주파수에 따라 각기 다른 펄스폭을 갖는 펄스신호를 발생하는 펄스 발생회로(300)로 구성된다.
상기 주파수 변화 감지회로(200)는 일단 상기 입력 버퍼회로(100)의 출력단으로부터 입력되는 신호의 주파수 변화를 감지하는 주파수 변화 감지수단(210)과, 상기 주파수 변화 감지수단(210)의 출력신호에 따라 서로 다른 딜레이를 거쳐 신호가 전달되도록 제어하는 제어수단(220)을 포함하여 구성된다.
그리고, 도 2 내지 도 4 는 상기 도 1에 도시된 입력 버퍼회로(100)·주파수 변화 감지회로(200)· 펄스 발생회로(300) 각각의 일실시예를 나타낸 도면이며, 이들 각각에 도시된 각부 신호의 시뮬레이션 결과도를 도 5 와 도 6 에 도시한다.
이하, 도면을 참조하며 각 회로의 세부 구성도 및 동작을 살펴보기로 한다.
도 2 에 도시된 입력버퍼 회로(100)는, 전류미러 구조의 차동 증폭기로 구성되며, 1입력단을 통해 입력되는 클럭신호(clk) 형태의 입력신호(Vin)를 또 하나의 입력단을 통해 입력되는 기준전위(reference voltage:Vref)와 비교하여 노드(N1)로 그 비교 결과를 출력하도록 동작한다.
동 도면에 도시된 입력 버퍼회로(100)의 경우, 상기 기준전위(reference voltage:Vref)로 클럭신호(clk)의 ‘하이’레벨전위와 ‘로우’레벨전위의 중간전위를 사용하여, 상기 입력신호(Vin)의 전위가 상기 기준전위(Vref)보다 높은 고전압일 경우에는 출력노드(N1)로 ‘하이’의 신호가 출력되며, 그 반대의 경우에는 ‘로우’의 신호가 상기 출력노드(N1)로 출력된다(도 5(a)와 도 5(b)에 도시됨).
상기 노드(N1)의 전위는 도 3 에 도시된 주파수 변화 감지회로(200)의 입력신호로 전달된다.
도 3 을 참조하면, 주파수 변화 감지회로(200)는 상기 입력 버퍼회로(100)의 출력단(N1)으로부터 입력되는 신호의 주파수 변화를 감지하는 주파수 변화 감지수단(210)과, 상기 주파수 변화 감지수단(210)의 출력신호(N8)에 따라 서로 다른 딜레이값을 갖는 딜레이소자(4, 5)를 거친 후, 상기 서로 다른 딜레이값으로 구현되는 서로 다른 펄스폭을 갖는 펄스 제어신호를 선택적으로 출력단(N10)에 전달하는 제어수단(220)을 구비한다.
그리고, 본 발명에서는 주파수변화 감지를 위해 두신호의 타이밍차를 이용하는데, 이를 위해 상기 주파수 변화 감지수단(210)은 각기 다른 딜레이를 이용하여 서로 다른 주기를 갖는 제1 및 제2 펄스신호를 발생시키는 펄스 발생부(10)와, 상기 제1 및 제2 펄스신호를 입력받아 이를 비교하여 그 타이밍차에 따라 서로 다른값을 출력하는 비교부(20)와, 상기 비교부(20)의 출력값을 싱크로너스 디램(synchrous DRAM)의 주요 동작 제어신호(rms, reset)에 의해 래치시키는 래치부(30)로 구성된다.
상기 펄스 발생부(10)는 상기 노드(N1)의 신호와, 상기 노드(N1)의 신호가 지연소자(2)를 거쳐 전달된 노드(N3)의 신호를 각각 제1 입력으로 하며, 상기 각 노드(N1, N3)의 신호가 각각의 지연소자(1, 3)를 거쳐 전달된 노드(N2, N4)의 신호를 각각 제2 입력으로 하는 오아게이트(NOR1, I1)와 낸드게이트(NAND1)로 구성된다.
그래서, 도 5 의 (b)∼(e)에 도시된 바와 같이, 상기 오아게이트(NOR1, I1)의 출력노드(N5)로는 상기 노드(N1) 신호의 폴링-에지(falling-edge)에서 네거티브(-) 펄스신호가 발생되고, 상기 낸드게이트(NAND1)의 출력노드(N6)로는 상기 노드(N3) 신호의 라이징-에지(rising-edge)에서 네거티브(-) 펄스신호가 발생되는데, 이때 저주파수 동작에서는 상기 노드(N5)의 펄스신호 타이밍이 상기 노드(N6)의 펄스신호 타이밍보다 느린 것을 특징으로 한다.
상기 두 노드(N5, N6)에서 발생되는 네거티브(-) 펄스신호는 도 5(f)에 도시된 바와같이, 동작제어 클럭신호(clk)가 고주파수로 변화함에 따라 상대적으로 느린 타이밍을 나타내던 노드(N5)의 네거티브(-) 펄스신호가 점점 그 타이밍차를 줄이다가 결국 타이밍순서를 바꾸어 노드(N6)의 신호보다 빠르게 출력되게 된다(도 5(h)와 도 5(j)에 도시됨).
도 6(a)∼(i)는 저주파수 동작시의 각부 신호파형을 나타내고, 도 6(j)∼(r)는 고주파수 동작시의 각부 신호파형을 나타내는데, 상기 도 6(k), (l)에 도시된 바와 같이 상기 펄스 발생부(10)의 두 노드(N5, N6)에서 발생되는 두 펄스신호의 타이밍이 바뀌면, 즉 고조파수 동작에 들어가 상기 노드(N5)의 신호 타이밍이 노드(N6)의 신호 타이밍보다 빨라지면 후단에 연결된 비교부(20)의 출력노드(N7)가 도 6(m)에 도시된 바와 같이 서로 다른 신호값을 출력하게 된다.
동 도면의 경우, 저주파수 동작시에는 상기 비교부(20)의 출력노드(N7)에는 ‘로우’의 신호가 유지되며, 반대로 고주파수 동작시에는 상기 노드(N7)에 ‘하이’의 신호가 유지된다.
상기한 바와같이, 본 발명은 두 펄스신호의 타이밍차에 의해 주파수 변화를 감지하게 되는데, 상기 타이밍차가 줄어들다가 결국 타이밍이 바뀌는 순간에 비교부(20)의 출력노드(N7)의 전위가 바뀌면서 고주파수 동작으로 간주하게 된다.
그 후, 상기 비교부(20) 출력노드(N7)의 신호값은, 싱크로너스 디램(synchrous DRAM)의 주요 동작 제어신호인 mrs(mode register set)신호와 reset신호에 의해 동작이 제어되는 래치부(30)에 의해 래치되어 출력노드(N8)에 유지되는데, 상기 노드(N8)는 고주파수 동작이 시작되었음이 상기 비교부의 출력노드(N7) 신호에 의해 감지되면 도 6(n)에 도시된 바와같이 ‘하이’의 신호값을 유지하게 된다.
그리고, 도 3 의 하단부에 도시된 제어수단(220)은, 상기 입력 버퍼회로(100)의 출력신호(N1)가 서로 다른 딜레이값을 갖는 제1 및 제2 딜레이소자(4, 5)에 의해 각각 딜레이된 신호와, 상기 주파수 변화 감지수단(210)의 출력신호(N8)를 입력받는 제1 및 제2 제어부(40, 50); 상기 제1 및 제2 제어부(40, 50)의 출력단에 연결되어, 상기 주파수 변화 감지수단(210)의 출력신호(N8)에 따라 선택적으로 동작하여 주파수 변화에 따라 서로 다른 펄스폭의 제어신호를 전달하는 제1 및 제2 스위칭부(60, 70)를 구비한다.
상기 제1 및 제2 제어부(40, 50)는 상기 노드(N8)의 신호 및 그 반전신호를 각각 제1 입력으로 하며, 상기 입력 버퍼회로(100)의 출력노드(N1)의 반전신호가 각각 서로 다른 딜레이값을 갖는 지연소자(4, 5)를 거쳐 전달된 신호를 제 2 입력으로 하는 각각의 낸드게이트(NAND4, NAND5)로 구성된다.
그리고, 상기 스위칭부(60, 70)는 전달게이트(MT1, MT2)로 구성되며, 상기 노드(N8)의 전위에 따라 선택적으로 동작하여 상기 낸드게이트(NAND4, NAND5)의 출력신호를 선택적으로 출력단(N10)에 전달한다.
또한, 상기 지연소자(4, 5)는 지연값의 차이를 두어 구성하되, 동 도면의 경우 지연소자(4)의 딜레이값이 지연소자(5)의 딜레이값보다 작게 하는 것을 특징으로 한다.
상기 구성을 갖는 제어수단(220)은 만약 저주파수로 클럭신호(clk)가 입력될 경우에는 상기 주파수 변화 감지수단(210)의 래치부(30) 출력노드(N8)가‘로우’상태이기 때문에, 스위칭부(70)가 동작한다. 그러면, 큰 딜레이값을 갖는 지연소자(5)에 의해 상기 노드(N1)의 신호가 도 6(f)에 도시된 바와 같이, 큰 펄스폭을 갖고 노드(N10)에 느리게 출력된다.
반대로, 고주파수로 클럭신호(clk)가 입력될 경우, 상기 주파수 변화 감지수단(210)의 래치부(30) 출력노드(N8)가 ‘하이’상태이기 때문에, 스위칭부(60)가 동작한다. 그러면, 상기 딜레이소자(5)에 비해 보다 작은 딜레이값을 갖는 지연소자(4)를 거쳐 전달된 노드(N1)의 신호가 도 6(o)에 도시된 비와 같이, 작은 펄스폭을 갖고 노드(N10)에 빠르게 출력된다.
그 후, 도 4 에 도시된 구성의 펄스 발생회로(300)는 입력 버퍼회로(100)의 출력노드(N1) 신호와 주파수 변화에 따라 각기 다른 펄스폭을 갖고 출력되는 상기 주파수 변화 감지회로(200)의 최종 출력노드(N10) 신호를 조합하여, 메모리소자의 컬럼 선택신호 발생기(yi generator)의 동작 제어신호(cdepx)를 도 6(h), (q)에 도시된 바와 같이 주파수변화에 따라 서로다른 펄스폭을 갖고 출력시킨다.
또한, 상기 컬럼선택신호 발생기(yi generator)의 동작 제어신호(cdepx)와 상기 신호(cdepx)가 지연소자(6)를 거쳐 전달된 신호의 조합에 의해 데이타 버스라인의 등화 및 프리차지회로의 동작 제어신호(cdecz)를 도 6(i), (r)에 도시된 바와 같이 주파수 변화에 따라 서로 다른 펄스폭으로 발생시키게 된다.
이상에서 설명한 바와같이 본 발명에 따른 펄스 발생장치에 의하면, 주파수 변화를 내부적으로 감지하여 이에 따라 서로 다른 펄스폭을 갖는 펄스발생 제어신호를 발생시키므로써, 고주파수 동작시에도 컬럼 선택신호 발생회로 및 데이타 버스라인 프리차지회로의 동작을 안정적으로 제어할 수 있는 매우 뛰어난 효과가 있다.
또한, 고주파수 동작시 별도로 요구되던 컬럼 선택신호 발생회로 및 데이타 버스라인 프리차지회로의 제어회로를 설계할 필요가 없어져, 설계시간 및 비용을 감축할 수 있는 경제적인 효과도 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 외부 입력신호를 내부회로에 적합한 형태로 버퍼링하여 출력하는 입력 버퍼회로와,
    상기 입력버퍼 회로로부터 출력되는 신호의 주파수변화를 감지하여 서로 다른 펄스폭을 갖는 제어신호를 발생하는 주파수 변화 감지회로와,
    상기 입력 버퍼회로의 출력신호를 상기 주파수 변화 감지회로의 출력신호로 제어하여 주파수에 따라 각기 다른 펄스폭으로 출력시키는 펄스 발생회로를 구비하는 것을 특징으로 하는 펄스 발생장치.
  2. 제 1 항에 있어서,
    상기 주파수 변화 감지회로는,
    상기 입력 버퍼회로의 출력단으로부터 입력되는 신호의 주파수변화를 딜레이를 이용하여 내부적으로 발생시킨 두 펄스신호의 타이밍차에 의해 감지하는 주파수 변화 감지수단과,
    상기 주파수 변화 감지수단의 출력신호에 따라 서로 다른 딜레이를 거쳐 신호가 전달되도록 제어하는 제어수단을 구비하는 것을 특징으로 하는 펄스 발생장치.
  3. 제 2 항에 있어서,
    상기 주파수 변화 감지수단은,
    각기 다른 딜레이를 이용하여 서로 다른 주기를 갖는 제1 및 제2 펄스신호를 발생시키는 펄스 발생부와,
    상기 제1 및 제2 펄스신호를 입력받아 이를 비교하여 그 타이밍차에 따라 서로 다른값을 출력하는 비교부와,
    상기 비교부의 출력값을 래치시키는 래치부를 구비하는 것을 특징으로 하는 펄스 발생장치.
  4. 제 2 항에 있어서,
    상기 제어수단은,
    상기 입력 버퍼회로의 출력신호가 서로 다른 딜레이값을 갖는 제1 및 제2 딜레이소자에 의해 각각 딜레이된 신호와, 상기 주파수 변화 감지수단의 출력신호를 입력받는 제1 및 제2 제어부와,
    상기 제1 및 제2 제어부의 출력단에 연결되어, 상기 주파수 변화 감지수단의 출력신호에 따라 선택적으로 동작하여 주파수 변화에 따라 서로 다른 펄스폭의 제어신호를 전달하는 제1 및 제2 스위칭부를 구비하는 것을 특징으로 하는 펄스 발생장치.
  5. 제 3 항에 있어서,
    상기 제1 및 제2 펄스신호는,
    각각 상기 입력 버퍼회로의 출력신호의 폴링-에지에서 발생되는 네거티브 펄스신호와, 상기 입력 버퍼회로의 출력신호가 일정 딜레이를 거쳐 전달된 신호의 라이징 에지에서 발생되는 네거티브 펄스신호인 것을 특징으로 하는 펄스 발생장치.
  6. 제 3 항에 있어서,
    상기 비교부는 2개의 낸드게이트로 이루어진 RS플립-플롭으로 이루어진 것을 특징으로 하는 펄스 발생장치.
  7. 제 4 항에 있어서,
    상기 제1 및 제2 스위칭부는 전달게이트로 이루어지는 것을 특징으로 하는 펄스 발생장치.
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