SU1658160A1 - Устройство дл сопр жени источника и приемника информации - Google Patents

Устройство дл сопр жени источника и приемника информации Download PDF

Info

Publication number
SU1658160A1
SU1658160A1 SU884622472A SU4622472A SU1658160A1 SU 1658160 A1 SU1658160 A1 SU 1658160A1 SU 884622472 A SU884622472 A SU 884622472A SU 4622472 A SU4622472 A SU 4622472A SU 1658160 A1 SU1658160 A1 SU 1658160A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
information
trigger
counter
Prior art date
Application number
SU884622472A
Other languages
English (en)
Inventor
Виктор Семенович Лупиков
Original Assignee
Предприятие П/Я А-3756
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-3756 filed Critical Предприятие П/Я А-3756
Priority to SU884622472A priority Critical patent/SU1658160A1/ru
Application granted granted Critical
Publication of SU1658160A1 publication Critical patent/SU1658160A1/ru

Links

Landscapes

  • Communication Control (AREA)

Abstract

Изобретение может быть использовано при построении устройств сопр жени  систем обработки информации. Цель изобретени  - расширение функциональных возможностей устройства за счет обеспечени  возможности обмена информацией блоками переменной длины. Это позвол ет повысить эффективндсть организации передачи данных между источником и приемником информации. Цель достигаетс  введением в устройство, содержащее блок пам ти, дешифратор , счетчик, первый элемент ИЛИ, триггер и первый элемент задержки, мультиплексора , второго элемента ИЛИ, второго элемента задержки и одновибратора. 1 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в качестве устройства буферной пам ти систем обработки информации.
Цель изобретени  - расширение функциональных возможностей устройства за счет обеспечени  возможности обмена информацией блоками переменной длины.
На чертеже приведена функциональна  схема устройства.
Устройство содержит блок 1 пам ти, счетчик 2, триггер 3, дешифратор 4, элементы ИЛИ 5 и 6, элементы 7 и 8 задержки, мультиплексор 9, одновибратор 10, инфор- мационгные входы 11 и выходы 12, входы 13 и 14 синхронизации записи и чтени , выходы 15 и 16 разрешени  записи и чтени , вход 17 установки устройства.
Устройство работает следующим образом .
Перед началом работы сигналом по входу 17 установки счетчик 2 и триггер 3 устанавливаютс  в нулевое состо ние.
Низкий уровень сигнала на пр мом выходе триггера 3, т. е. на выходе 15, устанавливает дл  блока 1 пам ти режим записи и запрещает приемнику информации обращатьс  с запросами на чтение данных. Высокий уровень сигнала на инверсном выходе триггера 3 и на выходе 16 разрешает источнику информации обращатьс  с запросами на запись данных.
Записываемые данные поступают на вход 11 устройства в сопровождении сигнала на входе 13 синхронизации, который поступает через элемент ИЛИ 5 на вход синхронизации обращени  блока 1 пам ти и осуществл ет запись данных с входов 11 в блок 1 пам ти по адресу, сформированному на счетчике 2. Задним фронтом сигнала синхронизации по входу 13 производитс  модификаци  содержимого счетчика 2, т. е.
О
о а
о
к его содержимому добавл етс ,единица. Запись последующих информационных слов в устройстве выполн етс  аналогично. При записи каждого информационного слова анализируетс  его содержимое с целью фиксации по влени  признака Конец информационного блока. Этот анализ выполн етс  на дешифраторе 4. В режиме записи низкий уровень сигнала на пр мом выходе триггера 3, воздейству  на вход управлени  мультиплексора 9, обеспечивает подключение к входу дешифратора 4 информационного входа 11. На вход строЬировани  дешифратора 4 поступает выходной сигнал одновибратора 10, который формирует сигнал по переднему фронту сигнала на выходе элемен га ИЛИ 5, задержанного на элементе 7 задержки. При по влении на информационных входах 11 признака Конец информационного блока и его записи в блок 1 пам ти в момент стробировани  дешифратора 4 на его выходе по вл етс  сигнал, по заднему фронту которого триггер 3 измен ет на противоположное свое состо ние (в данном случае устанавливаетс  в единичное состо ние), тем самым подготавливает устройство дл  работы в режиме чтени . Выходной сигнал дешифратора 4, проход  через элемент 8 задержки и элемент ИЛИ 6,устанавливает счетчик 2 в нулевое состо ние. Высокий уровень сигнала на пр мом выходе триггера 3. т, е. на выходе 15 устройства, разрешает приемнику информации обращатьс  с запросами на чтение данных, низкий уровень сигнлла на инверсном выходе триггера 3, т. е. н  выходе 16 устройства, запрещает источнику информации обращатьс  к устройству с запросами на запись.
В режиме чтени  каждого информационного слова запрос приемника информации поступает на вход 14 синхронизации и, проход  через элемьнт ИЛ И 5, воздействует на вход синхронизации обращени  блока 1 пам ти, что приводит к по влению на информационном выходе 12 информационного слова, считанного из блока 1 пам ти по адресу, сформированному на выходах счетчика 2. Чтение последующих слов информационного блока в устройстве выполн етс  аналогично. В режиме чтени , точно так же, как и в режиме записи, производитс  поиск признака Конец информационного блока. В этом случае к дешифратору 1 через мультиплексор 9, на входе управлени  которого присуУствует в данный момент высокий уро- вень сигнала, подключаютс  выходные сигналы блока 1 пам ти. При чтении из блока 1
пам ти информационного слова, содержащего признак Конец информационного блока, триггер 3 и счетчик 2 устанавливаютс  в нулевое состо ние, т. е устройство подготавливаетс  к работе в режиме записи
данных.

Claims (1)

  1. Формула изобретени  Устройство дл  сопр жени  источника и приемника информации, содержащее блок
    пам ти, информационный вход и выход которого  вл ютс  соответственно информационными входом и выходом устройства, первый элемент задержки, соединенный входом с выходом первого элемента ИЛИ и
    счетным входом счетчика, выход которого подключен к адресному входу блока пам ти, синхронизирующим входом подключенного к выходу первого элемента ИЛИ, первый и второй входы которого  вл ютс  соответственно входами синхронизации записи и чте- ни , и дешифратор, выход которого соединен со счетным входом триггера, пр мой выход которого подключен к входу записи-чтени  блока пам ти и  вл етс 
    выходом разрешени  записи устройства, а инверсный выход и вход сброса  вл ютс  соответственно выходом разрешени  чтени  и входом начальной установки устройства , отличающеес  тем, что, с целью
    расширени  функциональных возможностей устройства за счет обеспечени  возможности обмена информацией блоками переменной длины, в устройство введены мультиплексор, второй элемент ИЛИ, второй элемент задержки и одновибратор, причем первый и второй информационные входы мультиплексора подключены соответственно к информационному входу и выходу устройства, а управл ющий вход и
    выход - соответственно к пр мому выходу триггера и информационному входу дешифратора , стробирующим входом соединенного через одновибратор с выходом первого элемента задержки, а выходом - через второй элемент задержки - с первым входом второго элемента ИЛИ, выход и второй вход которого соединены соответственно с установочным входом счетчика и входом начальной установки устройства.
    77
    -
    n
    /J
    1
    щ
    б
    /5
    TL
    5
    ;0
SU884622472A 1988-12-20 1988-12-20 Устройство дл сопр жени источника и приемника информации SU1658160A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU884622472A SU1658160A1 (ru) 1988-12-20 1988-12-20 Устройство дл сопр жени источника и приемника информации

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU884622472A SU1658160A1 (ru) 1988-12-20 1988-12-20 Устройство дл сопр жени источника и приемника информации

Publications (1)

Publication Number Publication Date
SU1658160A1 true SU1658160A1 (ru) 1991-06-23

Family

ID=21416141

Family Applications (1)

Application Number Title Priority Date Filing Date
SU884622472A SU1658160A1 (ru) 1988-12-20 1988-12-20 Устройство дл сопр жени источника и приемника информации

Country Status (1)

Country Link
SU (1) SU1658160A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР Nfe 1571596. кл. G 06 F 13/00, 04.01.88. Авторское свидетельство СССР № 1236491, кл. G 06 F 13/00. 1984. *

Similar Documents

Publication Publication Date Title
KR910001777A (ko) 속도변환용 라인 메모리
KR890017619A (ko) 다중-버스 마이크로 컴퓨터 시스템
US5212781A (en) Secondary cache control for a computer system
SU1658160A1 (ru) Устройство дл сопр жени источника и приемника информации
KR920004946A (ko) Vga의 입출력 포트 액세스 회로
SU1718224A1 (ru) Устройство дл сопр жени источника и приемника информации
KR900018791A (ko) 최소 리셋 타임 유지 회로
SU1541624A1 (ru) Устройство дл буферизации информации
SU1730630A2 (ru) Устройство дл сопр жени источника и приемника информации
SU1399750A1 (ru) Устройство дл сопр жени двух ЦВМ с общей пам тью
KR860004360A (ko) 원격통신시스템용 마이크로프로세서 인터페이스장치
SU1679480A1 (ru) Устройство дл вывода информации
SU1488815A1 (ru) Устройство для сопряжения источника и приемника информации
SU630645A1 (ru) Буферное запомнающее устройство
SU1488816A1 (ru) Уctpoйctbo для упpabлehия oбmehom пpoцeccopa c пamяtью
SU1689960A2 (ru) Устройство дл сопр жени источника информации с процессором
SU1547031A1 (ru) Буферное запоминающее устройство
RU1824639C (ru) Устройство сопр жени источника и приемника информации
SU1571596A1 (ru) Устройство дл сопр жени источника и приемника информации
SU1383445A1 (ru) Устройство дл задержки цифровой информации
SU1587517A1 (ru) Устройство дл адресации буферной пам ти
SU1287167A1 (ru) Устройство дл сопр жени двух процессоров через общую пам ть
RU1820392C (ru) Мультипроцессорна вычислительна система
SU1465888A1 (ru) Устройство дл сопр жени абонентов с ЭВМ
SU1656545A1 (ru) Устройство дл сопр жени источника и приемника информации