JP3218669B2 - データ列からｋ個のより大きいデータを選択する回路と方法 - Google Patents

データ列からｋ個のより大きいデータを選択する回路と方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、予め定められた基準に
従ってデータをソートする回路に関し、さらに詳しく
は、連続的に入力するデータからｋ個のより大きなデー
タをソートすることのできる回路に関する。
【０００２】
【従来の技術】このようなソーティング回路は、例え
ば、画像圧縮システムの分野において有益である。事
実、この分野においては、画像を表現するのに可能な最
善の方法で可能な限り少ないデータを伝送することが望
まれている。詳しくは、処理の複雑さと有意義なデータ
（non-null data)の数とともに増加する処理時間とを減
少させると同時に、圧縮効率を向上させるために、予め
定められた基準に従ってデータは除去されるのである。
【０００３】画像圧縮システムにおいては、画像は、例
えば、８×８画素のような、マトリックスに関連したブ
ロックに分割され、そのそれぞれの係数(coefficient)
は１画素の輝度(luminance) および彩度(chrominance)
の情報を表現する。これらのマトリックスは、例えば、
離散余弦変換(DCT:discrete cosine transform) によっ
て、等しい大きさの変換されたマトリックスが得られ、
それの利点は多くの実質的に意義のない係数を有するこ
とである。
【０００４】変換されたマトリックスの小さな係数をあ
る数だけ除去することによって、つまり、このマトリッ
クスに逆余弦変換を行うことによって、相当の品質低下
を伴うことなく画像を復元できることが知られている。
【０００５】
【発明が解決しようとする課題】変換されたマトリック
スのより大きい係数を得る従来技術での第１の技法は、
閾値より小さな係数を除去するために、係数を連続的に
読み込み、それらを閾値と比較することである。この技
法の欠点は、係数が小さ過ぎれば、マトリックスのすべ
ての係数が除去されることとなり、このことは、これら
の小さな係数のより大きなものは有意義な情報に対応す
るので、復元される画像の無視できない品質低下をもた
らすこととなる。また、係数がすべて閾値より大きけれ
ば、係数がまったく除去されない欠点があり、圧縮の目
的が達成されない。
【０００６】第２の技法は、予め定められたｋ個のより
大きな数のデータだけを保持しておくことである。これ
によって、小さな値が、それですら画像を表現するのだ
が、除去されないことが保証され、一連の処理過程でｋ
個以上のデータを処理する必要がないことが保証され
る。今日まで、この第２の技法を実行する回路は複雑で
比較的に処理速度が遅いという欠点を有している。
【０００７】本発明の目的は、この第２の技法を非常に
簡単な方法で実行する回路を提供することである。
【０００８】
【課題を解決するための手段および作用】この目的を達
成するために、本発明は、２進論理信号の形態で連続し
て入力するｎ個のデータ列からｋ個のより大きなデータ
をソートする方法であって、 ａ）重みが減少する順に、第１の禁止ビットと、第２の
選択ビットと、第３のデータビットと、入力するデータ
の順位を表現する数値に対応する第４のビットと、を備
えた１ワードを受信するようにそれぞれが適合されたｎ
個のメモリーの１つにそれぞれのデータを連続的に書き
込む段階と、 ｂ）データ列の１番目の信号が発生したときにｎ個のワ
ードの第１のビットをセットする段階と、 ｃ）それぞれのデータを書き込むのと同時に、対応する
ワードの第１のビットと第２のビットをリセットする段
階と、 ｄ）（ｎ−ｋ）番目のデータとｎ番目のデータに対応す
る信号の到着の間で、メモリーに格納された最も小さい
ワードを検出し、そのワードの第２のビットをセットす
る段階と、 ｅ）ｎ番目のデータに対応する信号が到着するやいな
や、格納されたデータを連続して読み出し、ワードがそ
の第２のビットに”１”を有するデータをワードの第２
のビットがリセットされているデータと異なって処理す
る段階と、を備えたｎ個のデータ列からｋ個のより大き
なデータをソートする方法、を提供する。本発明の実施
例によれば、段階ｅ）の間に、段階ａ）の間にデータが
書き込まれた順序でデータが読み出される。
【０００９】本発明は、さらに、２進論理信号として入
力バスに連続して到着するｎ個のデータ列からｋ個のよ
り大きなデータをソートする回路であって、 − ｎ列ｍ行のメモリー単位のマトリックスであって、
それぞれの列が１つのデータに対応するワードに割り当
てられ、増加する行番号の順に、そして減少するビット
の重みの順に、 ・イニシャライズ信号によってセットされ入力するデー
タによってリセットされる第１の禁止メモリー単位と、 ・入力データによってリセットされ、出力バス回線に接
続される第２の選択メモリー単位と、 ・データを受信し格納する、データ入力バスおよびデー
タ出力バスの回線に接続される第３のメモリー単位と、 ・入力するデータの順位を表現する数値を含む第４のメ
モリー単位と、を備えた前記ｎ列ｍ行のメモリー単位の
マトリックスと、 − データの入力速度によってそれぞれの列をアドレス
し、そこに入力バスの回線に現れるデータを格納する第
１の回路と、 − 最も小さいワードを検出し次のデータが到着するや
いなやそのワードの第２のメモリー単位をセットする、
（ｎ−ｋ）番目のデータの到着とｎ番目のデータの到着
の間のみ動作状態である第２の回路と、 − データ速度によってそれぞれの列をアドレスし、ｎ
番目のデータが書き込まれるやいなや、第２および第３
のメモリー単位に含まれるビットをデータ出力バスの回
線に書き込む、第３の回路と、を備えたｎ個のデータ列
からｋ個のより大きなデータをソートする回路を提供す
る。
【００１０】本発明の実施例によれば、第２の回路はモ
ジュールによって構成され、モジュールのそれぞれがメ
モリー単位に関連し、そして、 − 関連するメモリー単位のＱ出力との接続と、 − 現時点の行ｉが最後の行であれば、現時点の列ｊの
第２のメモリー単位のセット入力に接続される排他出力
Ｘijと、 − 中間出力と、 − 現時点の列ｊと直前の行ｉ−１のモジュールの排他
出力Ｘi-1,jに、あるいは、現時点の行が１番目の場合
は”０”に、接続される排他入力と、 − 現時点の行ｊのすべてのモジュールに共有され前記
モジュールの中間出力を入力で受信する、検出論理手段
の出力Ｚi に接続される検出入力と、を備え、前記出力
Ｘijが次の表に基づいて加算される値を持ち、
【表２】 ここで、記号”＃”は”０”あるいは”１”のいずれか
であることを示し、出力Ｘi-1,j そして（または）出力
Ｑが”１”の場合に中間出力が”１”の値を持つ。
【００１１】本発明の実施例によれば、現時点の行ｊの
モジュールのすべての中間出力に”１”がセットされる
ときのみ、前記検出論理手段はその出力Ｚi に値”０”
を提供する。
【００１２】本発明の実施例によれば、それぞれの列を
アドレスする回路はシフトレジスタによって構成され
る。
【００１３】本発明の実施例によれば、第２のメモリー
単位は、（ｎ−ｋ）番目のデータの到着とｎ番目のデー
タの到着の間の動作イネーブル信号によって、セットさ
れることが許可される。
【００１４】従来技術においてはメモリー内のデータを
減少する順にソートして並べ換えて最初のｋ個を取り出
すのに対して、本発明の利点は、ｋ個のより大きなデー
タの選択は、データ列の最後のデータが到着するやいな
や達成されるのである。
【００１５】
【実施例】説明を簡単にするために、本発明による方法
を実際の例に応用して説明する。次の８個のデータ列を
考え、ｋ＝４個のより大きなデータを選択したいと仮定
する。
【表３】 ２つの解答、（Ｄ4 、Ｄ7 、Ｄ3 、Ｄ2 ）あるいは（Ｄ
4 、Ｄ7 、Ｄ3 、Ｄ5 ）が考えられ、したがって、Ｄ2
あるいはＤ5 のいずれか１つが消去される。この例の場
合は、より小さな添字を持つデータが、つまり、Ｄ2 が
保持されることが選択される。この目的のために、優先
係数（ｎ−ｊ）がデータＤ1 〜Ｄ8 の右側に並置され
て、新しいデータＤ'1〜Ｄ'8が形成される。ここで、ｎ
はデータ列内のデータの数を示し（ここではｎ＝８）、
ｊはデータの入力順位である。その修飾されたデータ列
は、
【表４】 である。このようにして、データ列の４つのより大きな
値に対する解答は１つだけしか存在しないことが確実と
なる（Ｄ'2＝５６はＤ'5＝５３より大きくなってい
る）。減少する優先係数が使用されたとしても、より大
きな添字を持つデータを保持して不明確さを回避するた
めには、増加する値が選択できることが理解されるであ
ろう。この点に関しては、４つのより大きなデータを選
択するために、以下の説明に進むことによって解決され
るであろう。
【００１６】以下において、添字ｊで指定される全ての
要素は列のｊ番目のデータに対応する。
【００１７】本発明によれば、バイナリーモードのそれ
ぞれのデータＤjに対して付加的なビット、つまり、禁
止ビットＩj 、選択ビットＳj 、データビットＤj 、お
よび、複数の優先ビットＰj 、からなるワードが、ビッ
トの重みが減少する順に、間係付けられる。複数の優先
ビットＰj はバイナリーモードで優先係数（ｎ−ｊ）
（ここでは、８−ｊ）を表現する。
【００１８】ワードのそれぞれは、例えば、メモリ上の
列（column）に格納される。種々の段階で記憶されるメ
モリの内容が図１Ａ〜１Ｐの行列に示され、第１の行
（row）はビットＩの状態を表現し、第２の行はビット
Ｓの状態を表現し、第３の行はデータＤの１０進数の値
を表現し、第４の行は優先係数Ｐの１０進数の値を表現
している。
【００１９】図１Ａは、８個のデータ列の第１番目のデ
ータＤ1 が発生した直後のこの行列の状態を示す。記
号”＃”は任意の値であることを表現する。第１番目の
データＤ1 が発生するや否や、８つの列のビットＩがセ
ットされる。書き込みには第１列が選択される（このよ
うな列は列の上の文字Ｗで示される）。データＤ1 が列
に書き込まれ、同時に、ビットＩ1 とビットＳ1 がリセ
ットされる。
【００２０】図１Ｂ〜１Ｄにおいて、次の３つのデータ
Ｄ2 〜Ｄ4 がそれぞれ入力し、書き込みを行なうために
次の３つの列が連続的に選択されてデータがそれぞれ列
に書き込まれ、対応するビットＩとビットＳがリセット
される。
【００２１】図１Ｅにおいて、第５番目のデータＤ5 が
行列の第５列に同様の方法で書き込まれる。この段階
で、８つの列内の最も小さいワードが検知され、その検
知は四角で囲まれた列によって表現される。もちろん、
それは最初の５つの列の１つである。なぜなら、他の列
のワードの第１番目のビットＩはセットされているの
に、それらの第１番目のビットＩはリセットされている
からである。この例では、図１Ｆに示されるように、そ
れは第１の列のワードであり、次のデータＤ6 が入力す
るや否や、その選択ビットＳ1 が”１”にセットされ
る。”１”のセットは四角で囲まれた１によって示され
ている。第１の列（最も小さい）のワードのビットＳ1
がセットされるので、それは書き込まれた５つのデータ
の中で最も大きくなり、引き続いての比較において、も
はや最も小さいデータとしては選択されないことにな
る。
【００２２】同様にして、データＤ6 〜Ｄ8 が、図１Ｆ
〜１Ｈに示されるように、列６〜８に書き込まれる。列
６、５、８のワードが最も小さいことが連続的に検知さ
れ、それらのビットＳ6 、Ｓ5 、Ｓ8 がセットされる。
最後のデータＤ8 が書き込まれると、新しいデータ列の
第４番目のデータが入力するまでは、最も小さいワード
はもはや列において検知されない。図１Ｈにおいてデー
タＤ8 が書き込まれるのと同時に、データの一連の読み
出しが開始される。データＤ8の書き込みとそれに続く
図１Ｉ〜１Ｏに示される７つの時間間隔を通して、それ
ぞれのデータはビットＳに対応して到着順に読み出され
る。読み出しが選択された列はその列の上の文字Ｒで示
される。このようにして、ビットＳは４つのより大きな
データを”０”で、その他のデータを”１”で指示す
る。したがって、画像圧縮への１つの応用の例とし
て、”１”で指示されるデータを削除することが可能で
ある。
【００２３】第１番目のデータＤ1 はビットＳ1 をセッ
トすることによって指示される最後のデータである可能
性がある事実は欠点を生じることとなる。この場合、図
１Ｈにおいて、データＤ1 は、まだ”１”がセットされ
ていないそれのビットＳ1 とともに読み出される。なぜ
なら、このビットは、図１Ｉにおいて、次の時間間隔の
間に”１”にセットされるからである。本発明の回路を
用いた応用においては、特にこの回路が余弦変換からの
データを処理するときは第１番目のデータはより大きい
ので、この事実は決して起こらないのである。しかしな
がら、この欠点を解決する方法が図５に提案されてい
る。
【００２４】第２番目のデータＤ2 が読み出されるや否
や、列に新しいデータを書き込むことが開始できること
に注意されたい。図１Ｉの例のように、データ列Ｅ1 〜
Ｅ8の第１番目のデータＥ1 が書き込まれると同時に、
以前の列のデータＤ2 が読み出され、最後の最も小さい
ワードの選択ビットが、ここではＳ8 であるが、”１”
にセットされる。入力するデータＥ1 は強制的に８つの
列のビットＩを”１”にして、第１の列のビットＩとＳ
を”０”にする。図１Ｊ〜１Ｐにおいては、データＥ2
〜Ｅ8 がデータＤについて上述されたようにして書き込
まれる。データＥ1 はまた、どんな時間間隔に続いて入
力しても良い（たとえ、データＤ1 の読み出し後であっ
ても）。
【００２５】この方法は、ｎ個のデータ列からｋ個のよ
り大きいデータを選択するのにも簡単に一般化される。
８個の代わりにｎ個のワードつまり列が存在し、これら
のｎ個のワードからのｋ個のより大きい数の選択は（ｎ
−ｋ）番目のデータの到着後に動作状態にされる。ｎ番
目のデータの到着後に、選択することが非動作状態にさ
れ、（ｎ−ｋ）個のより小さい列が、ビットＳを”１”
にセットすることによって指示される。このようにし
て、それらのビットＳに対応する内容が、ｋ個のより大
きなデータがこれらの列に書き込まれていることを示
す”０”で指示されるｋ個の列が残る。次のｎ回の時間
間隔を通して、ｎ個のデータはそれらのビットＳととも
に読み出され、ビットＳに”１”が指示されるデータを
削除することができる。
【００２６】図２は上述した方法を実行する回路の一実
施例を示す。この回路はビットの格納と処理のためのモ
ジュールのマトリックスを備える。つまり、ｎ個の連続
するデータを処理したい上述の場合では、このマトリッ
クスは、図１Ａおよび図１Ｂに示すマトリックスのよう
なｎ個の列を備える。加えて、このマトリックスはｍ個
の行を備え、ｍの数は上述の行列の列内のビット数に対
応する。第１の行は、禁止ビットＩを格納するモジュー
ルＭＩ（ＭＩ11・・・ＭＩ1j・・・ＭＩ1n）を備える。
第２の行は、選択ビットＳを格納するモジュールＭＳ
（ＭＳ21・・・ＭＳ2j・・・ＭＳ2n）を備える。次のｒ
個の行（ｒは処理されるデータのビットの数である）
は、モジュールＭＤ（ＭＤ31・・・ＭＤ3j・・・ＭＤ3n
からＭＤ2+r, 1 ・・・ＭＤ2+r,j ・・・ＭＤ2+r,n ）を
備える。最後の行Ｐは、図１Ａ〜１Ｐでの文字Ｐ（Ｐは
０〜ｎ−１の数を符号化するために必要なビットの数を
表す）で指示される優先ワードをバイナリーモードで格
納する優先モジュールＭＰ（ＭＰ3+r,1 ・・・ＭＰ
3+r,j ・・・ＭＰ3+r,n からＭＰm1・・・ＭＰmj・・・
ＭＰmn）を備える。
【００２７】以下の記述においてｉは行を表す添字であ
る。それぞれのモジュールは、ビット入力（モジュール
ＭＰを除く）、ビット出力（モジュールＭＩおよびＭＰ
を除く）、排他入力、排他出力Ｘij、読み出しイネーブ
ル入力（モジュールＭＰを除く）、書き込みイネーブル
入力（モジュールＭＰを除く）、を備える。モジュール
ＭＩおよびＭＳは、さらに、ＳＥＴ入力を備える。モジ
ュールＭＰは優先係数を決められた方法によってバイナ
リーモードで符号化する。
【００２８】同一の行ｉのそれぞれのモジュールに関し
て、ビット入力は入力バスのＩＮi線に接続され、ビッ
ト出力は出力バスのＯＵＴi 線に接続され、排他出力Ｘ
ijは新しい行ｉ＋１のモジュールの排他入力に接続され
る。行ｉのすべてのモジュールは、また、図３に示され
る説明で理解される機能を有する共通線Ｚi に接続され
る。同一の列ｊのそれぞれのモジュールに関して、書き
込みイネーブル入力は書き込みアドレスバスのＷj 線に
接続され、読み出しイネーブル入力は読み出しアドレス
バスのＲj 線に接続される。第１の読み込み線Ｒ1 は最
後の書き込み線Ｗn に接続され、そのことによって、第
１番目の列の読み出しと最後の列の書き込みを同時に行
う。Ｗ線とＲ線は、例えば、クロックＣＫと第１の書き
込み線Ｗ1 にも適用されるイニシャライズ信号ＩＮＩＴ
とによって制御されるシフトレジスタによって構成され
る従来のアドレッシング回路１１によって制御される。
【００２９】最初の２つの行のビット入力は論理レベル
０（接地）に接続される。モジュールＭＩの排他入力は
論理レベル０に接続される。最後の行のそれぞれのモジ
ュールＭＰmjの排他出力Ｘmjはフリップフロップ１０の
入力Ｄに接続される。Ｄ・フリップフロップ１０のそれ
ぞれは対応する列のモジュールＭＳのＳＥＴ入力に接続
される反転出力Ｑ* と、クロックＣＫに接続されるイネ
ーブリング入力と、すべてのフリップフロップ１０に共
通のイネーブリング線ＶＡＬに接続されるＳＥＴ入力
と、を備える。
【００３０】このようにして、図２の列を考えると、列
のそれぞれのモジュールＭＩ、ＭＳ、ＭＤ、ＭＰは、特
に、図１Ａ〜１Ｐの行列の列に対応して含まれるワード
のビットを格納するように適合されたメモリー単位(mem
ory point)に対応する。
【００３１】データ書き込み段階を通して、図１Ａ〜１
Ｈに示されるように、連続するデータが連続する列のモ
ジュールＭＤに書き込まれる。比較動作がｋ個の最近に
書かれたデータに対して動作状態にされる。
【００３２】モジュールＭＩ、ＭＳ、ＭＤ、ＭＰのそれ
ぞれは、メモリー単位に加えて、他のすべてのモジュー
ルの１つと組み合わせて、上述の動作、つまり、列を選
択するために列に格納されるワードの値を比較する動作
を実行する論理処理ユニットを備える。（この選択動作
はそれぞれの列のモジュールＭＳの選択ビットＳを決定
することからなる。）
【００３３】モジュールの動作を考える前に、続く図３
に記述される、比較と選択のモードでのこれらのすべて
のモジュールの動作を説明する。これは、図１Ａ〜１Ｐ
に関連して使用された例を参照することによってより良
く理解されるであろう。次の表は、図１Ｇの状態に対応
する図２の回路のモジュールのメモリー単位の内容を示
す。
【表５】 説明を簡単にするために、モジュールは最初の行から次
の行に順次に分析するものとする。このために、第１の
行のモジュールを最初に考える。”１”を含むモジュー
ル（表の第８列のモジュール）は、必然的に最も大きな
ワードに対応し、これらのモジュールのそれぞれは、次
の分析から対応する列を排除するために、より低位のモ
ジュールにその排他出力を介してモジュールから他方の
モジュールに下向きに達する排他ビット（表において下
線の付いた数値）を提供する。こうして、それに続く行
が処理され、より低位の行に排他ビットが現れないワー
ドをより小さいワードとして識別することを可能とす
る。この識別に続いて、このワードの選択ビットに”
１”が付される。
【００３４】もちろん、この回路は、何らかの付加的な
論理の組み合わせを考慮しなければならない。すなわ
ち、すべての列が前もって排除されないように、同一の
行のすべてのモジュールが”１”である場合には（例え
ば、表の、モジュールＭＤ42、ＭＤ43、ＭＤ45、およ
び、モジュールＭＤ62、ＭＤ65、および、モジュールＭ
Ｄ85、そして、モジュールＭＤ95、のような）、排他ビ
ットが現れないことが許可される。
【００３５】これらのすべてはモジュールに含まれるそ
れぞれの論理的な処理ユニットを用いて実行される。図
３は論理回路の形態での１つのモジュールを示す。Ｄ型
フリップフロップ２０によって構成されるメモリー単位
は、１つのＩＮi 線に接続されるビット入力Ｄと、１つ
の書き込み線Ｗj に接続されるイネーブル入力と、１つ
の読み出し線Ｒj に接続されるそれの制御入力によって
動作状態にされる３ー状態ゲート２１を介して１つのＯ
ＵＴi 線に接続される出力Ｑと、モジュールＭＩとＭＳ
でのＳＥＴ入力と、を備える。モジュールＭＰは、いか
なるフリップフロップも含まず、フリップフロップの出
力に対応する線はグランド（論理０）かあるいは供給電
圧ＶCC（論理１）に接続されバイナリーモードで優先係
数（ｎ−ｊ）を形成する。
【００３６】ＯＲゲート２２はフリップフロップ２０の
出力Ｑとすぐ前の線のモジュールの排他出力Ｘi-1,j と
を受信する。ＯＲゲート２２の出力はＰ型ＭＯＳトラン
ジスタ２３のゲートに出力され、トランジスタ２３のソ
ースは供給電圧ＶCCに接続され、ドレインはＺi 線に接
続される。抵抗手段２４（１線あたり１つ）はＺi 線を
グランドに接続する。同一の行のすべてのＭＯＳトラン
ジスタ２３と抵抗手段２４はＮＡＮＤゲートを構成す
る。このＮＡＮＤゲートの出力はＺi 線であり、その入
力のそれぞれは同一行のＯＲゲート２２の出力に接続さ
れている。ＮＯＲゲートは、その入力の少なくとも１つ
が”０”のときに、その出力に”１”を提供するゼロ検
知器と考えることができる。ＡＮＤゲート２５の入力は
フリップフロップ２０の出力ＱとＺi 線に接続される。
ＯＲゲート２６はＡＮＤゲート２５の出力とすぐ前のモ
ジュールの排他出力Ｘi-1,j とを受信する。ＯＲゲート
２６の出力は排他出力Ｘijを構成する。
【００３７】モジュールは以下のように動作する。その
排他入力が”１”（Ｘi-1,j ＝１）であることは、その
列が分析から排除されることを示す。すなわち、ビッ
ト”１”がすぐ前の行の少なくとも１つのモジュールに
検知されたことである。この”１”はＯＲゲート２６の
入力の１つに提供され、排他出力Ｘijを構成するこのゲ
ートの出力に伝達される。つまり、それぞれのモジュー
ルの機能は、同一列のすぐ前のモジュールによって提供
される排他ビットを直接に伝達することである。
【００３８】排他入力に”０”（Ｘi-1,j ＝０）が提供
されれば、このことは、考えているモジュールが属する
列が少なくとも他の列に含まれるワードより大きいワー
ドを備えているものとしてまだ識別されていないことを
意味する。フリップフロップ２０のＱの内容は、ＡＮＤ
ゲート２５の一方の入力に現われ、このゲートの出力に
伝達され、ＡＮＤゲート２５のもう一方に接続されるＺ
i 線が”１”であるときのみ、同様に、ＯＲゲート２６
を介して、出力Ｘijに伝達される。このことは、フリッ
プフロップ２０のＱの内容が”１”であれば、排他ビッ
トを受信していない同一行のモジュールの他のすべての
フリップフロップが同様に”１”でなければ、考えてい
るモジュールの属する列が分析から除外されることが初
めて検出されることを意味する。
【００３９】Ｚi 線は、そのＭＯＳトランジスタ２３が
導通である、つまり、そのＯＲゲート２２が出力”０”
を有する同一行のいずれのモジュールによっても”１”
にせしめられる。このことは、考えているモジュールが
属する列が必然的に１つの最も小さいワードを含んでい
ることを意味する、排他入力およびフリップフロップ
が”０”の場合にのみ起こるのである。
【００４０】Ｚi 線は、同一行のモジュールのすべての
ＭＯＳトランジスタ２３が遮断されている場合にのみ、
抵抗手段２４によって”０”にせしめられる。このこと
は、行のモジュールのそれぞれの排他入力が”１”であ
るか、あるいはそのフリップフロップ２０の内容が”
１”である場合に起きる。これは、その行の排除されて
いない列のすべてのモジュールがフリップフロップ２０
に”１”を含むときに生じる。その場合、その列のモジ
ュールのＡＮＤゲート２５のすべての出力は”０”であ
り、この”０”は、排除されていない列に含まれる行の
すべてのモジュールの排他出力に伝達される。
【００４１】ｉ行のそれぞれのモジュールの排他入力
が”１”であるかあるいはそのフリップフロップ２０の
内容が”１”である場合にのみ、ｉ行の線Ｚi は”０”
であることが分かっているので、次の表によって、ｉ行
ｊ列に位置するモジュールの排他出力Ｘijによって得ら
れる値を加算することができる。
【表６】 ３つの列は、それぞれ、線Ｚi 、直前の行ｉ−１で同一
の列ｊのモジュールの排他出力、そして、考えているモ
ジュールの排他出力Ｘij、とによって得られる値を示
す。記号”＃”は、考えているモジュールのフリップフ
ロップ２０の内容を示す、０、１、Ｑ、のいずれかを表
す。
【００４２】これらの計算機能に加えて、モジュールの
それぞれは次の書き込みと読み出しの動作を実行する。
【００４３】フリップフロップ２０のイネーブル入力に
接続される線Ｗjに現れる”１”は、フリップフロップ
のビット入力Ｄに接続される線ＩＮi にその時に現れる
ビットをフリップフロップに取り込む。３−状態ゲート
２１の制御入力に接続される読み出し線Ｒj に現れる”
１”は、フリップフロップのＱの内容を３−状態ゲート
２１の出力に接続される線ＯＵＴi に送出する。
【００４４】これらの構造のために、上で説明したよう
に、すべてのモジュールは、継続して同時に動作して、
最も小さいワードを含む列を選択し、データ入力した後
にそして次のデータが入力する前の時点で、それらの排
他出力は振動しそして一定の値に安定することが分か
る。
【００４５】いくつかの付加的な点が、特に、図２の選
択回路の一連の動作が以下で説明される。
【００４６】図４は、タイムチャートを示し、ＣＫはク
ロック信号を示し、ＩＮＩＴは線Ｗ1 とアドレッシング
回路１１の入力において適用されるイニシャライズ信号
を示し、ＶＡＬはイネーブル線に適用されるイネーブリ
ング信号を示し、ＤinはデータＤj のそれぞれが入力バ
スのＩＮi 線に現れる時間を示し、Ｄout はデータＤj
のそれぞれが回路の出力の出力バスのＯＵＴi 線に現れ
る時間を示す。
【００４７】最初に、信号ＩＮＩＴが”０”に、信号Ｖ
ＡＬが”１”にセットされ、信号ＤinおよびＤout はラ
ンダムな信号である。一連のデータの１番目のデータＤ
1 が入力するやいなや、ＩＮＩＴ信号が１番目の列のモ
ジュールＭＤにデータＤ1 を書き込むことが許可される
とともにクロック間隔の間”１”にセットされ、１番目
の行のモジュールＭＩのフリップフロップに”１”がセ
ットされ、アドレッシング回路１１がイニシャライズさ
れる。次のデータＤ2 の発生に対応する次のクロック信
号の立ち上がりで、アドレッシング回路１１はクロック
間隔の間、線Ｗ2 に”１”を提供し、そのことによって
２番目の列のモジュールＭＤにデータＤ2 を書き込むこ
とを許可し、ｎ個のデータまでモジュールＭＤi1〜ＭＤ
inのそれぞれに以降同様にして書き込まれる。１つのデ
ータが入力するやいなや、すべてのマトリックスモジュ
ールが最も小さいワードを含む列の計算を開始し、この
列の最後のモジュールの排他出力に”０”が現れる。
【００４８】一方、（ｎ−ｋ）番目のデータが書き込ま
れるやいなや、ｎ番目のデータが書き込まれるまでは信
号ＶＡＬには”０”がセットされる。この時間間隔の
間、フリップフロップ１０が動作状態にされ、つまり、
それらの出力Ｑ* が信号ＶＡＬによって”０”にせしめ
られず、それらはそれらの入力に現れるビットを計算に
取り込み、特に、クロックの次の立ち上がりで（次のデ
ータが入力するやいなや）、最も小さいワードを含む列
のフリップフロップ１０は、それの出力Ｑ* に”１”を
送出し対応するモジュールＭＳにセットする。
【００４９】最後の列のモジュールＭＤに最後のデータ
が書き込まれるやいなや、アドレッシング回路１１は、
モジュールＭＤ31〜ＭＤ2+r1とＭＳ1 に格納された１番
目のデータと選択ビットＳ1 のそれぞれをデータ出力バ
スに転送することを許可し、最後の列のモジュールＭＳ
とＭＤが読み出されるまで以降同様に転送される。
【００５０】図５は、上述した欠点を回避するために本
発明による回路の簡単な変更を示し、１番目のデータＤ
1 が指示される最後のデータである場合、このデータＤ
1 の指示ビットＳ1 は、指示ビットとデータＤ1 が読み
出されるのに、”１”にせしめられない。図５は、変更
されたモジュールＭＳ21、最後のモジュールＭＰm1、お
よびモジュールＭＳ21をセットするためのフリップフロ
ップ１０、の回路を部分的に示す。
【００５１】３−状態ゲート２１とモジュールＭＳ21の
フリップフロップ２０の出力との間に、フリップフロッ
プ２０の出力を一方の入力で受信し、もう一方の入力で
インバータ５１を介してモジュールＭＰm1からの排他ビ
ットＸm1を受信する、ＯＲゲート５０が挿入されてい
る。その動作は図１Ｈと図４を参照することによって良
く理解されるであろう。
【００５２】最後のデータＤ8 が書き込まれるやいな
や、比較が開始され、そのすぐ後に、”０”に等しい排
他ビットＸm1がモジュールＭＰm1の出力に現れてデータ
Ｄ1 がすでに指示されていることを示す。排他ビットＸ
m1がフリップフロップ１０の反転出力Ｑ* に転送される
とき、次のクロックの立ち上がりでのみ指示されている
フリップフロップ２０に”１”をセットすることが発生
する。同時に、データＤ1 とモジュールＭＳ21が読み込
まれる。書き込み線Ｒ1 がセットされ、ゲート２１がＯ
Ｒゲート５０の出力を線ＯＵＴ2に送出する。この場
合、フリップフロップ２０はまだ”１”ではないので、
ＯＲゲート５０の出力、つまり、線ＯＵＴ2はビットＸ
m1が”０”のときセットされる。このようにして、線Ｏ
ＵＴ2 に現れる指示ビットＳ1 は、データＤ1 のビット
が他の線ＯＵＴにセットされた後の短い時間にセットさ
れるが、一般に、これらのビットは、クロックＣＫの次
の立ち下がりでそれらを使用する回路によって計算に取
り込まれるので、クロック間隔の半分より少ないこの遅
延はいかなる誤りの原因にもならない。
【００５３】それらの対応する選択ビットＳにおいて”
１”によって指示されるデータを除去するために、この
分野に精通した者によって簡単に実現することのできる
回路を図２に示す回路に替えることができるであろう。
【００５４】前の一連のデータのデータを読み出すと同
時に新しい一連のデータの１番目のデータを書き込むこ
とを開始することが可能である。
【００５５】また、図２に関連して記述された本発明の
実施例の回路は、それぞれのモジュールがsystole を形
成するsystolic-array型の回路であることが分かるであ
ろう。この形態の回路は、その経路が単純化されている
ので簡単に集積化できる。
【００５６】さらに、ｎ列の最も小さいものの選択期間
は、 ＴZ ＋（ｍ−１）ＴM に比例することを証明することができ、ここで、ＴZ は
線Ｚに１ビットをセットする時間を示し、ｍは列のモジ
ュールの数を示し、ＴM はモジュールを計算するのに必
要な時間を示す。この期間は特に短い。
【００５７】本発明は画像処理の一部として記述した
が、１組のデータからｋ個のより大きいあるいはより小
さいデータを選択することが望まれるいかなる場合にも
適用することができる。
【００５８】図３に示す論理回路は例として提示された
ものである。もちろん、種々の論理回路によって同一の
機能を得ることが可能である。これらの回路の機能はメ
モリーとともに十分にプログラムされたマイクロプロセ
ッサによって達成することができる。
【００５９】優先モジュールＭＰは一定の内容を有する
ものとして記述されたが、種々の優先順位を得るため
に、他のモジュールの内容のように変更することもでき
る。
【００６０】
【発明の効果】本発明によれば、ｋ個のより大きなデー
タの選択は、データ列の最後のデータが到着するやいな
や達成される。つまり、従来技術での複雑な回路による
処理速度の遅い欠点を除去することができる。
【００６１】
【図面の簡単な説明】
【図１Ａ】実際の場合での本発明による方法の連続する
段階の１つを示す。
【図１Ｂ】実際の場合での本発明による方法の連続する
段階の１つを示す。
【図１Ｃ】実際の場合での本発明による方法の連続する
段階の１つを示す。
【図１Ｄ】実際の場合での本発明による方法の連続する
段階の１つを示す。
【図１Ｅ】実際の場合での本発明による方法の連続する
段階の１つを示す。
【図１Ｆ】実際の場合での本発明による方法の連続する
段階の１つを示す。
【図１Ｇ】実際の場合での本発明による方法の連続する
段階の１つを示す。
【図１Ｈ】実際の場合での本発明による方法の連続する
段階の１つを示す。
【図１Ｉ】実際の場合での本発明による方法の連続する
段階の１つを示す。
【図１Ｊ】実際の場合での本発明による方法の連続する
段階の１つを示す。
【図１Ｋ】実際の場合での本発明による方法の連続する
段階の１つを示す。
【図１Ｌ】実際の場合での本発明による方法の連続する
段階の１つを示す。
【図１Ｍ】実際の場合での本発明による方法の連続する
段階の１つを示す。
【図１Ｎ】実際の場合での本発明による方法の連続する
段階の１つを示す。
【図１Ｏ】実際の場合での本発明による方法の連続する
段階の１つを示す。
【図１Ｐ】実際の場合での本発明による方法の連続する
段階の１つを示す。
【図２】本発明による選択回路の実施例の簡単化された
モジュールを示す。
【図３】図２の１つのモジュールの電気的な概略図であ
る。
【図４】図２および図３の回路の動作サイクルのタイム
チャートを示す。
【図５】欠点を取り除くための図２の回路の１つのモジ
ュールの改良を示す。
【符号の説明】
１０，２０ フリップフロップ １１ アドレッシング回路 ２１ ３−状態ゲート ２２，２６，５０ ＯＲゲート ２３ トランジスタ ２５ ＡＮＤゲート
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/24 G06T 1/00 H04N 7/30

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 ２進論理信号の形態で連続して入力する
    ｎ個のデータ列からｋ個のより大きなデータをソートす
    る方法であって、 ａ）重みが減少する順に、 第１の禁止ビット（Ｉj ）と、 第２の選択ビット（Ｓj ）と、 第３のデータビット（Ｄj ）と、 入力するデータの順位を表現する数値に対応する第４の
    ビット（Ｐ）と、を備えた１ワードを受信するようにそ
    れぞれが適合されたｎ個のメモリーの１つにそれぞれの
    データを連続的に書き込む段階と、 ｂ）データ列の１番目の信号が発生したときにｎ個のワ
    ードの第１のビット（Ｉj ）をセットする段階と、 ｃ）それぞれのデータ（Ｄj ）を書き込むのと同時に、
    対応するワードの第１のビット（Ｉj ）と第２のビット
    （Ｓj ）をリセットする段階と、 ｄ）（ｎ−ｋ）番目のデータとｎ番目のデータに対応す
    る信号の到着の間で、メモリーに格納された最も小さい
    ワードを検出し、そのワードの第２のビット（Ｓj ）を
    セットする段階と、 ｅ）ｎ番目のデータに対応する信号が到着するやいな
    や、格納されたデータを連続して読み出し、ワードがそ
    の第２のビット（Ｓj ）に”１”を有するデータをワー
    ドの第２のビット（Ｓj ）がリセットされているデータ
    と異なって処理する段階と、 を備えたことを特徴とする、ｎ個のデータ列からｋ個の
    より大きなデータをソートする方法。
  2. 【請求項２】 前記段階ｅ）の間に、前記段階ａ）の間
    でデータが書き込まれた順にデータを読み出す、請求項
    １に記載のｎ個のデータ列からｋ個のより大きなデータ
    をソートする方法。
  3. 【請求項３】 ２進論理信号として入力バスに連続して
    到着するｎ個のデータ列からｋ個のより大きなデータを
    ソートする回路であって、 − ｎ列ｍ行のメモリー単位のマトリックス（２０）で
    あって、それぞれの列が１つのデータに対応するワード
    に割り当てられ、増加する行番号の順に、そして減少す
    るビットの重みの順に、 ・イニシャライズ信号（ＩＮＩＴ）によってセットされ
    入力するデータによってリセットされる第１の禁止メモ
    リー単位（ＭＩ）と、 ・入力データによってリセットされ、出力バス回線に接
    続される第２の選択メモリー単位（ＭＳ）と、 ・データを受信し格納する、データ入力バスおよびデー
    タ出力バスの回線に接続される第３のメモリー単位（Ｍ
    Ｄ）と、 ・入力するデータの順位を表現する数値を含む第４のメ
    モリー単位（ＭＰ）と、を備えた前記ｎ列ｍ行のメモリ
    ー単位のマトリックス（２０）と、 − データの入力速度によってそれぞれの列をアドレス
    し、そこに入力バスの回線に現れるデータを格納する第
    １の回路と、 − 最も小さいワードを検出し次のデータが到着するや
    いなやそのワードの第２のメモリー単位をセットする、
    （ｎ−ｋ）番目のデータの到着とｎ番目のデータの到着
    の間のみ動作状態である第２の回路と、 − データ速度によってそれぞれの列をアドレスし、ｎ
    番目のデータが書き込まれるやいなや、第２および第３
    のメモリー単位に含まれるビットをデータ出力バスの回
    線に書き込む、第３の回路と、 を備えたことを特徴とするｎ個のデータ列からｋ個のよ
    り大きなデータをソートする回路。
  4. 【請求項４】 前記第２の回路がモジュールを備え、モ
    ジュールのそれぞれがメモリー単位に関連し、そして、 − 関連するメモリー単位のＱ出力との接続と、 − 現時点の行ｉが最後の行（ｍ）であれば、現時点の
    列ｊの第２のメモリー単位のセット入力に接続される排
    他出力Ｘijと、 − 中間出力と、 − 現時点の列ｊと直前の行ｉ−１のモジュールの排他
    出力Ｘi-1,jに、あるいは、現時点の行が１番目の場合
    は”０”に、接続される排他入力と、 − 現時点の行ｊのすべてのモジュールに共有され前記
    モジュールの中間出力を入力で受信する、検出論理手段
    （２３、２４）の出力Ｚi に接続される検出入力と、 を備え、前記出力Ｘijが次の表に基づいて加算される値
    を持ち、 【表１】 ここで、記号”＃”は”０”あるいは”１”のいずれか
    であることを示し、出力Ｘi-1,j そして（または）出力
    Ｑが”１”の場合に中間出力が”１”の値を持つ、請求
    項３に記載の回路。
  5. 【請求項５】 現時点の行ｊのモジュールのすべての中
    間出力に”１”がセットされるときのみ、前記検出論理
    手段がその出力Ｚi に値”０”を提供する、請求項４に
    記載の回路。
  6. 【請求項６】 それぞれの列をアドレスする回路がシフ
    トレジスタによって構成される、請求項３に記載の回
    路。
  7. 【請求項７】 第２のメモリー単位が、（ｎ−ｋ）番目
    のデータの到着とｎ番目のデータの到着の間の動作イネ
    ーブル信号によって、セットされることが許可される、
    請求項３に記載の回路。
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