JPS6222142A

JPS6222142A - 記憶装置

Info

Publication number: JPS6222142A
Application number: JP60160972A
Authority: JP
Inventors: Tatsuo Kinoshita; 健生木下
Original assignee: Sekisui Chemical Co Ltd
Current assignee: Sekisui Chemical Co Ltd
Priority date: 1985-07-19
Filing date: 1985-07-19
Publication date: 1987-01-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、データ編集に適した記憶装置に関し。

例えば対話式でデータ入出力が可能な汎用電子計算機及
びデータベース用計算機、データ管理システム、ワード
プロセッサー、自動翻訳システム等の情報処理装置の部
品として利用される。

（発明の背景）現在、提起されている多くのプログラム言語に沿って電
子計算機を利用する際、対象となるデータの大きさが固
定されたいわゆる固定データである場合と９部分や全体
の大きさを前もって予測できないいわゆる柔構造データ
である場合とでは。

その扱われ方はずいぶん異なる。

固定データの代表例は、技術計算において多く使われる
配列であって、このようなデータはその意味上の順序に
少なからず沿って物理的な記憶場所に収められる。

一方、柔構造データは、複数の関連する要素データによ
って構成され、連鎖構造によるリスト処理が行われる。

しかるに、固定データの場合、ランダムアクセス機能に
優れているが、データの編集の困難さがあり複雑なソフ
トウェアを必要とする。一方、柔構造データをリスト処
理する場合には、データの編集の容易さの点で優れるが
、目的のデータを得るために多数回の参照を繰り返さな
ければならず。

ランダムアクセス機能に難点がある。

ところが、データによっては上述した固定データあるい
は柔構造データと決めつけられない場合もあり、この種
のデータ編集には一層の難点が生じる。すなわち、関係
データベースは、全体の大きさが特定しないという意味
では柔構造データであるが１個々のレコードの中に固定
的な構造を持っているので、そうした固定的な構造を利
用せずに常にリスト構造によって処理するのは得策でな
い。また、プログラム自体は作られるときには大きさの
予測はできないが、実行時には大きさは固定されている
ことが多い。

このような場合において、固定データと柔構造データの
区別なしにある−通りの方法で、その双方のデータを取
り扱うことができれば極めて便宜である。

（従来の技術）従来、専用のハードウェアを用いて編集（ソーティング
）を行うソーティングメモリ装置が一部の文献で提案さ
れているが（ＩＥＥＥ　ＴＲＡＮＳ、　ＯＮ　ＣＯＭＰ
ＵＴＥＲ５，ＶＯＬ、　Ｃ−１８，ＮＯ，８，Ｐ　７１
９〜７２７．１９６９）。

このソーティングメモリ装置はデータを物理的にシフト
することによって編集°機能を実現している。

また、特開昭５７−１６９８４８号公報において提案さ
れているソーティングメモリ装置は９個々の要素データ
に対応して整数を記憶し、この整数を参照することによ
る内容アドレス方式である。

（発明が解決しようとする問題点）　　　　　　　　　
　　　　、しかるに、上述した文献に記載されたソーテ
ィングメモリ装置は、特定の要素データに固定的にアク
セスする手段を有せず、また、上述した公報に記載され
たソーティングメモリ装置では、要素データの位置は物
理的に固定されているがその位置の確認方法が明示され
ておらず、上述した（発明の背景）において述べたよう
な種々の要望に対して十分応えることができない。

本発明はかかる点に鑑み、ランダムアクセス機能を持ち
つつ、リスト構造に特有の編集の容易さを持つアドレッ
シングが可能な記憶装置のハードウェア構成を提供する
ことを目的としている。

（問題点を解決するための手段）本発明は、ワードに分割されたデータを該当番地に記憶
しておく第１の記憶手段と、前記第１の記憶手段の各番
地に対応して設けられ、前記ワードの意味上の順序を表
す整数値を記憶しておく第２の記憶手段とが設けられ、
該第２の記憶手段は外部から指定された整数値以上の整
数値に対して。

正または負の一定値を加算する機能を備え、さらに第２
の記憶手段には、前記番地名若しくは整数値が指定入力
される第１アドレスバスと、指定された番地名若しくは
整数値に対応する整数値若しくは番地名を出力する第２
アドレスバスと、指定された番地名若しくは整数値に対
応する番地にワードの追加、削除の制御をするコントロ
ールラインとが少なくとも接続され、前記第１の記憶手
段には、データバスと、該データバスへの入出力を制御
するコントロールラインとが接続されたものである。

前記第１の記憶手段は９例えばＲＡＭによって構成され
、第２の記憶手段はセット可能な可逆カウンタによって
構成されている。前記圧または負の一定値は、追加、削
除すべきワード数に対応する値である。

（作用）本考案に係わる作用について第１図及び第２図に示す模
式図を参照して説明する。

第１図は１つのデータの挿入、削除を説明する図であり
、第２図は第１図と同じことをデータの意味の順に並べ
かえて、見易く表示している。番地（ｉ）は物理的な位
置であり、添字によってその物理的アドレスの順序を示
している。これらの番地に対して内容（ａ）がそれぞれ
対応して記憶されており、同図においては内容（ＡＡＡ
Ａ）、（ＢＢＢＢ）、（ＣＣＣＣ）、（ＤＤＤＤ）が意
味上の順序に従う内容であり、それらの内容は該当番地
名（ｉ）に一対一に対応して記憶されている。このとき
９番地〔ｉ６〕に内容（ｂ　ｂ　ｂ　ｂ）を記憶させ〔
第１図（ｂ）参照〕、このときこの内容（ｂｂｂｂ）を
挿入すべき位置である内容（Ｂ　Ｂ　Ｂ　Ｂ）と（Ｄ　
Ｄ　Ｄ　Ｄ）の間に挿入するために、挿入すべき前の内
容に一対一に対応して記憶されている整数値（ｂ）とし
ての内容（ｍ−１）に１を加えた整数値（ｍ）とともに
、前記内容（ｂ　ｂ　ｂ　ｂ）を番地〔ｉ、〕に記憶す
る。この番地（ｉ、）としては、整数値（ｂ）として可
能な最大の値（Ｎ−１）を保持し、内容記憶のためには
利用されていない番地を用いる。このように物理的な番
地は意味上の順序を示す番地に続いて記憶されるわけで
はないが、その代わりに整数値（ｂ）として意味上の順
序を示す整数値（ｍ　）に対応して内容（ｂｂｂｂ）を
記憶させる。このような状態で整数値（ｂ）を内容（ａ
）の順序に応じて書きかえると第１図（ｂ）及び第２図
（ｂｌのようになり、内容（ａ）は意味上の順序通りに
なる。このとき、整数値（ｍ）以上の整数値を有してい
る整数値のそれぞれに対して（＋１）カウントアツプす
る。

このようなワードの追加は、追加すべき個所に対して第
１アドレスバスによって整数値（ｂ）　を外部指定され
、その結果、当該メモリ部分が挿入すべき内容に対応す
る整数値（ｍ）以上であるかどうかによって、すでに記
憶されている整数値（ｂｌ）の値の加算がなされる。し
かも、このような比較は第１アドレスバスから入力され
る信号と。

当該メモリ部が有している整数値（ｂｌ）との比較によ
って行われる。このような比較結果に応じてメモリ部の
それぞれの内容が、データコントロールラインからの指
令に応じてデータバスに入出力される。

一方、１つのデータを削除する場合には２例えば削除す
べきメモリ部に相当する整数値（ｂ）を指定することに
よって、この指定した整数値以降に記憶されている整数
値（ｂｉ　）は（−１）カウントアツプされ、意味上の
順序に従って整数値（ｂ）が設定される。このような削
除機能によって第２図において内容（ｂ　ｂ　ｂ　ｂ）
を削除すると第１図（ａ）及び第２図（ａ）のような順
序に内容及び番地が並ぶことになる。

（実施例）以下２本発明の実施例について図面を参照して説明する
。

第３図は本発明に係わる記憶装置の実施例を示し、Ｎ番
地（Ｎ＝２’）からなる記憶装置１は内部パスライン２
．内部信号ライン３によって相互に接続されるとともに
、インターフェース回路４を介して外部パスライン５．
外部信号ライン６に接続されている。

インターフェース回路４は、第４図に示すようにゲート
回路を組み合わせて構成されており、外部信号ライン６
によって指令される各種指令モードに応じて、前記記憶
装置１に対するコントロール信号を出力するとともにア
ドレス情報とデータバスへの入出力制御をするものであ
る。

このアドレス情報は、第１アドレスバス５ａと第２アド
レスバス５ｂによって入出力され、データはデータバス
５Ｃによって入出力されている。

本例で説明する第１アドレスバス５ａは入力専用であり
、第２アドレスバス５ｂは出力専用になされており、こ
の第２アドレスバス５ｂは番地名（ｉ）若しくは整数値
（ｂ）を出力する。

第４図において外部信号ライン６は、ＥＮＡＢＬＥ外部
信号ライン６ａ、ＲＥＡＤ／ｂ外部信号ライン６ｂ、Ｒ
ＥＡＤ／ｉ外部信号ライン６　ｃ　＋Ｉ　Ｎ　Ｓ　Ｅ　
ＲＴ　ａ　／　ｂ外部信号ライン６ｄ、ＤｉｓＰ　Ｌ　
Ａ　ＣＥ　ａ　／　ｂ外部信号ライン６ｅ、ＷＲＩＴＥ
　ａ　／　ｂ外部信号ライン６　ｆ、ＷＲＩＴＥａ／ｉ
外部信号ライ７６ｇ、ＩＮＩＴＩＡＬＩＺＥ外部信号ラ
イン６ｈからなる８本のコントロールラインによって構
成されている。なお、このように命名した外部信号ライ
ンにおいて、　　（ａ）、（ｂ）は記憶されている内容
及び整数値、（ｉ）は番地名をそれぞれ示している。

ＥＮＡＢＬＥ外部信号ライン６ａは、上述したこれらの
外部信号ライン６ｂ〜６ｈを活性化させるための信号線
である。

ＲＥＡＤ／ｂ外部信号ライン６ｂは、整数値（ｂ）を指
定することによって、内部の情報を読みとる信号線であ
り、整数値（ｂ）が指定されると前記第１アドレスバス
５ａを通じて、整数値（ｂ）を持った番地（ｉ）が活性
化され、この番地名（ｉ）が前記第２アドレスバス５ｂ
に出力されるとともに、この番地（ｉ）の内容（、ａ）
がデータバス５Ｃに出力される。

Ｆｉ　Ｅ　Ａ　Ｄ　／　ｉ外部信号ライン６Ｃは１番地
〔ｉ〕に対応して記憶されている整数値（ｂ）と内容（
ａ）とを読みとる信号線であり、このＲＥＡＤ／ｉ命令
は１番地名（ｉ）を指令することによって、この番地名
（ｉ）に対応する番地が活性化され、該番地（ｉ）に対
応して記憶されている整数値（ｂ）が前記第２アドレス
バス５ｂに出力され。

さらに、内容（ａ）がデータバス５Ｃを通じて出力され
る。

ｌＮ５ＥＲＴａ／ｂ外部信号ライン６ｄは、整数値（ｂ
）を持つ内容（ａ）の挿入を行う信号線であり、第１ア
ドレスバス５ａを通じて外部から指定される整数値（ｂ
）を持つ内容（ａ）の挿入がなされ、このために、■指
定された整数値（ｂ）より小さい整数値（ｂｉ　）が書
き込まれている場合には、当該整数値（ｂｌ）の値は変
化されず。

■指定された整数値（ｂ）以上の整数値（ｂｒ　）が書
き込まれている場合には、当該整数値（ｂ。

）が一定値〔本例では（＋１））カウントアツプされて
、（ｂｔ＋１）になされ、■可能な最大の整数値（Ｎ−
１）が書き込まれている番地には整数値（ｂ）及びデー
タバス５ｃに出力された内容（ａ）の書き込みがなされ
るとともに、当該番地者が第２アドレスバス５ｂに出力
される。

ＤＩＳＰＬＡＣＥａ／ｂ外部信号ライン６ｅは。

前記Ｉ　Ｎ　Ｓ　Ｅ　ＲＴ　ａ　／　ｂ命令と逆の動作
である削「除機能をなす信号線であり、第１アドレスバス５ａを通
じて外部から指定される整数値（ｂ）を持つ内容（ａ）
の削除が行われる。このために■指定された整数値（ｂ
）より小さい整数値（ｂｉ　）が書き込まれている場合
には、当該整数値（ｂ。

）値は変化されず、■指定された整数値（ｂ）に該当す
る場合、データバス５Ｃに当該番地の内容（ａ）が出力
されるとともに整数値（ｂ）に対応して内容（Ｎ−１）
が書き込まれ、第２アドレスバス５ｂに番地名（ｉ）が
出力され、■指定された整数値（ｂ）以上の整数値が書
き込まれている場合には、当該整数値（ｂｉ　）が（−
１）カウントアツプされて（ｂえ−１）になる。

Ｗ　ＲＩ　Ｔ　Ｅ　ａ　／　ｂ外部信号ライン６ｆは、
整数値（ｂ）を持った番地に内容（ａ）を書き込む信号
線であり、整数値（ｂ）を持った番地が前記第１アドレ
スバス５ａを介して外部から指令されると整数値（ｂ）
を持った番地が活性化され、データバス５ｃを通じて外
部から指定される内容（ａ）が書き込まれる。

Ｗ　ＲＩ　Ｔ　Ｅ　ａ　／　ｉ外部信号ライン６ｇは、
第１アドレスバス５ａを通じて外部から指定される番地
名（ｉ）に対応する番地が活性化され、データバス５Ｃ
を通じて外部から指定される内容（ａ）を書き込む信号
ラインである。

ＩＮＩＴＩＡＬＩＺＥ外部信号ライン６ｈは。

初期化をなす信号ラインで、データバス５ｃを通じて入
力される内容（ａ）をすべての番地へ書き込むとともに
整数値（ｂ）を初期化する。

上述した外部信号ライン６ａ〜６ｈの中でＥＮＡＢＬＥ
外部信号ライン６ａを除く７本の信号ラインは、ＥＮＡ
ＢＬＥ外部信号ライン６ａが活性されることによって、
それぞれの入力側に設けたＡＮＤゲート９ａ〜９ｇによ
って入力可能になされている。そして、読み出しに関係
する外部信号ライ７６ｂ、６ｃ、（３ａはＯＲゲート１
０ａを介してＲＥＡＤ内部信号ライン３ａに接続されて
いる。

指定した番地を活性するための外部信号ライン６ｃ、６
ｇはＯＲゲート１０ｂを介して、（／ｉ）内部信号ライ
ン３ｂに接続されている。挿入及び削除の指令をなす外
部信号ライン６ｄ、６ｅはＯＲゲート１０ｃを介してＣ
ＬＯＣＫ内部信号うイン３ｃに接続されている。また、
ｌＮ５ＥＲＴａ　／　ｂ外部信号ライン６ｄはｌＮ５Ｅ
ＲＴ内部信号ライン３ｅに接続されている。データの書
き込み指令制御をなす外部信号ライン６ｆ、６ｇはＯＲ
ゲート１０ｄを介してＷＲＩＴＥａ内部信号ライン３ｆ
に接続されている。ＩＮＩＴＩＡＬＩＺＥ外部信号ライ
ン６ｈはＩＮＩＴＩＡＬＩＺＥ内部信号ライン３ｇに接
続されている。第２アドレスバス５ｂの出力制御をなす
トライステートバッファｌｌａはＲＥＡＤ内部信号ライ
ン３ａとｌＮ５ＥＲＴ外部信号ライン６ｄとの論理和を
ＯＲゲート１０ｅによって取り、この論理和によって制
御している。すなわち、ｌＮ５ＥＲＴ指令がなされるか
若しくはＲＥＡＤ指令がなされた場合９番地名（ｉ）若
しくは整数値（ｂ）の値を出力させる。この番地名（ｉ
）を出力させるためには、前記ＲＥＡＤ／ｂ外部信号ラ
イン６ｂを活性化することによってなされ、整数値（ｂ
）を出力させるためには、ＲＥＡＤ／ｉ外部信号ライン
６Ｃを活性化することによってなされる。さらに、デー
タバス５Ｃは入出力兼用のバスであり、出力制御をなす
トライステートバッファｌｌｂは、前記ＲＥＡＤ内部信
号ライン３ａが活性されるとデータ出力可能になされ、
入力データを制御するトライステートバッファｌｌｃは
、ｌＮ５ＥＲＴ指令と■ＮＩＴＩＡＬＩＺＥ指令とＷＲ
ＩＴＥ指令の論理和をＯＲゲート１０ｆによって取り、
これらの指令の内１つでも指令されるとデータ入力可能
となされている。第１アドレスバス５ａはバッファ１２
を介して、各番地を構成する記憶装置１のそれぞれに接
続されている。

次に、第５図を参照して前記記憶装置１のハードウェア
構成について説明する。

第５図は１番地当りの回路構成を示し、このメモリ部の
中心となるのは、前記可逆カウンタ７とＲＡＭ８である
。これらの可逆カウンタ７及びＲＡＭ８は前記各種内部
信号ライン３ａ〜３ｆによって制御されている。

内部信号ライン３は、ＲＥＡＤ内部信号ライン３ａ、　
　（／ｉ）内部信号ライン３ｂ、ＣＬＯＣＫ内部信号ラ
イン３ｃ、Ｃ０ＮＴＲＡＣＴ内部信号ライン３ｄ、ｌＮ
５ＥＲＴ内部信号ライン３ｅ。

ＷＲＩＴＥａ内部信号ライン３ｆ、ＩＮＩＴＩＡＬＩＺ
Ｅ内部信号ライン３ｇからなる７本のコントロールライ
ンによって構成されている。

ＲＥＡＤ内部信号ライン３ａは、外部より指定した番地
名（ｉ）若しくは外部より指定した整数値（ｂ）を有す
る番地（ｉ）の内容（ａ）をデータバス５Ｃ上に出力さ
せるとともに、指定された番地名（ｉ）に対応する整数
値（ｂ）若しくは指定された整数値（ｂ）に対応する番
地名（ｉ）を前記第２アドレスバズ５ｂ上に出力させる
信号線である。

（／ｉ）内部信号ライン３ｂは、ＲＥＡＤ命令若しくは
ＷＲＩＴＥ命令に付随して指定される信号線であり、第
１アドレスバス５ａを通じて外部から指定される番地名
（ｉ）に対応する番地の入出力を制御する。

ＣＬＯＣＫ内部信号ライン３ｃは、可逆カウンタ７をカ
ウントアツプ若しくはカウントダウンさせるための信号
線である。

Ｃ０ＮＴＲＡＣＴ内部信号ライン３ｄは、前記ＲＥＡＤ
内部信号ライン３ａとともに、ｒＤＩＳＰＬＡＣＥＪ命
令をコントロールする信号を出力する信号線である。

ｌＮ５ＥＲＴ内部信号ライン３ｅは、データバス５Ｃに
出力された内容（ａ）をＲＡＭ８に取り込むとともに、
第１アドレスバス５ａを通じて外部から指定される整数
値（ｂ）を可逆カウンタ７にセットする信号線である。

ＷＲＩＴＥａ内部信号ライン３ｆは、データバス５Ｃに
出力された内容（ａ）を読込む信号線である。

ＩＮＩＴＩＡＬＩＺＥ内部信号ライン３ｇは。

前記ＩＮＩＴＩＡＬＩＺＥ外部信号ライン６ｈと同じ機
能を有する信号線である。

前記可逆カウンタ７はセット可能な可逆カウンタであり
、クロックの立下りでカウントアンプするもので、予め
ダウン端子がｒＨＪレベルになっている場合にはカウン
トダウンし、セット端子がｒＨＪレベルになっている場
合には第１アドレスバス５ａから入力される内容がセッ
トされ、全１セツト端子がｒＨＪレベルになっている場
合には全ビットがｒＨＪレベルになる。また、ダウン端
子と全１セツト端子の双方がｒＨＪレベルの場合には、
全１セント端子の入力を優先して全ビットがｒＨＪレベ
ルになる。この可逆カウンタ７にセットされた整数値（
ｂ）と当該番地の番地名（ｉ）を記憶しているＲＯＭ１
３の出力とは、エクスチェンジ中１４によってコンパレ
ーター１５及びトライステートバッファ１６に対して交
換出力可能となされている。エクスチェンジャ１４は、
２つのマルチプレクサによって構成されている。このエ
クスチェンジャ１４は前記（／ｉ）内部信号ライン３ｂ
がｒＬＪレベルのときには、整数値（ｂ）をコンパレー
ター１５に入力し２番地名（ｉ）をトライステートバッ
ファ１６に入力させる。

一方、この（／ｉ）内部信号ライン３ｂがｒＨＪレベル
のときには、整数値（ｂ）をトライステートバッファ１
６に入力させ１番地名（ｉ）をコンパレーター１５に入
力させる。コンパレーター１５は前記第１アドレスバス
５ａのビットパターンとエクスチェンジャ１４から出力
される整数値（ｂ）または番地名（ｉ）とを比較し、そ
れらの値が等しいときに「＝」端子と「≦」端子の双方
を「Ｈ」レベルにし、前者が後者より小さければ、「≦
」端子をｒＨＪレベルにする。ビットパターンは全ビン
）　ｒＬＪを最低値０．全ビン）　ｒＨＪを最大値（Ｎ
−１）とする符号なしの２進表現として解釈している。

一方、第１アドレスバス５ａから入力されるアドレス情
報と前記ＲＯＭ１３’から出力される番地名（ｉ）とは
、マルチプレクサ１７を切り換えて可逆カウンタ７に入
力される。このマルチプレクサ１７はコントロール入力
がｒＬＪレベルのときには９番地名（ｉ）を入力させ、
「Ｈ」レベルのときには第１アドレスバス５ａ上に活性
化される　　　　　　　。

アドレス情報を入力させる。

前記ＲＥＡＤ内部信号ライン３ａとコンパレーター１５
の「＝」端子の出力はＡＮＤゲート１８によって論理積
を取られ、この論理積がＯＲゲート１９を介して前記ト
ライステートバッファ１６を制御する。また、この論理
積の出力はＲＡＭ８の内容を出力制御しているトライス
テートバッファ２０をも同時に制御している。ＣＬＯＣ
Ｋ内部信号ライン３ｃとコンパレーター１５から出力さ
れる「≦」端子からの出力はＡＮＤゲート２１によって
論理積がとられ、ＯＲゲート２２を介して前記可逆カウ
ンタ７のＣＬＯＣＫ端子に入力されている。前記Ｃ０Ｎ
ＴＲＡＣＴ内部信号ライン３ｄと前記コンパレーター１
５の「＝」端子からり出力はＡＮＤゲート２３によって
論理積が取られ。

このＡＮＤゲート２３の出力が可逆カウンタ７の全１セ
ント端子に入力されている。

また、このＣ０ＮＴＲＡＣＴ内部信号ライン３ｄの出力
ラインはダウン端子に直接接続されている。この可逆カ
ウンタ７からキャリーが出力されたときに前記ｌＮ５Ｅ
ＲＴ内部信号ライン３ｅが活性されているとＡＮＤゲー
ト２４を介して活性化された信号によって前記マルチプ
レクサ１７が制御されるとともに、ＯＲゲート２５を介
して可逆カウンタ７をセットし、さらに、ＯＲゲート２
６を介して前記ＲＡＭ８にデータセットをなす。可逆カ
ウンタ７をセットするためには、このようなｌＮ５ＥＲ
Ｔ内部信号ライン３ｅを活性化するほかに、前記ＩＮＩ
ＴＩＡＬＩＺＥ内部信号ライン３ｇを活性化することに
よっても行われ、この場合、前記ＲＡＭ８のデータセッ
トも同時に行われる。前記ＷＲＩＴＥａ内部信号ライン
３ｆが活性されるとともに、前記コンパレーター１５の
「＝」端子がｒＨＪレベルになると、ＡＮＤゲート２７
を介してＲＡＭ８にデータセットされる。

ＲＡＭ８はワードを収めるメモリであり、予めセット端
子がｒＨＪレベルの場合において、　　ＣＬＯＣＫの立
下りでデータバス入力のセットが行われる。

次に、上述したハードウェア構成からなる記憶装置ｌに
おいて１本発明に係わる新たな機能が指令されたときの
動作について説明する。

■　ＲＥＡＤ／ｂ外部信号ライン６ｂが活性化されると
、前記ＲＥＡＤ内部信号ライン３ａが活性化され、前記
第１アドレスバス５ａによって指定される整数値（ｂ）
が第１アドレスバス５ａに出力され、この整数値（ｂ）
は可逆カウンタ７から出力される整数値（ｂ、）とコン
パレーター１５によって比較され、外部から指定された
整数値と同じ整数値を有している番地においては、この
コンパレーター１５の「＝」端子からｒＨＪレベルの信
号が出力される。このため、ＡＮＤゲート１８の出力が
ｒＨＪレベルとなり、さらに、ＯＲゲート１９を介して
前記トライステートバッファ１６を開き、ＲＯＭ１３に
記憶されている番地名（ｉ）をエクスチェンジャ１４を
介して第２アドレスバス５ｂに出力させる。また、ＡＮ
Ｄゲート１８の出力が「Ｈ」レベルとなるので、トライ
ステートバッファ２０を制御して、ＲＡＭ８に記憶され
ているワードをデータバス５Ｃに出力する。このように
して、整数値（ｂ）を指定することによって整数値（ｂ
）に対応する番地の情報をデータバス５Ｃに出力する。

■　ＲＥＡＤ／ｉ外部信号ライン６Ｃが活性化されると
、前記ＲＥＡＤ内部信号ライン３ａと（／ｉ）内部信号
ライン３ｂとが活性化される。

このため、上述したＲＥＡＤ／ｂ外部信号ライン６ｂを
活性化した場合と異なって、エクスチェンジャ１４を切
換制御するので、可逆カウンタ７から出力される整数値
（ｂりはトライステートバッフ７１６を介して第２アド
レスバス５ｂに出力される。

■　ｌＮ５ＥＲＴ命令によって整数値（ｂ）の所に内容
（ａ）を挿入する命令を出すと、指定した整数値（ｂ）
以上の番地においては、前記ＣＬＯＣＫ内部信号ライン
３ＣとｌＮ５ＥＲＴ内部信号ライン３ｅとが活性化され
、このとき。

第１アドレスバス５ａから出力されるアドレス情報と可
逆カウンタ７から出力される当該番地に対応する整数値
（ｂｉ　’）はコンパレーター１５によって比較される
が、このとき「≦」端子の出力がｒＨＪレベルとなるの
で、ＡＮＤゲート２１及びＯＲゲート２２を介して、こ
の可逆カウンタ７にＣＬＯＣＫを供給する。この場合。

キャリー出力がないならば、可逆カウンタ７の内容であ
る整数値（ｂｉ　）のカウントアツプがおこるが、ＲＡ
Ｍ８の内容の変更はなされない。

一方、当該番地に対応する整数値が、値としてとり得る
最大の整数（Ｎ−１）に等しい場合には、可逆カウンタ
７からキャリーが出力されるので、ＡＮＤゲート２４か
らｒＨＪレベルの信号が出力されて、前記トライステー
トバッファ１６及びマルチプレクサ１７を制御して番地
名（ｉ）を第２アドレスバス５ｂに出力させるとともに
、第１アドレスバス５ａに出力された整数値（ｂ）を可
逆カウンタ７に出力させる。また、ＯＲゲート２６の出
力がｒＨＪレベルとなるので、データバス５ｃに出力さ
れるデータを取り込み、ＲＡＭ８の内容を書き変える。

■　ＤＩＳＰＬＡＣＥ命令が出されると、指定された整
数値（ｂ）よりも大きな整数値を有する番地では、可逆
カウンタ７から当該番地に対応する整数値（ｂｉ　）が
コンパレーター１５に出力され、このコンパレーター１
５によって第１アドレスバス５ａに出力されている整数
値（ｂ）と比較されるので、「≦」端子の出力が「Ｈ」
レベルとなり、ＣＬＯＣＫ内部信号ライン３ＣがｒＨＪ
レベルになったときにＡＮＤゲート２１及びＯＲゲート
２２を介して可逆カウンタ７にＣＬＯＣＫを入力する。

一方、このとき。

前記Ｃ０ＮＴＲＡＣＴ内部信号ライン３ｄが活性化され
ているので、この可逆カウンタ７はカウントダウンされ
る。一方、指定された整数値（ｂ）を有している番地に
おいては、前記コンパレーター１５の「＝」端子と「≦
コ端子の双方がｒＨＪレベルとなるので、ＡＮＤゲート
２３の出力がｒＨＪレベルになり、可逆カウンタ７に値
（Ｎ−１）がセットされるとともに、　ＡＮＤゲート１
８の出力が「Ｈ」レベルとなるので。

トライステートバッファ１６．２０の双方を開き、第２
アドレスバス５ｂにはＲＯＭ１３から番地名（ｉ）が出
力され、データバス５ｃにはＲＡＭ８の内容が出力され
る。

■　ＷＲＩＴＥａ／ｂ命令がなされると、第１アドレス
バス５ａに出力される整数値（ｂ）を有する番地では、
前記コンパレーター１５の「＝」端子がｒＨＪレベルと
なり、同時に前記ＷＲＩＴＥａ内部信号ライン３ｆが活
性化されるので、ＡＮＤゲー）２７．ＯＲゲート２６を
介してＲＡＭ８にＣＬＯＣＫを供給シ、テータパス５Ｃ
に出力されている内容（ａ）が書き込まれる。

■　ＷＲＩＴＥａ／ｉ命令がなされると、前記（／ｉ）
内部信号ライン３ｂが活性化されるので。

ＲＯＭ１３から番地名がエクスチェンジ中１４を介して
コンパレーター１５に入力され、この番地名と第１アド
レスバス５ａに出力されている番地名が比較され、＠当
番地においてはコンパレーター１５の「−」端子がｒＨ
Ｊレベルとなるので、上述したＷ　ＲＩ　Ｔ　Ｅ　ａ　
／　ｂ命令がなされた時に同様にデータバス５Ｃに出力
されているデータがＲＡＭ８に書き込まれる。

■　ＩＮＩＴＩＡＬＩＺＥ命令がなされると、■ＮＩＴ
ＩＡＬＩＺＥ内部信号ライン３ｇが活性化されるので、
全ての番地において、データバス５ｃに出力されている
内容（ａ）がＲＡＭ８に書き込まれるとともに、ＲＯＭ
１３に記憶されている番地名をマルチプレクサ１７を介
して可逆カウンタ７に入力させ、整数値（ｂ）の初期化
がなされる。

以上のような新たに設けた命令を適宜用いることで、各
番地のワードの意味付けを自在にすることができ、デー
タの追加、削除をハードウェア的に操作することができ
る。なお、各番地のワードの内容は任意であるが、意味
の上で多層的な参照構造を持つデータや、プログラムの
ＪＵＭＰ命令などのようにデータのある位置から他の位
置を参照する必要がある場合には、ある位置のワードの
内容として他のワードの番地名を収めることにな　　　
　　　　「る。

また９本発明に係わる記憶装置１個分をデータの１つの
単位（ページ）として仮想記憶を実現する場合には、ペ
ージが一杯になったとき、上述したような参照関係を明
瞭に判るようにソフトウェア上の工夫をする必要がある
。例えば、ワード中の１ビツトをそのワードが番地情報
を持つことを示す専用ビットとして確保する等の手段が
考えられる。

（発明の効果）以上述べたように本発明によれば、リスト処理に特有の
編集の容易さと、データの意味上の順番をキーとするラ
ンダムアクセス機能とを同時に実現することができ、ひ
いては従来行われてきたように、固定データと柔構造デ
ータの扱い方を区別する必要がなくなる。その結果とし
て、プログラムの編集と実行の動的な連係が可能となる
。実行の結果をみての方法の自己修正、いわば試行錯誤
ができるという点で２人工知能を構成するためにも適す
る。また８本発明の記憶装置によれば、プログラム言語
ｒＦｏｒｔｒａｎＪ等が得意とする配列の扱いも自由に
できる。さらに、記憶領域の上で無駄のないディレクト
リを構成することもできる。さらに１本発明の７ドレツ
シング方法によれば、データをある決まった秩序のもと
に配列させておけば、整数値を参照することによって例
えば関係データベース等のワードの意味付けを把握でき
るので、並列処理計算機を構成する上でも極めて好まし
いものである。

【図面の簡単な説明】

第１図及び第２図は本発明に係わる記憶装置の作用を説
明するための記憶内容を例示する模式図。第３図は同記憶装置の概略構成を示す図、第４図はイン
ターフェース回路の構成を例示する回路図。第５図は各番地に対応する記憶装置を示す回路図である
。１・・・記憶装置　　　　２・・・内部パスライン３・
・・内部信号ライン　４・・・インターフェース回路５
・・・外部パスライン　５ａ・・・第１アドレスバス５
ｂ・・・第２アドレスバス５Ｃ・・・データバス６・・・外部信号ライン７・・・セット可能な可逆カウンタ（第２の記憶手段）
８・・・ＲＡＭ　（第１の記憶手段）特許出願人　　積水化学工業株式会社第７！！１（ａ）　　　　　　　　　　　　　　　　　（ｂ）第２
図（ａ）　　　　　　　　　　　　（ｂ）第３図第４図

Claims

【特許請求の範囲】

１）ワードに分割されたデータを該当番地に記憶してお
く第１の記憶手段と、前記第１の記憶手段の各番地に対
応して設けられ、前記ワードの意味上の順序を表す整数
値を記憶しておく第２の記憶手段とが設けられ、該第２
の記憶手段は外部から指定された整数値以上の整数値に
対して、正または負の一定値を加算する機能を備え、さ
らに第２の記憶手段には、前記番地名若しくは整数値が
指定入力される第１アドレスバスと、指定された番地名
若しくは整数値に対応する整数値若しくは番地名を出力
する第２アドレスバスと、指定された番地名若しくは整
数値に対応する番地にワードの追加、削除の制御をする
コントロールラインとが少なくとも接続され、前記第１
の記憶手段には、データバスと、該データバスへの入出
力を制御するコントロールラインとが接続されたことを
特徴とする記憶装置。