JPS6113341A

JPS6113341A - 情報分類装置

Info

Publication number: JPS6113341A
Application number: JP60136752A
Authority: JP
Inventors: モウシヤ・セガル
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1984-06-21
Filing date: 1985-06-20
Publication date: 1986-01-21
Also published as: EP0166577A2; EP0166577A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は分類装置に関するものである。より具体的に
は、この発明は情報を分類された順序のシーケンシャル
なアドレスでストアすることによって情報を分類するこ
とができ、かつそのストアされたシーケンシャルな順序
を維持することができる分類装置に関係する。

背景技術情報の分類はデータ処理の重要な応用である。

データ処理システムの実行時間の約２５％は分類に関係
付けられ得る。

従来のデータの分類またはデータキーはソフトウェア技
術を用いて行なわれる。分類されていない情報をシステ
ムメモリ内にス１−アしてそのようなデータについて分
類を行なうことは知られているが、通常その分類されて
いないデータはディスクのような２次的な記憶装置内ヘ
スドアされる。

挿入または削除されるべぎデータあるいは順序付けまた
は指標付けされるべきデータはシステムメモリ内に置か
れ、記憶媒体中の情報は挿入または削除の適切な点を見
つけるためにサーチされる。

次に、データ全体が再順序付けされ、または指標ファイ
ルが訂正される。シーケンシャルなファイルのために、
完全に新しいファイルが次に形成されてストアされ、新
しく加えられた資料を含む（または、場合によって、削
除された資料を含まない）。この代わりに、ランダムア
クセスファイルについては、論理的に近接する記録はそ
れらのポインタまたはリンクを変えるためにシステムメ
モリ内へ運ばれなければならず、次に記憶媒体中へ書き
戻されなければならない。

いずれかのタイプのファイルと最も一般的な分類技術に
おいて、書込記録の過剰の量のみならず各挿入または削
除のために記録を読出すのにあまりに多くの時間がかか
り、これは特にシーケンシャルなファイルにおいて著し
い。

任意のタイプの分類において、時間の成るインクリメン
トは挿入または削除されるべきデータを入力するのに費
され、そのような情報は端末装置またはディスクのよう
な２次的な記憶装置から入れられる。さらに、この時間
は通常ＣＰＵ内におけるコマンドの実行時間に比べて非
常に遅い。なぜならば、たとえばディスク記憶装置にお
けるヘッドの動きのようなある種の機械的な動作が通常
伴なうからである。

分類を利用する応用または有効なハードウェアの分類装
置から利益を得ることができる応用は、ＤＢＭＳ　（デ
ータベース管理システム）と非ＤＢＭＳの応用に分ける
ことができる。ＤＢＭＳ応用は通常は多くの項目を取扱
い、かなり多量のディスクアクセスを伴なう。

ディスクアクセスに関係する遅れは今日のディスク技術
においても長いものであるが、従来のソフトウェア技術
で多くの項目を分類することはさらに時間を消費するこ
とであり、数分から数時間にわたる。

ディスク技術は改善されて速くなりつつあるので、分類
のような長い動作における処理の遅れの問題はさらに重
要となる。

非０８ＭＳ応用は通常はデータのより少ないテーブルを
取扱い、より少ないディスクアクセスを伴なう。多くの
オペレーティングシステムの関連する動作はこのカテゴ
リーにある。通常は、これらの応用はデータの分類また
はサーチを行なうために多くのシステムメモリのアクセ
スを伴ない、それは結局時間の消耗とより遅い全体的な
動作となる。

さらに、もしく挿入のために）続くすべてのデータを１
アドレスだけブツシュダウンするかまたは（削除のため
に）続くすべてのデータを１アドレスだけポツプアップ
することによって入来データが適当な分類されたシーケ
ンスでストアされている情報を有するストレージバッフ
ァ内へ挿入（またはそこから削除）され得るならば、分
類時間は著しく減少されよう。

最後に、もし適当な挿入または削除のアドレスを見つけ
るようにストレージバッファ内におけるバイ太リサーチ
のような速いサーチを可能にするだめにストレージとコ
ントロールの順序付けがハードウェアと組合わされ得る
ならば、分類とサーチの時間はまたさらに減少されよう
。

分類のい（っかのハードウェアの実現が先行技術におい
て試みられてきた。たとえば、Ａ　ｒｌｌｌｓｔｒ。

ｎｇの米国特許第４．１３１．９４７号は、記録キーの
ベアを比較することによって記録を分類するメモリセル
とメモリレジスタのシリーズを用いる分類ハードウェア
を開示している。Ａ　ｒｍｓｔｒｏｎｇの米国特許第３
．３９９．３８３号は、昇順容量を有するメモリのシリ
ーズを用いる分類システムを述べている。入来する記録
はメモリ内に既にストアされている記録と比較される。

Ｂ　ａｒｓａｍｉａｎの米国特許第３．７１３．１０７
号は分類プロセッサシステムを開示しており、それによ
れば、サーチメモリは記録キーでロードされ、次にそれ
は（昇順に関して）最も低いキーそして次に低いキーを
見つけるためにサーチされる。各低いキーが見つけられ
るとき、それは連続的にストリングリストにストアされ
る。

しかし、これらの分類ハードウェアのいずれも、挿入ま
たは削除を可能にするために既にストアされているデー
タをシフトすることと組合された速いサーチを用いるこ
とによって適当な記述項をサーチする実施例にアプロー
チすることはなかった。

１１へ１１したがって、本発明の目的はデータを分類してストアす
ることができる分類装置を提供することである。

本発明のもう１つの目的は、データを分類してその分類
されたデータをシーケンシャルなアドレス順序でストア
することができる分類装置を提供することである。

本発明のさらにもう１つの目的は、データを分類して、
先にシーケンシャルにストアされているデータをサーチ
することによってその分類されたデータをシーケンシャ
ルなアドレス順序でストアすることができる分類装置を
提供することである。

本発明のさらにもう１つの目的は、データを分類して、
先にシーケンシャルにストアされているデータをサーチ
することによってその分類されたデータをシーケンシャ
ルなアドレス順序でストアし、データのシーケンシャル
なアドレスストレージを維持しながらデータを挿入また
は削除することができる分類装置を提供することである
。

本発明のさらにもう１つの目的は、データを分類して、
先にシーケンシャルにストアされているデータをサーチ
することによってその分類されたデータをシーケンシャ
ルなアドレス順序でストアし、そして分類された順序に
ある装置内のシーケンシャルなストレージを維持するた
めに、サーチされたデータを付加または削除するように
すべての続くデータをシフトさせることができる分類装
置を提供することである。

本発明によれば、分類装置はその装置によって受取られ
た情報を分類してその分類された情報をシーケンシャル
なアドレス内に分類された順序でストアすることができ
、その分類装置はシーケンシャルなアドレス内に分類さ
れた順序で情報をストアするための記憶手段と、そのシ
ーケンシャルにストアされた情報をサーチしてそれを入
来する情報と比較するためのサーチ手段と、その入来情
報に続くすべてのストアされている情報をシーケンスで
動かす手段とを備え、その入来情報の挿入と削除を可能
にするとともにストアされているアドレスシーケンスと
分類された順序でその分類された情報を維持する。

ましい実施例の。

ここで第１図を参照して、本発明の分類装置は全体とし
て１８で示されている。分類装置１８はＣＰＬｌｌｏに
接続されており、分類されるべぎデータは端末装置１２
またはディスク記憶ユニット１４のような外部入力また
は外部記憶ソースからそのＣＰＵを介して分類装置１８
へ送られる。記録、または記録キーおよびその記録がシ
ステムメモリ内のどこに存在するかのポインタが、ＣＰ
Ｕ１０によって分類装置１８へ送られる。もし記録また
は記録キーが最初の記述項であれば、それは最も下のア
ドレスにストアされ、これは以後にさらに詳細に説明さ
れる。しかし、もし分類！９１１８が既に記述項を含ん
でいるならば、分類装置１８はそのメモリセル内に既に
ストアされている記録またはキーをサーチする。正しい
アドレスが探されるとき、すべての続く記述項はメモリ
内で充分なアドレスの数だけシーケンシャルにシフトさ
れて、事情に応じて新しい記述項の挿入または現在の記
述項の削除のいずれかを可能にする。そのシフトはシフ
トレジスタにおけるシフトと同様に１クロック期間に行
なわれる。

すなわち、分類装置は読出動作を実行して、次に記述項
の記録または記録キーの長さに等しいアドレスの数だけ
すべての続く記録またはキーをシーケンシャルにシフト
することによる記述項の挿入または削除を含む書込機能
が続く。

ここで第２図を参照して、分類装置１８の好ましい実施
例がより詳細に示されている。図示された実施例におい
て、分類装置１８は１またはそれ以上の分類デバイス２
０がその上に装着された回路ボード２６を備えている。

次に、分類デバイス２０は制御ロジックユニット２２と
１またはそれ以上のメモリユニット２４を備えている。

図示された実施例において、データの各バイトまたはワ
ードのための８ビツトに対応して８つのメモリユニット
２４が示されている。８つのメモリユニット２４の各々
は、第３図において一部が示されているように、３２行
のアドレスラインと３２列のアドレスラインによってア
クセスされる１０２４のストレージビットセルのアレイ
を備え、１０２４の８ビツトバイトまたはワードのスト
レージである全ストレージを提供する。８つのメモリア
レイが図示され刃いるが、もし必要ならば、各データワ
ードまたはバイトのセルにおけるビットの数を拡大する
ために、付加的なメモリアレイを用いてもよい。

第４図と第５図に最もよく見られるように、各分類デバ
イス２０は、分類装Ｍ１８の分類メモリ容量の垂直拡張
を可能にするために、分類デバイス２０のシリーズを１
つに接続することを可能にする入力と出力のビンが設け
られている。分類デバイス２０の各々は他の分類デバイ
スが同じ記録キーをサーチしているのと同じときに記録
または記録キーを独立にサーチすることができ、したが
ってその装置の速度は付加的な分類デバイスの存在によ
って必ずしも遅らされはしない。

上述のような各分類デバイス２０は独立に動作すること
ができ、すなわちそれぞれの分類デバイスとして機能す
るために必要なすべてのビンが与えられている。第４図
に示されているように、すべてのシステムトランザクシ
ョンのために、８ラインの両方向トリステートデータバ
スＤｏ−Ｄ７が用いられる。そのバス上の高レベルは１
に対応し、低レベルはＯに対応する。ＤＯは最小桁ビッ
トであり、Ｄ７は最上桁ビットである。分類デバイス２
０の制御ロジックは、それがこれらのデータビン上にデ
ータをドライブしていないときに、これらのデータビン
をトリステートにする。制御ロジック２２がアドレスポ
インタとしてのデータを解釈するとき、それは２バイト
を組合わせることによって形成される１０ビツトを含み
、それが通常のデータであるときは８ビツトのみが用い
られる。

通常は、分類デバイスは分類するためにデータバイトを
受取り、アドレスは内部的に参照されない。しかし、使
用者が分類デバイスの内部メモリアレイ中の予め決めら
れた特定のアドレスをアクセスすることができるように
、分類デバイスは内部アドレスポインタレジスタを含ん
でいる。それは、最初に″ロードアドレスポインダ′コ
マンドを開始して、そのアドレスポインタを含む２つの
データバイトを送ることによってアクセスされ得る。

テイブのときに低レベルである２つの出力ビンであって
、それらは分類デバイスデータバス９０をＣＰＵデータ
バスから分離する分離トランシーバ装置９６を制御する
。これは、１以上の分類デバイスが用いられるときに必
要とされる。なぜならば、それらの分類デバイスは分類
のためのデータを交換するためにデータバス９０を用い
るからである。そして、外部トランシーバ９６は第１の
分類デバイスからくるこれらのビンから制御される。

これは第５図に示されている。

ＣＳビン３２は、アクティブのときに低レベルである入
力を有するチップ選択ビンである。このビンは、低レベ
ルのときに、分類デバイスからの読出またはそこへの書
込を実行するために外部ＣＰＬＩを能動化するのに必要
な動作を行なうよう制御ロジックを能動化する。

ＷＥビン３４は入力ビンであって、それは予め決められ
たアドレスポインタでデータを書込むときに低レベルで
ある。分類デバイス２０をアクセスして任意の機能を開
始するために、その要求される機能は制御１ｏシック２
２に存在する内部コマンドレジスタ内へまずロードされ
なければならない。それは、求められるコマンドバイト
がデータバス上にあるときにＷＥを低レベルにパルスす
ることによって、Ｃ／Ｄピンが高レベル（コマンド）の
ときに書込まれる。

Ｃ／Ｄビン３６は、アクティブのときにハイレベルであ
るコマンド／データビンである。このビンは、データが
コマンドレジスタへ送られるべきときにそのデータをコ
マンドとして解釈し、またはデータが分類デバイス２０
のメモリバンク２４内へ書込まれるときにそのデータを
通常のデータとして解釈する。

ＲＥビン３８は、予め決められたアドレスポインタから
データを読出してそれをデータバス上に書込むときに低
レベルである入力ビンである。

ＣＬビン４０はクロック入力ビンであって、それは基本
タイミングクロックを分類デバイス２０へ与えてその連
続的なブッシング／ポツピング動作を助け、一方、Ｖｃ
ｃパワーピン６０は分類デバイスへ＋５ボルトのパワー
を与える。

ステータスビン４２は出力ビンであり、それはアクティ
ブのときに高レベルであって、分類が終了したときをＣ
ＰＵへ知らせるために用いられる。

ｒＮｌ−ＣＮＴＲＬビン４４とｌＮ２−ＣＮＴＲＬビン
４６は、アクティブのときに低レベルである入力制御ビ
ンである。ＩＮＩ−ＣＮＴＲＬビン４４は低レベルのと
きに分類デバイス２０ヘプッシュ動作を開始するよう知
らせる。ｌＮ２−ＣＮＴＲＬビン４６が低レベルにされ
るとき、それは分類デバイスにポツプ動作を開始するよ
う知らせる。いずれのビンもＣＳビンを無視する。各ビ
ンは分類の間に互いに関連した分類制御データをも含む
。

ＯＵ　Ｔ　−Ｂ　ＬＪ　Ｓ　Ｙビン５０は、分類デバイ
ス２０がブッシングまたはポツピングの動作中であるこ
とを垂直チェインにおける前の分類デバイスへ知らせる
。Ｉ　Ｎ−ＢＵＳＹビン５２は入力ビンであり、それは
高レベルにされるときに垂直チェインにおける次の分類
デバイスがブッシングまたはポツピングの動作の最中で
あることを分類デバイス２０へ知らせる。

０ＵＴ１−ＣＮＴＲＬビン５６と０ＵＴ２−ＣＮＴＲ，
Ｌビン５８は出力制御ビンであって、それらは低レベル
ステートにおいてアクティブである。

０ＬＩＴ１−ＣＮＴＲＬビン５６は、それが低レベルに
されるときに、垂直チェインにおける次の分類デバイス
に対してそれが垂直ブツシュを実行すべきことを知らせ
る。０ＵＴ２−ＣＮＴＲＬビン５８は、それが低レベル
にされるときに、垂直チェインにおける次の分類デバイ
スに対してそれが垂直ポツプを実行すべきことを知らせ
る。いずれのビンも次の分類デバイスにおけるＣ８を無
視する。分類の間にも、各ビンは互いに関連する分類制
御データを含む。

複数の分類デバイス２０を用いるとき、最後の分類デバ
イスは特にブッシングまたはポツピングの動作、の間に
それが最後であるという事実を認識しなければならない
。これは、最後の分類デバイスのＩＮ−ＢＵＳＹピン３
２をプルアップレジスタへ接続することによってなされ
る。パワーアップのとき、すべての分類デバイス２０は
それらの０ＵＴ−ＢＵＳＹピン５０上に低レベルを生じ
る。

そして、Ｉ　Ｎ−ＢＵＳＹビン５２上に高レベルを得る
分類デバイスは、それが最後の分類デバイスであること
を知る。最初の分類デバイスも、特に読出またはサーチ
の動作に関してそれが最初の分類デバイスであることを
知らせる適当な信号が与えられければならない。これは
、その最初の分類デバイスのＩ　Ｎ　１−ＣＮＴＲＬビ
ン４４へ接続されたプルアップレジスタを用いることに
よってなされる。パワーアップのとき、すべての分類デ
バイスはそれらの０ＬＩＴ１−ＣＮＴＲＬビン５６上に
低レベルを生じ、そして最初の分類デバイスのみがパワ
ーアップのときにそのｌＮ１−ＣＮＴＲＬビン４４上に
高レベルを得る。

ここで注目すべきことは、大きなファイルの分類とスト
アを可能にするために分類装置１８のメモリ容量を拡張
するように付加的な分類デバイスが加えられ得るが、非
常に大きなファイルは扱いにくくまたは高価であるので
その分類装置は必ずしも分類されるべきファイルと同じ
大きさである必要がないことである。そのような場合、
分類されるべきファイルを最初に複数の塊または区分に
分割してそれらが分類装置１８内へ入力され得るソフト
ウェア分類を用いることが都合よかろう。

たとえば、もし分類装置１８が合計の記録のための最大
ストレージ容量を有するならば、２０にの記録キーを含
むファイルは゛迅速分類″のようなソフトウェア分類を
用いて各５にの４つの部分に分割することができる。そ
して、そのファイルの４つの部分の各々は分類装置１８
によって独立に分類されてＣＰＵを介して外部ストレー
ジ内へ戻され、そしてファイルの次の部分または塊が分
類されるためにＣＰＵによって分類装置１８へ送られる
。

第６図において、分類デバイス２０の１つのセグメント
は、制御ロジックおよびパイナリサーチャの部分２２と
数バイトのセルを含むことが示されている。各バイトの
セルは８ビツトを含み、その各々は異なったメモリアレ
イ２４に属している。

分類装置の挿入／削除または書込の機能は、バイトセル
Ｏ以外の各バイトセルとデコーダ６８の間で接続された
ＯＲゲート７０を備えることによって容易になされる。

ＯＲゲート７０は、デコーダ６８に接続された第１の入
カフ２と、先行するバイトセルのＯＲゲートの出力へ接
続された第２の入カフ４とを有している。ＯＲゲート７
０の出カフ６は、デコーダ６８を介してアドレスされて
いる特定のバイトセルに関する書込機能へ接続されてい
る。すなわち、挿入または削除のための正しいアドレス
は後でより詳細に述べられるように読出またはサーチの
ステップにおいて見つけられ、このアドレスのためのＯ
Ｒゲート７０はデコーダを介して能動化され、そして出
力はそれ自身のバイトセルへ接続されるのみならず続く
すべてのバイトセルのためのＯＲゲートの入力の１つへ
も接続される。そして、これはより高いアドレスにある
すべてのバイトセルが単一の能動化信号によって書込モ
ード内へ能動化される結果となる。分類デバイス２０は
トランザクションゲート８０，８２、および８４のシリ
ーズとラッチ８６をも備えており、それぞれ読出および
書込の動作と１つのバイトセルからもう１つのセルへの
データのシフトにおけるデータの流れを制御する。すな
わち、続くすべてのバイトセルはシフトレジスタとして
働（ことができ、後でさらに詳しく述べられるように、
すべてのデータを同時にブッシングおよびポツピングの
動作に移す。

第７図は単一のバイトセル１００において用いられ得る
典型的な内部構造を示している。セル１００はデータバ
ス１１６によって主従ユニット１２０へ接続されたマル
チプレクサ１０２を備えている。内部データバス１１０
はデータバス１１２を介してデータをマルチプレクサ１
０２内へ供給する。伝送ゲート１０４は、前のバイトセ
ルデータパスコ０６から内部データバス１１０へのデー
タの流れを制御する。第３のデータバス１０８はハくメ
モリセルからマルチプレクサ１０２へ接続されている。

そして、主従ユニット１２０は情報を先のメモリセルへ
転送するためにデータバス１１８を有している。

第６図と第７図は機能を説明するのに最もよい８ビツト
バイトセルに基づく編成を示しているが、それは多くの
マルチプレクサを含むのでＩＣ装置としての実施は適当
でない。第２図のような８ビツトセルアレイの編成がよ
り適切である。なぜならば、そのようなアレイの各々は
、各バイト中の成るビット位置に対応するすべてのビッ
トを含むからである。ブッシング／ポツピングは隣接′
するバイトにおける対応するビット間で行なわれるので
、この編成はマルチプレクサを必要としない。

第８図はそのような１つのアレイ中の１つのビットセル
１２０′を示しており、それは第７図に示された主従ユ
ニット１２０中の１つのビットに対応し得る。第３図は
２アレイ中の２行のビットセルの一部を示している。そ
の図面における各セル中の括弧内にしめされているよう
に、各ビットセルを規定する添字は、それぞれ行９列、
およびビット番号である。

これらの８つのアレイはそれぞれ１０２４ピツトを有し
ており、それらは通常のスタティックメモリにおけるよ
うな通常の読出／書込動作のために３２行のラインと３
２列のラインによってアクセスされ得る。しかし、ブッ
シング／ポツピングを能動化するために、もう少しの制
御ラインと予備のＯＲゲートが、以下に説明されるよう
に、各々のビットセルのために与えられなければならな
い。

第７図の各基本ビットセルは実際には２つのスタティッ
クメモリセル、主メモリセル１２２と従セルユニット１
２４．およびＯＲゲート１２６を備え、そのＯＲゲート
はセルへのアクセスを能動化することができる２つの信
号をＯＲする。それら２つの信号は、それぞれ（読出／
書込のための通常のスタティックメモリ装置としてセル
がアクセスされるときの）特定の行ライン信号と、ブッ
シング／ポツピング動作のためにセルがアクセスされる
ときに第６図のＯＲゲートの出力に対応するデコーダ信
号である。

また、シフト動作を能動化するために、セルからセルへ
垂直に走りかつデコーダ６８から列ライン６４によって
制御されるＤデータライン１４２とＤデータライン１４
４は、シフトの間に遮断されなければならない。これは
各ビットに関して２つのゲート１３２と１３４を必要と
する。それぞれＤライン１４２とＤライン１４４を遮断
する第８図の制御ライン４０は、後で説明される制御ラ
イン１３６と１３８のみならず制御ロジック２２からき
ていることに注目されたい。一方、行ライン６６と列ラ
イン６４はアドレスデコーダ６８からくる。Ｄライン１
４２とｎライン１４４は、通常のメモリセルにおけるよ
うに、列ラインによって内部データバスから分離される
。

ブツシュ動作の間、主メモリセル１２２内にストアされ
たデータは半クロツクパルスでその従メモリセル２４ヘ
シフトされ、そして次の半クロツクパルスで次に高いア
ドレスの主メモリセルにシフトされる。これは制御ロジ
ック２２によって制御される制御ライン１３６と１３８
（第７図）によってなされる。制御ライン１３６はまず
主メモリから従メモリへの移動を能動化する。次に、制
御ライン１３８は従メモリから次の主メモリへの移動を
能動化する。

逆に゛ポツプ動作の間に、主メモリセル１２２内にスト
アされているデータは半クロツクパルスで次の低いアド
レスの従セルにシフトされ、そして次の半クロツクパル
スでその主セルにシフトされる。これは、まず制御ライ
ン１３８を活性化し、次に制御ライン１３６を活性化す
ることによってなされる。主従セルのこの利用は、成る
特定のアドレスの後のすべてのデータを１クロツクパル
スで１アドレスだけシフトすることを可能にする。

前述のように、分類デバイス２０の各々は制御ロジック
ユニット２２を含んでいる。制御ユニット２２はパイナ
リサーチャを含み、それは第１０図のフローチャートに
示されたバイナリサーチを実行するように設計された単
純な算術ユニット（ＡＬＵ）とＰＬＡを含み得る。

このバイナリサーチは、新しい記録または記録キーの挿
入または削除のための正しいアドレスを見つけるために
読出動作のシリーズを含む。最初の続出はファイルの中
央、すなわち中央の記録についてなされ、新しいデータ
がこの記憶場所の前または後ろで挿入されるべきかまた
は削除されるべきかを判断する。次の続出のために、最
初の読出において選択された半分のファイルの中央が読
出され、正しいアドレスが探し当てられるまでストアさ
れているデータは半分に分は続けられる。

バイナリサーチの間、制御ロジック２２は、内部データ
ライン１１０とそして制御ロジック２２内への伝送ゲー
ト１０４を能動化して読出すために、メモリアレイをア
クセスする。

サーチを始める前に、各分類デバイス２０は最初の記録
または記録キーの始めのアドレス（低い境界）とストア
されている最後の記録の終わりのアドレス（高い境界）
をストアすることが必要である。各記録または記録キー
の長さとポインタもストアされなければならない（ここ
で（ｋ　＋Ｅｌ　）として言及され、ｋは記録キーにお
けるバイトの数に等しく、ｐはポインタバイトにおける
バイトの数に等しい）。このポインタはどこに記録が存
在するかをシステムメモリに指し示す。その特定の分類
デバイス内にストアされている記録（または記録キー）
の数Ｍも記録される。

好ましくは、１つの記録キーとポインタ（ｋ＋ｐ）の長
さに等しい量のストレージも、各メモリユニット２４の
高い端部の脇にセットされて、入来する記録キーとポイ
ンタの一時的なストレージを可能にする。

最初に入れられた記録またはキーは最初の分類デバイス
の最も下の使用可能なアドレス、すなわち先行する続出
またはサーチの機能を伴なわない書込機能に置かれる。

記入または削除を成功するために、各分類デバイスの境
界アドレス内にストアされている中央の記録の場所が最
初に確められる。もしストアされている記録の数が偶数
であれば、そのストアされているデータの第２の半分内
の最初の記録の最初のバイトのアドレスは、最後の記録
中の最後のバイトのアドレスマイナス最初の記録の最初
のバイトのアドレスプラス１の半分であり、たとえば（
３９−０＋１　）／２＝２０である。この量は第１０図
の７０−チＶ−トにおいてＮで示されている。

中央の記録の開始アドレスを決定した後に、そのバイト
は制御ロジックとパイナリサーチャ２２の一部を形成す
る８ビツトコンパレータを用いて最上桁バイトで開始す
る現在の記録でチェックされる。その比較はハイが得ら
れたときに停止され、通常それは始めの数バイトがチェ
ックされた後である。もし現在の記録が中央の記録より
高ければ、最初に用いられた低いアドレス境界と置換え
られた中央の記録の低いアドレスで繰返される。もし現
在の記録が中央の記録より低ければ、中央の記録の最初
のバイトのアドレスマイナス１は高いアドレス境界とな
り、ストアされている記録の最初の半分はその中央の記
録の低いアドレスを見つけるために分割される。これ＋
＊　ｒＬＯＯｚ　　（Ｍ）１　回繰返されるかまたは正
しいアドレスが見つけられるまで繰返される。「ＬＯ（
１２（Ｍ）１　は、Ｍがストアされている記録の全数に
等しい正しいアドレスを見つけるために必要とされるサ
ーチの最大数である。

記録の数が奇数のとき、その量はまず整数分割を用いて
ＬＱ＝　（ｋ　＋ｐ　）　／２」として計算される。Ｎ
も前のように計算される。中央の記録の開始アドレスは
Ｎ−Ｑであり、たとえば１０バイトの５記録の各々に関
してＮ＝　（４９−０＋１　）／２＝２５．０＝５．お
よびＮ−Ｑ＝２０である。

フローチャートにおける残りのステップは、最初のスト
アされている記録の前、最後にストアされている記録の
後、または中央の記録の直前あるいは直後における現在
の記録の場所を取扱う。

１以上の分類デバイス２０が用いられるとき、サーチは
各分類デバイスにおいて同時に実行される。そして、前
述のように、サーチされているキーが（ａ　）分類デバ
イス内に位置しているか否か、（ｂ）その特定の分類デ
バイス内の最後のキーより大きいか否か、ま１＝は（Ｃ
）その分類デバイス内の最初のキーより小さいか否かを
Ｉ　Ｎ　１−ＣＯＮＴＲＯＬピン４４．１Ｎ２−ＣＯＮ
ＴＲＯＬビン４６，０ＵＴ１−ＣＯＮＴＲＯＬピン５６
．および０ＵＴ２−ＣＯＮＴＲＯＬビン５８を介して互
いに知らせる。１つの分類デバイスが前の分類デバイス
によって信号が与えられ、アドレスが前の分類デバイス
中の最後のアドレスより高く、そしてキーが最初のアド
レスにおけるキーより低いことを分類デバイスが見つけ
たとき、新しい記録キーはその分類デバイスの低いアド
レス内に挿入されなければならず、かつすべてのつづく
キーはブツシュアップされなければならない。

現在の記録の挿入または削除、すなわち読出またはサー
チの機能のためのアドレスの決定に続いて、続くすべて
のデータ（、に＋ｌｌ）アドレスをブツシュアップする
ことによって記録を挿入するが、または続くすべてのデ
ータ（ｋ　＋ｐ　）アドレスをポツプダウンすることに
よって記録を削除するために書込機能が開始される。

もし新しい記録が挿入されるべきであれば、第６図に示
されているように、出カフ６またはＯＲゲート７０へ接
続されているブツシュライン１３０は、サーチで探し出
されたアドレス以下のすべてのバイトセルのために能動
化される。能動化されたブツシュライン１３０を有する
セルの各々は、それらの主メモリセル１２２の内容をそ
れらの従メモリセル１２４内ヘクロツクする。これは、
第８図の制御ライン１３６と等価な第６図の制御バス９
６中の適当な制御ラインを活性化することによって制御
ロジック２２によってなされる。半クロツク後に、制御
ライン１３８を活性化することによって、従セルはその
内容を次のより高いセルアドレスの主セルへ転送する。

これは記録キーとポインタにおけるバイトの数（ｋ　＋
ｌ）　）に等しい数のクロックサイクルだけ続く。

記録キーとポインタのすべてがサーチされたアドレス以
上のアドレスにシフトアップされた後に、新しい記録キ
ーとポインタ１よ書込動作において挿入される。これを
達成するために、制御ロジック２２は現在の記録の最初
のバイトを読出してそれを制御ロジック２内ヘスドアし
、そしてこのバイトが挿入されるべきメモリアレイ中の
第１のバイトアドレスへそのバイトを内部データバス１
１０を介して送る。（ｋ　−ＩＩ　）バイトの残りの部
分に関して、それらをメモリアレイの高い端部にあるそ
れらの一時的な場所からそれらが挿入されるべき場所へ
転送するために、同様なプロセスが行なわれる。

すなわち、記録キーとポインタは分類装置１８において
ハードウェアのシーケンシャルな順序のみならず論理的
に分類された順序に留まる。

もしサーチされた記録キーが分類されたファイル、すな
わち分類装置１８中の分類された記録から削除されるべ
きであるならば、ブツシュライン１３０は探し出された
アドレス以上のアドレスを有するてべのセルのために再
び能動化される。この時間制御ロジック２２は、各セル
のためのマルチプレクサ１０２の入力１０８ａを能動化
する。

能動化されたブツシュライン１３０を有するすべてのセ
ルは、次のより高い主セルからそれらの従セル内へ入力
をクロックする。半クロツク後に、入力１０８ａは不能
化されて、従セルはそのデータをその主セル内へ転送す
る。このシーケンスは、分類装置１８から削除される記
録キーとポインタ中のバイトの数（ｋ＋ｐ）だけ繰返さ
れる。

バイナリサーチ動作の間になされる読出／書込は、制御
ロジック２２によって内部的に行なわれる。もし外部Ｃ
ＰＵが分類デバイス中の特定のアドレスに関して続出／
書込を実行する必要があるならば、以下のことが起こる
。

まずバイトセル１００からワードの読出を可能にするた
めに、内部データバス１１０は伝送ゲート８２と８４を
能動化して伝送ゲート８０を不能化することによって外
部データバス９０へ接続される。次のバイトセル中の伝
送ゲート１０４も、バイトセル１００からデータバス１
１０内へのデータの流れを可能にするために能動化され
なければならない。

第２に、書込を達成するために、伝送ゲート８０と８４
およびラッチ８６を能動化することによって、制御ロジ
ック２２は内部データバス１１０が外部データバス９０
の内容を得るようにさせる。

１以上の分類デバイスがカスケードで用いられて分類機
能が実行されるとき、それらの分類デバイスは満されて
、その最初の分類デバイスからシーケンシャルに始まる
分類に参加する。すなわち、分類されるべき記録はまず
最初の分類デバイス内に挿入されて、最初の分類デバイ
スが満されるまでその最初の分類デバイスのみが分類を
実行する。

最初の分類デバイスが満されて新しい記録が加えられる
べきとき、最初の分類デバイスは次の分類デバイスへの
ブツシュを開始し、これは次の分類デバイスに対してそ
れが分類に参加し始めなければならないことを０ＵＴ１
−ＣＮＴＲＬビン５６を介して知らせる。次に、最初の
２つの分類デバイスは、第２の分類デバイスが満される
まで分類を実行し、その後の分類デバイス内へのブツシ
ュを開始し、以後同様である。

もし１以上の分類デバイスがカスケードで用いられるな
らば、それらはカスケードで互いにブツシュ／ポツプを
実行するためにデータバス９ｏを共用する。これは以後
にさらに説明され、第９図のタイミング図において図解
されている。

ブツシュが行なわれるとき、それは最後とみなされた分
類デバイスにおいて開始する。最後とみなされた分類デ
バイスはｓｓｙ　　０ＬＪＴを活性化する。これは、そ
の前の分類デバイスに対してその最後のバイトを内部的
に読出し、かつそれをデータバスへ送るように信号で知
らせる。次の２っのクロック期間は、バス上のデータを
読出すために用いられる第１のクロック期間で、最後の
分類デバイスにおけるブツシュを実行するために用いら
れる。最後の分類デバイスがブツシュする間、その前の
分類デバイスはそれ自身の前の分類デバイスへＢＳＹ　
　ＯＵＴをセットして、１クロック期間後にデータバイ
トを得ることを期待する。そして、第９図かられかるよ
うに、分類デバイスはカスケードでブツシュし、各分類
デバイスはそれがＢＳＹ　　０ＬＩＴを発した１クロッ
ク期間後に挿入のためのデータバイトを受取ることを期
待する。

同様な議論はカスケード化されたポツプにも適用され、
各分類デバイスのみがまずその最も下のアドレスに存在
するデータバイトをデータバスへ送り、そして残留する
バイトをポツプする。

すなわち、本発明は、分類されてシーケンシャルな順序
でストアされる記録のサーチと挿入または削除を提供す
る。本発明によれば、単なる論理的シーケンスというよ
りも分類装置１８のメモリバッファ中のシーケンシャル
なハードウェアアドレス内の分類されたデータのこのス
トレージと；ハードウェア内へのバイナリサーチのアル
ゴリズムの結合と；さらにバイトあたり単一のポツプま
たはブツシュの動作においてシーケンシャルにストアさ
れたすべてのデータを成る与えられたアドレスを越えて
移動させる能力は、従来のシフトウェアドライブされる
分類より速い大きさの順序の分類の結果となる。

【図面の簡単な説明】

第１図は本発明の装置へまたはそこからのデータの流れ
を示す概略図である。第２図は本発明の装置の主要部分の概略的な配列である
。第３図は２つのメモリアレイの一部の上面概略図である
。第４図は１つの分類デバイスのビン配列の概略図である
。第５図は数個の分類デバイスの相互結合の概略図である
。第６図は分類デバイスの１つの機能的ブロック図であり
、数個のバイトセルを示している。第７図は第６図の１つのバイトセルの概略的なブロック
図である。第８図は第３図のピットセルの拡大上面図であり、１つ
のごットセルの主部分と逆部分を示している。第９図は数個の分類デバイスがカスケードに用いられる
ときの種々の機能のタイミングを示すグラフである。第１０図は本発明のサーチング部分のステップを示すフ
ローチャートである。図において、１０はＣＰＬＩ、１２は端末装置、１４は
記憶ユニット、１８は分類装置、２ｏは分類デバイス、
２２は制御ロジックユニット、２４はメモリユニットを
示す。

Claims

【特許請求の範囲】

（１）受取った情報を分類して、その分類された情報を
分類された順序でシーケンシャルなアドレスにストアす
ることができる分類装置であって、前記分類装置は、（ａ）分類された情報を分類された順序でシーケンシャルなアドレスにストアするための記憶手段
と、（ｂ）前記シーケンシャルにストアされている情報をサーチしてそれを入来する情報と比較するた
めのサーチ手段と、（ｃ）前記入来情報の挿入または削除を可能にするために、シーケンスにある前記入来情報に続く
すべてのストアされている情報をシーケンスで移動させ
るとともに前記ストアされている情報をストアされてい
るアドレスシーケンスと分類されている順序で維持する
ための制御手段とを備えたことを特徴とする情報分類装
置。
（２）前記記憶手段はシーケンスシャルなアドレスを有
するメモリセルのシリーズを含む１またはそれ以上のメ
モリアレイを備えていることを特徴とする特許請求の範
囲第１項記載の情報分類装置。
（３）前記記憶手段は各々がメモリセルのブロックを有
する１またはそれ以上の記憶装置を備え、前記制御手段
は前記メモリセルの１またはそれ以上のブロックをシー
ケンスシャルな順序にある分類された情報で満すことを
特徴とする特許請求の範囲第２項記載の情報分類装置。
（４）前記制御手段は、前記メモリセルの最も下のアド
レスから始まるシーケンスシャルな順序で、前記メモリ
セルを分類された情報で満すことを特徴とする特許請求
の範囲第３項記載の情報分類装置。
（５）前記メモリセルは１以上のデバイス内に配置され
ており、１つのデバイスは任意の他のデバイス内のメモ
リセルの充足の前に前記制御手段によつてシーケンシャ
ルに満されることを特徴とする特許請求の範囲第４項記
載の情報分類装置。
（６）前記サーチ手段はバイナリサーチャを備え、それ
は情報の挿入または削除のために前記メモリアレイ中の
正しいアドレスを決定するために前記シーケンシャルに
ストアされている分類情報をサーチし、前記情報を分類
された順序でシーケンシャルな記憶に維持することを特
徴とする特許請求の範囲第２項記載の情報分類装置。
（７）前記制御手段は、シーケンシャルにストアされて
いるすべての情報を、前記正しいアドレスを越えて、削
除または挿入されるべき情報の長さに等しいアドレスの
数だけ動かして情報の挿入または削除を可能にするとと
もに、前記分類された情報を前記メモリアレイ内に分類
されてシーケンシャルにストアされている順序で維持す
ることを特徴とする特許請求の範囲第６項記載の情報分
類装置。
（８）分類された順序でシーケンシャルに情報をストア
することができ、かつ分類された順序の任意の点で情報
を挿入または削除することができる分類と記憶の装置で
あつて、前記装置は、（ａ）分類されたシーケンシャル
な順序で情報を前記記憶装置内にストアする手段と、（ｂ）情報
の挿入または削除のためのアドレスを見つけるために前記分類されてストアされた情報
をサーチする手段と、（ｃ）シーケンシャルな順序にある情報の挿入または削除を可能にするために、ブロックとしてス
トアされている情報の少なくとも一部をシーケンシャル
に動かす手段を備え、それによって、その情報の挿入または削除の後に、前記
情報は分類されたシーケンシャルな順序で前記記憶装置
内に維持されることを特徴とする分類と記憶の装置。
（９）受取った情報を分類してシーケンシャルにストア
することができる分類装置は互いに接続された複数の分
類デバイスを備え、前記分類デバイスの各々は、（ａ）シーケンシャルに情報をストアするための記憶手段と、（ｂ）ストアされている情報をサーチしてそれを入来情報と比較するためのサーチ手段と、（ｃ）
前記入来情報に続くすべてのストアされている情報をシーケンシャルに動かし、それによつ
て前記ストアされている情報で分類された順序で維持す
るための制御手段とを備えたことを特徴とする情報分類
装置。
（１０）前記分類デバイスの各々は１またはそれ以上の
メモリアレイを有する記憶デバイスを含むことを特徴と
する特許請求の範囲第９項記載の情報分類装置。
（１１）前記記憶デバイスは前記メモリアレイ内にスト
アされたデータバイト中の各ビットのために１メモリア
レイを含んでいることを特徴とする特許請求の範囲第１
０項記載の情報分類装置。
（１２）前記メモリアレイの各々は複数のメモリセルを
含んでおり、前記メモリセルの各々は主メモリセルと従
メモリセルを含むことを特徴とる特許請求の範囲第１１
項記載の情報分類装置。
（１３）入力された記録または記録キーのアドレスをサ
ーチするために各分類デバイス内にサーチ手段が設けら
れていることを特徴とする特許請求の範囲第１２項記載
の情報分類装置。
（１４）前記サーチ手段はバイナリサーチ手段を備えて
いることを特徴とする特許請求の範囲第１３項記載の情
報分類装置。
（１５）前記メモリセルの各々は能動化手段と関係付け
られており、前記能動化手段は、前記サーチ手段がアド
レスを探し出した後に、その探し出されたアドレスが前
記能動化手段に関係付けられたセルのアドレスより高く
なければ活性化され、それによって、その探し出された
アドレスと同じ高さのアドレスを有するすべてのセルが
能動化されて、データはそのようなすべてのセルにシフ
トインされて隣のアドレスへ移され得ることを特徴とす
る特許請求の範囲第１３項記載の情報分類装置。
（１６）前記データは、まず前記データを主セルから隣
の従セルへ移動させ、次に前記従セルから次の隣の主セ
ルへ移動させることによって、前記能動化されたセル内
へシフトインされることを特徴とする特許請求の範囲第
１５項記載の情報分類装置。
（１７）能動化されたセルの主セルから隣の従セルへの
データの同時の移動と、次に隣接する主セルへの同時の
移動を能動化するためにクロックパルスが与えられ、そ
れによって、探し出されたデータに続くストアされてい
るすべてのデータが迅速にシフトされるとともに、前記
シーケンシャルにストアされた順序を維持することを特
徴とする特許請求の範囲第１６項記載の情報分類装置。
（１８）情報を分類する方法であって、前記方法は、（ａ）既知の長さの記録または記録キーを含む入来情報を分類装置へ通し、（ｂ）前記入来情報の挿入または削除のための開始アドレスを決定するために、分類装置内のメモ
リセル中に既にストアされているデータと前記入来デー
タを比較し、（ｃ）前記開始アドレスより高いアドレスを有する前記ストアされたデータのすべてを、前記入来
データの長さに等しいアドレスの数だけシーケンシャル
に動かして、前記入来データの挿入または削除を可能に
するとともに、前記ストアされている情報を前記分類装
置内の前記メモリセル中のシーケンシャルなアドレス内
に分類された順序で維持することを特徴とする情報を分
類する方法。
（１９）前記分類されてストアされている情報内に挿入
されるべき入来データは、より高いアドレスを有するす
べてのデータが前記入来データの挿入を可能にするため
に十分なアドレスの数だけ上にシフトされた後に、前記
開始アドレスで始まる前記メモリセル内へ書込まれるこ
とを特徴とする特許請求の範囲第１８項記載の情報を分
類する方法。
（２０）前記入来データをストアされているデータと比
較するステップは、前記分類装置内に含まれたバイナリ
サーチャを用いて行なわれることを特徴とする特許請求
の範囲第１８項記載の方法。
（２１）前記比較するステップは少なくとも前記開始ア
ドレスと同じ高さのアドレスを有するすべてのセルを能
動化することを含み、それによつて、続くアドレス内に
ストアされているデータがシーケンシャルに動かされ得
ることを特徴とする特許請求の範囲第１８項記載のデー
タを分類する方法。
（２２）前記メモリセルの各々は主セルと従セルを含み
、前記開始アドレスで開始する前記すべてのストアされ
ているデータのシーケンシャルな移動は、主セルからそ
のようなすべてのデータを動かして隣の従セルにストア
する第１のステップと前記従セルからそのようなデータ
のすべてを次の隣の主セルへ動かす第２のステップを含
み、それによつて、そのようなすべてのデータの移動が
迅速化されるとともに分類された順序とシーケンシャル
なアドレスを維持することを特徴とする特許請求の範囲
第２１項記載の方法。