JPS6314201A - インタ−ロツク条件判定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数台設置されたアクチュエータの相互干渉を
さけるためのインターロック条件の判定を高速に行い、
かつその判定条件の変更が容易なインターロック条件判
定回路に関する。

〔従来の技術〕

最近の自動化設備では、コンピュータユニットい、また
その機構部は対象となるワークに対して複雑に作用する
場合が多く、各機構部が他の機構部の機械的位置に無関
係に動作することがでさることはほとんどない。したが
って各機構部をアクチェエータで動作させる時には、何
らかの制約条件（以下、インターロック条件と称す）つ
まり、動かそうとする機構部が他の機構部と干渉しない
で動作が可能な機械的相互関係が確保されている場合に
のみ当該機構部を動作させるような制御が必要となる。

なお、インターロックを考慮したハードウェアの一例と
しては「自動制御ハンドブック（機器応用編）」に記載
されているものがある。

〔発明が解決しようとする問題点〕

しかし、このようなインターロック条件の判定をソフト
ウェアで行った場合、インターロック条件の変更等が発
生した場合には柔軟に対応できるという利点はあるが、
インターロック条件が増えれば増えるほど、′また機構
部の動作回数が多くなればなるほどシステム全体を処理
するＣＰＵにとって大きな負荷となってしまい、システ
ムの処理速度の低下をまねく不具合がろる。また各アク
チェエータごとの各々異ったインターロック条件をプロ
グラミングするので、プログラムが煩雑ニなってしまい
開発工数も増大するという不具合があった。また固定的
なハードウェアを用いたのでは条件変更の時にはワイヤ
ー配線の変更等を必要とし柔軟な対応ができないことは
明白である。

本発明の目的は、前記した従来技術の欠点をなく　Ｌ、
　ｃｐＵの負荷を軽減してシステムの処理速度を向上さ
せるとともに、インターロック条件の変更に対してもワ
イヤー配線の変更なしで柔軟に対応できるインターロッ
ク条件判定回路を提供するにある。

〔問題点を解決するための手段〕

複数台のアクチュエータが相互干渉しないための条件を
示すインターロック条件をアクチュエータ対応のビット
列で格納したインターロックメモリと、前記インターロ
ックメモリと同一のビット列で構成された前記インター
ロック条件判定に必要な位置検出データのみを指定する
だめのインターロックマスクデータを格納するインター
ロックマスクメモリと１位置検出情報を順次１ビット単
位で取り出し、インターロックマスクデータで指定され
た位置検出データのみをインターロック条件判定データ
とせしめる人力手段と、計算機からアクチーエータ対応
に定められたエードが入力された時に、インターロック
条件を示すビット列とインターロックマスクデータを示
すビット列および位置検出データのビット列を１ピット
単位で条件判定回路に取り込み、１ビット単位でインタ
ーロック条件が満されているか否かを判断せしめるよう
に制御する制御手段および、前記１ピツＦごとの条件判
定回数を計数する計数手段を備えることにより達成され
る。

〔作用〕

本発明は書き替え可能なメモリに各アクチュエータ毎の
インターロック条件とインターロック条件として判別す
べき位置検出器を指定するためのインターロックデータ
を設定し、ＣＰＵｐらのインターロック条件のチェック
コードに応じて対応するメモリの内容を所定のビット毎
にシフトレジスタに取込み、このデータと前記した総て
の位置検出器の状態をインターロック条件が不成立にな
るまで１ビットづつ比較判定し、その判定結果および比
較判定回数を前記ＣＰＵへ出力するもので、インターロ
ック条件の判定をノ・−ドウエアで行なっているので、
ＣＰＵの負荷を軽減でき、システムの処理速度を向上せ
しめ得ると共にインターロック条件とインターロック条
件として判定すべき位置検出器を指定するためのインタ
ーロックマスクデータを書き替え可能なメモリに格納す
ることによりインターロック条件の変更に対して柔軟に
対応することが可能となり、さらに、インターロック条
件不成立となった位置検出器を知ることができる。

〔実施例〕 以下第１図乃至第３図に従って本発明の詳細な説明する
。

本発明のインターロック条件判定回路１は、全アクチュ
エータ２についてのインター四ツク条件を判定するのに
必要な位置検出器３の総数以上の適当なビット数をもっ
たメモリ容量を有するインターロックメモリ４．当該イ
ンターロックメモリ４と同一のデータ構造でかつ同一の
メモリ容量を有するインターロックマスクメモリ５．さ
らにインターロックマスクデータ６、インターロックデ
ータ７、位置検出情報８を各々１ビット単位で比較判定
するためのシフトレジスタ９．シフトレジスタ１０．シ
フトレジスタ１１．ゲート回路１２．条件判定回路１３
および前記比較判定回数をカウントしインターロック条
件不成立となった位置検出器番号データをＣＰＵＩ４へ
出力するカウンタ１９をもって構成されている。さらに
ＣＰＵ１４からの７クチユエータコード１５を判定し、
当該コードに対応したインターロックメモリ４の内容と
インターロックマスクメモリ５の内容および位置検出情
報８とを比較判定するためのタイミング信号を発生する
タイミング信号発生回路１６および同期パルス発生器１
７ゲート回路１８．そして条件判定結果２０をラッチす
るためのラッチ回路２１で構成される。

次に各部の動作について説明する。第２図および第３図
は各々、インターロックマスクメモリ５インターロツク
メモリ４のデータ配列を示す。このメモリの配列は、例
えば並列／直列シフトレジスタとして機能するシフトレ
ジスタ９、シフトレジスタ１０の並列入力のビット長を
８ビット、位置検出情報８の総数を１２８個（１２８ビ
ット）とすると、位置検出情報の並びと同様なビット配
列で。

各アクチュエータ毎に１６バイト（１２８ビット）のデ
ータエ１ノアを有するデータ配列となる。まずインター
ロックマスクメモリ５へのデータの設定は各アクチュエ
ータごとに割りつけたアクチェエータコードに対応する
エリアにインターロックマスクデータとしては、インタ
ーロック条件として判定すべき位置検出器３に対応する
ビットに論理“１”を格納し、その他Ｉマ論理“０゛を
格納する。つまり、このインターロックマスクデータ６
が論理“ビとなっているビットに対応した位置検出器３
の入力のみがアンドゲート回路１２によりその状態（論
理°１”または“０°）を条件判定回路１６へ出力でき
るが、その他は位置検出器３の状態にかかわらず論理”
Ｏ”となる。一方、インターロックメモリ４へのデータ
の設定は、的記インターロックマスクデータ６で論理“
ピを設定したビットに対応する位置検出器３に対しての
みインターロック条件として、位置検出器５が検出状態
（位置検出器がノーマルオーブンの場合は論理°１°、
ノーマルクローズの場合は論理”０゛）になっているべ
き位置検出器５に対応するビットに論理”０°あるいは
論理ビを設定する。その他のビットについては論理”０
”を設定する。

インターロックマスクメモリ５およびインターロックメ
モリ４は各々アドレス信号２２に対応した８ビット長の
インターロックマスクチータロ、インターロックデータ
７をそれぞれシフトレジスタ９、シフトレジスタ１０へ
出力する。当該シフトレジスタ９．シフトレジスタ１０
は８ピット並列入力で並列／直列シフトレジスタとして
機能するもので、後述する所定のタイミングでシフトパ
ルス２３に同期して各々パルス列出力としてインターロ
ックマスクデータ列２４をアンドゲート回路１２へ出力
し、インターロックデータ列２５を条件判定回路１３へ
出力する。一方、シフトレジスタ１１は１２８ビット並
列入力で並列／直列シフトレジスタとして機能するもの
で、後述する所定のタイミングでシフトパルス２３に同
期してパルス列出力として位置検出情報列２６を、アン
ドゲート回路１２へ出力する。

タイミング信号発生回路１６は、ＣＰＵ１４からのアク
チュエータコード１５を受けつけると、まずカウンタ１
９をゼロクリアし、条件判定回路号２７をセットし、当
該コードに対応した先頭アドレスをインターロックメモ
リ４およびインターロックマスクメモリ５に出力し、第
１番目から第８番目までのインタロックマスクデータ６
およびインターロックデータ７を各々シフトレジスタ９
およびシフトレジスタ１０に取り込むためのラッチ信号
２９を出力すると同時に第１番目から第１２８番目まで
の位置検出情報８をシフトレジスタ１１に取り込むため
のラッチ信号３０を出力する。次いで、タイミング信号
発生回路１６は、シフトスタート信号２８をゲート回路
１８にセットし、シフトレジスタ９、シフトレジスタ１
０およびシフトレジスタ１１ヘシフトパルス２５の入力
を開始する。１だカウンタ１９はこのシフトパルス２３
０カウントを開始する。前記シフトパルス２３の１回目
のパルスにより、シフトレジスタ１１は第１番目の位置
検出器３の位置検出情報列２６をアンドゲート回路１２
に出力する。一方シフトレジスタ９．シフトレジスタ１
０は各々第１番目の位置検出器３に対応したインターロ
ックマスクデータ列９．インターロックデータ列１０を
出力する。タイミング信号発生器１６は前記位置検出情
報列２６゜インターロックマスクデータ列２４およびイ
ンターロックデータ列２５が確立するタイミング、つま
り各シフトレジスタが１ピツト分シフトを完了した後に
条件判定結果３１をラッチ信号３２によりラッチ回路２
１ヘラツチさせる。この時１判定条件が成立していれば
同様な条件判定を順次行い、第１番目から第８番目まで
全て条件判定結果が成立した場合５次の第９番目から第
１６番目の条件判定を行なうためタイミング信号発生回
路９はシフトスタート信号２８をリセットしてシフト動
作を停止させ、インターロックメモリ４およびインター
ロックマスクメモリ５へのアドレス信号２２の更新（ア
ドレスを１番地分増加）を行ない、ラッチパルス２９ヲ
シフトレジスタ９に送出することによりシフトレジスタ
９．シフトレジスタ１０に各々９番目から第１６番目ま
でのインターロックマスクデータ６、インターロックデ
ータ７が取り込まれる。次いでシフトスタート信号２Ｂ
をセットして再びシフト動作およびカラ／り１９による
シフト回数カウント動作を再開して、前記した手法と同
様に条件判定を行う。この第９番目以降の条件判定の一
連の動作を条件不成立となるかあるいは全位置検出器６
について行い終るまでくり返した後、条件判定生信号２
７をリセットして条件判定が終了したことと、シフト回
数１条件判定結果をＣＰＵ　＋に知らせる。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、各ア
クチェエータごとのインターロック条件を書き替え可能
なメモリに格納しておき、ＣＰＵからの各アクチュエー
タに対応したコード出力を受けて当該コードに応じた前
記メモリ内容と位置検出器の状態とを１ピツトずつ比較
して行なうから条件判定のためのＣＰＵの負荷が軽減で
き、ＣＰＵは他の処理に時間がとれるため、システム全
体の処理速度が向上する。また位置検出器の状態を１つ
１つ判定する様なインターロック条件判定のための煩雑
なプログラミングが不要となるので、ソフトウェアの開
発工数の低減につながる。さらにはインターロック条件
の変更に対してはメモリの変更のみによって対処できる
という効果がある。

【図面の簡単な説明】

図はいずれも本発明の一実施例を示すもので、第１図は
インターロック条件判定回路の構成図、第２図はインタ
ーロックマスクメモリ内のデータ配列の説明図、第３図
はインターロックメモリ内のデータ配列の説明図である
。

Claims (1)

1. 【特許請求の範囲】 １、複数台のアクチュエータが相互干渉しないための条
   件を示すインターロック条件をアクチュエータ対応のビ
   ット列で格納したインターロックメモリと、前記インタ
   ーロックメモリと同一のビット列で構成された前記イン
   ターロック条件判定に必要な位置検出データのみを指定
   するためのインターロックマスクデータを格納するイン
   ターロックマスクメモリと、位置検出情報を順次１ビッ
   ト単位で取り出し、インターロックマスクデータで指定
   された位置検出データのみをインターロック条件判定デ
   ータとせしめる入力手段と、計算機からアクチュエータ
   対応に定められたエードが入力された時に、インターロ
   ック条件を示すビット列とインターロックマスクデータ
   を示すビット列および位置検出データのビット列を１ビ
   ット単位で条件判定回路に取り込み、１ビット単位でイ
   ンターロック条件が満されているか否かを判断せしめる
   ように制御する制御手段および、前記１ビットごとの条
   件判定回数を計数する計数手段を備えたことを備えたこ
   とを特徴とするインターロック条件判定回路。 ２、前記制御手段で、前記条件判定手段によるある時点
   の判定結果が前記インターロック条件を満していない時
   には以降の比較判定を中止するように構成したことを特
   徴とする特許請求範囲第１項記載のインターロック条件
   判定回路。