JP7479402B2 - 定電圧発生回路 - Google Patents

Description

本発明は、例えば、比較的低い入出力間電位差でも動作する低ドロップアウトレギュレータ（以下、ＬＤＯという。）などの定電圧発生回路に関する。

従来、出力電圧値、出力電流値又は端子印加電圧の極性に応じて複数のモードを切り替える電源回路の構成において、基準電圧源を共有する場合、各モードの切り替え時において基準電圧源に接続されたトランジスタのドレイン及びソースの片方又は両方の電位が変動する。上記切り替え時にトランジスタの寄生容量がカップリング容量として作用し、基準電圧源にノイズが重畳して切り替え前後で基準電圧が変化する。これにより、電源回路の出力電圧がそれに追従することで出力電圧変化、又は電源回路の出力電圧変化に伴う出力電流の変化が発生する。そして、出力電圧変化、又は電源回路の出力電圧変化に伴う出力電流の変化によって意図しないモード遷移を誘発し、最悪の場合、各モードを遷移し続ける誤動作に繋がるという問題点があった。

上記の誤動作を回避する手段として、他方の回路動作に影響を与えないようにするために電位変動が発生する回路と他方の回路とで異なる基準電圧源を使用する方法が既に知られている。加えて、基準電圧源へ重畳されるノイズの絶対値を抑制するためにモード切り替えの際に、ドレイン及びソースの片方又は両方の電位が変動する基準電圧源に接続されたトランジスタのサイズを小さくして寄生容量を低減させる方法も既知の事実である。そして、基準電圧が切り替え前後で変化した際、基準電圧に電源回路の出力電圧が追従する制御が存在することによる電源回路の出力電圧変化、又はそれに伴う出力電流の変化によってモードの切り替えが発生しないように差動増幅器にオフセットを付ける方法も既知技術として存在する。

例えば、特許文献１では、電源と負荷との間に接続された第１トランジスタを駆動する第１アンプと、第１トランジスタに並列接続された第２トランジスタを駆動する第２アンプと、第１アンプ及び第２アンプをそれぞれ制御するアンプ制御回路とを有するシリーズレギュレータが開示されている。当該シリーズレギュレータにおいて、第２トランジスタの電流能力は、第１トランジスタの電流能力よりも小さく、第２アンプの消費電流は、第１アンプの消費電流よりも小さく設定される。アンプ制御回路は、負荷に流れる出力電流が所定のアンプ切り替え閾値よりも小さい第１負荷領域では、第１トランジスタに流れる第１出力電流をゼロ値とし、第２トランジスタに流れる第２出力電流で出力電流の全てを賄うように、第１アンプ及び第２アンプをそれぞれ制御する。一方、出力電流がアンプ切り替え閾値よりも大きい第２負荷領域では、第２出力電流をゼロ値またはアンプ切り替え閾値よりも小さい固定値とする。また、第１出力電流で出力電流の全て又は出力電流から第２出力電流を差し引いた差分を賄うように、第１アンプ及び第２アンプをそれぞれ制御する。

特開２０１９－１８５０９５号公報

しかし、今までの各モードを遷移し続ける誤動作を回避する手法として、異なる基準電圧源を使用する方法はチップ面積の増大、かつ基準電圧源の仕上りバラツキによって各モードの出力電圧の差が精度劣化に繋がる。また、トランジスタサイズを小さくするという方法はトランジスタ間のミスマッチが発生し、比較器又は差動増幅器の特性バラつきを増大させ、これも各モード間で発生する出力電圧の差が大きくなり出力電圧精度の劣化に繋がる。さらに、差動増幅器にオフセットを付ける方法は基準電圧源に重畳されるノイズ以上のオフセットを付ける必要があるため上記と同様で出力電圧の精度が劣化する等の問題点があった。

本発明の目的は以上の問題点を解決し、従来技術と比較して、出力電圧の精度劣化を抑制しつつ、複数のモードを遷移し続ける誤動作を防止することができる定電圧発生回路を提供することにある。

本発明の一態様に係る定電圧発生回路は、
電源と負荷との間に接続され、出力電流を制御するトランジスタと、
前記電源からの基準電圧に基づいて前記トランジスタを駆動する第１の増幅回路と、
前記第１の増幅回路と並列に接続され、前記第１の増幅回路に比較して高速で動作し、前記電源からの基準電圧に基づいて前記トランジスタを駆動する第２の増幅回路と、
所定の動作時に、前記トランジスタから前記負荷に流れる出力電流を制限する保護回路と、
前記第２の増幅回路の動作を制御する制御回路とを備える定電圧発生回路であって、
前記制御回路は、前記出力電流が軽負荷時から増大し、所定の第２のしきい値電流までは、前記第２の増幅回路を動作させず、前記第２のしきい値電流以上となったときに、前記第２の増幅回路を動作させる一方、前記出力電流が重負荷時から減少し、前記第２のしきい値電流よりも小さい所定の第１のしきい値電流までは、前記第２の増幅回路を動作させ、前記第１のしきい値電流以下となったときに、前記第２の増幅回路を動作させないように制御し、
前記第２の増幅回路はさらに、非動作時に、前記第２の増幅回路の内部ノードの動作電位を固定する第１の動作電位固定回路を含む。

従って、本発明に係る定電圧発生回路によれば、カップリング容量を介したノイズ重畳が原因で発生する基準電圧源の出力電圧の変化を抑制することが可能である。これにより、差動増幅器のオフセット電圧を小さく設定でき、各モードにおいて出力電圧の差として発生する出力電圧の精度の劣化を抑制しつつ、電源回路が複数のモードを遷移し続ける誤動作を防止することができる。

実施形態に係る定電圧発生回路２とその周辺回路の構成例を示すブロック図である。 図１の差動増幅回路２１，２２の詳細構成を示す回路図である。 図１の定電圧発生回路２の保護実行回路１３のための差動増幅回路２２及び差動増幅回路２１の停止動作を示すタイミングチャートである。 変形例１に係る差動増幅回路２１Ａの構成例を示すブロック図である。 変形例２に係る差動増幅回路２１Ｂの構成例を示すブロック図である。 変形例３に係る差動増幅回路２１Ｃの構成例を示すブロック図である。 図１の差動増幅回路２１で用いるしきい値電流Ｉｔｈ１，Ｉｔｈ２の設定値を説明する図である。 図１の差動増幅回路２２で用いるしきい値電流Ｉｔｈ３，Ｉｔｈ４の設定値を説明する図である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。

（発明者の知見）
特許文献１に開示されたシリーズレギュレータにおいて、動作モードの切り替えが発生するときに、ＭＯＳトランジスタの寄生容量を介して差動増幅器のノイズが、高い出力抵抗を有する基準電圧源からの出力電圧に重畳されることにより、２個の動作モード間で互いに入れ替わる切り替え発振という回路の誤動作が発生することを発見した。以下の実施形態はこの誤動作を防止することを目的とするものである。

（実施形態）
図１は実施形態に係る定電圧発生回路２とその周辺回路の構成例を示すブロック図である。

図１において、直流電圧源１から入力電圧Ｖｉｎが定電圧発生回路２に入力される。定電圧発生回路２は例えばＬＤＯであって、入力電圧Ｖｉｎに基づいて、一定の定電圧Ｖｏｕｔを発生して、出力キャパシタ３を介して負荷４に出力する。

定電圧発生回路２は、基準電圧発生回路１１と、監視対象ノード１２と、保護実行回路１３と、ＰチャンネルＭＯＳトランジスタＱ１と、電流源１４と、３個の差動増幅回路２１，２２，２３と、前記差動増幅回路２１，２２の動作を制御する制御回路１０とを備えて構成される。

基準電圧発生回路１１は、入力電圧Ｖｉｎを所定の基準電圧Ｖｒｅｆに変換して出力する。差動増幅回路２１，２２は例えば同一の回路構成を有する「電圧変動抑制機能付き差動増幅回路」であって、制御回路１０からのイネーブル信号ＥＮ１，ＥＮ２に基づいて、例えば１０ＭＨｚ～数１００ＭＨｚの動作周波数で動作し、差動増幅回路２３に比較して高速でかつ高い消費電力で動作する。ここで、差動増幅回路２１，２２はそれぞれ制御回路１０からのＨレベルのイネーブル信号ＥＮ１，ＥＮ２に応答して動作する一方、Ｌレベルのイネーブル信号ＥＮ１に応答して動作しない。ここで、差動増幅回路２１は定電圧発生回路２の主差動増幅器であって、所定の定電圧を発生して負荷４に供給する。また、差動増幅回路２３は定電圧発生回路２の副差動増幅器であって、所定の定電圧を発生して負荷４に供給する。

ここで、差動増幅回路２１は、重負荷時に制御に支配的である主差動増幅回路を構成し、差動増幅回路２２は、重負荷時に制御に支配的ではない副差動増幅回路を構成する。すなわち、重負荷時には２つの差動増幅回路２１，２２が動作しており、その際に消費電流の大きい差動増幅回路２１が主差動増幅回路であり、差動増幅回路２１に比較して消費電流の小さい差動増幅回路２２が副差動増幅回路を構成する。

さらに、差動増幅回路２２は、例えばＶｏｕｔに比例した電圧変化をする監視対象ノード１２の電圧を検出して、差動増幅器を含む保護実行回路１３とともに、例えば公知のブリックウォール電流制限法又はフォールドバック電流制限法などを用いて、出力電流Ｉｏｕｔの制限などの保護処理を実行する保護回路を構成する。

差動増幅回路２１，２３及び保護実行回路１３の出力端子は、ゲート電圧に応じて出力電流Ｉｏｕｔを制御するＭＯＳトランジスタＱ１のゲートに接続されることで、差動増幅回路２１，２３及び保護実行回路１３はＭＯＳトランジスタＱ１を駆動して、ＭＯＳトランジスタＱ１に流れる出力電流Ｉｏｕｔを制御する。また、入力電圧Ｖｉｎの正極は、ＭＯＳトランジスタＱ１のソース及びドレイン、電流源１４を介して接地される。

図７Ａは図１の差動増幅回路２１で用いるしきい値電流Ｉｔｈ１，Ｉｔｈ２の設定値を説明する図である。また、図７Ｂは図１の差動増幅回路２２で用いるしきい値電流Ｉｔｈ３，Ｉｔｈ４の設定値を説明する図である。制御回路１０は、ＭＯＳトランジスタＱ１のゲート電圧を出力電流Ｉｏｕｔに換算して、もしくは、出力電圧端子に流れる出力電流Ｉｏｕｔを検出する電流センサからの出力電流Ｉｏｕｔを示す電流信号に基づいて、以下のように動作する。

（１）制御回路１０は、図７Ａに示すように、電流０又は軽負荷時から出力電流Ｉｏｕｔが増大し、しきい値電流Ｉｔｈ２までは、Ｌレベルのイネーブル信号ＥＮ１を差動増幅回路２１に出力し、Ｉｏｕｔ≧Ｉｔｈ２となったときに、Ｈレベルのイネーブル信号ＥＮ１を差動増幅回路２１に出力する。一方、重負荷時から出力電流Ｉｏｕｔが減少し、しきい値電流Ｉｔｈ１（＜Ｉｔｈ２）までは、Ｈレベルのイネーブル信号ＥＮ１を差動増幅回路２１に出力し、Ｉｏｕｔ≦Ｉｔｈ１となったときに、Ｌレベルのイネーブル信号ＥＮ１を差動増幅回路２１に出力する。すなわち、図７Ａのようなヒステリシス動作で、制御回路１０は差動増幅回路２１を制御する。

（２）制御回路１０は、図７Ｂに示すように、電流０又は軽負荷時から出力電流Ｉｏｕｔが増大し、しきい値電流Ｉｔｈ４までは、Ｌレベルのイネーブル信号ＥＮ２を差動増幅回路２２に出力し、Ｉｏｕｔ≧Ｉｔｈ４となったときに、Ｈレベルのイネーブル信号ＥＮ２を差動増幅回路２２に出力する。一方、重負荷時から出力電流Ｉｏｕｔが減少し、しきい値電流Ｉｔｈ３（＜Ｉｔｈ４）までは、Ｈレベルのイネーブル信号ＥＮ２を差動増幅回路２２に出力し、Ｉｏｕｔ≦Ｉｔｈ３となったときに、Ｌレベルのイネーブル信号ＥＮ２を差動増幅回路２２に出力する。すなわち、図７Ｂのようなヒステリシス動作で、制御回路１０は差動増幅回路２２を制御する。

なお、各しきい値電流Ｉｔｈ１～Ｉｔｈ４の関係は以下のように設定される。

Ｉｔｈ１≦Ｉｔｈ３＜Ｉｔｈ２ （１）
Ｉｔｈ２≦Ｉｔｈ４ （２）

ここで、「しきい値電流の簡単設定例」として、しきい値電流Ｉｔｈ１＝Ｉｔｈ３、Ｉｔｈ２＝Ｉｔｈ４と設定してもよい。

図２は図１の差動増幅回路２１，２２の詳細構成を示す回路図である。図２において、差動増幅回路２１，２２は、以下の５個の端子Ｔ１～Ｔ５を有する。
（１）反転入力端子（ＩＮＮ）Ｔ１；
（２）非反転入力端子（ＩＮＰ）Ｔ２；
（３）出力端子Ｔ３；
（４）イネーブル信号端子Ｔ４；及び
（５）基準電圧端子Ｔ５。

図２において、差動増幅回路２１，２２は、インバータ３３と、バイアス電圧発生回路３１と、スイッチＳＷ１１，ＳＷ１２と、差動増幅器３２とを備えて構成される。なお、図２において、複数のＭＯＳトランジスタＱ１１～Ｑ３４のうち、ＭＯＳトランジスタＱ１２、Ｑ２２，Ｑ３２をディプレッション型で構成しているが、エンハンスメント型で構成してもよく、以下、同様である。

バイアス電圧発生回路３１は、ＰチャンネルＭＯＳトランジスタＱ１１と、ＮチャンネルＭＯＳトランジスタＱ１２と、ＮチャンネルＭＯＳトランジスタＱ１３とを備え、これらのＭＯＳトランジスタが直列に接続されて構成される。ＭＯＳトランジスタＱ１１のソースには電源電圧Ｖｉｎが印加され、ＭＯＳトランジスタＱ１１のゲートはそのドレインに接続される。ＭＯＳトランジスタＱ１２，Ｑ１３の各ゲートは互いに接続されて端子Ｔ５に接続される。ＭＯＳトランジスタＱ１２のソースとＭＯＳトランジスタＱ１３のドレインとの接続点Ｐ１は、スイッチＳＷ１１を介して、差動増幅器３２内のＭＯＳトランジスタＱ２２のソースとＭＯＳトランジスタＱ２３のドレインとの接続点Ｐ６に接続される。さらに、ＭＯＳトランジスタＱ１３のソースは接続点Ｐ２を介して電流源４１を介して接地される。接続点Ｐ２はスイッチＳＷ１２を介して差動増幅器３２内の接続点Ｐ７に接続される。

以上のように構成されたバイアス電圧発生回路３１は、端子Ｔ５に印加される基準電圧Ｖｒｅｆを所定のバイアス電圧に変換して、スイッチＳＷ１１を介して差動増幅器３２内の接続点Ｐ６に印加する。

図２の差動増幅器３２は、ＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ３１，Ｑ３２，Ｑ３３，Ｑ３４と、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ１３，ＳＷ１４と、電流源４２，４３とを備えて構成される。ＭＯＳトランジスタＱ２１、接続点Ｐ４、ＭＯＳトランジスタＱ２２、接続点Ｐ６及びＭＯＳトランジスタＱ２３とは互いに直列に接続され、ＭＯＳトランジスタＱ２１のソースは電源電圧Ｖｉｎに接続され、ＭＯＳトランジスタＱ２３のソースはスイッチＳＷ２及び電流源４２を介して接地される。また、ＭＯＳトランジスタＱ３１、接続点Ｐ５及びＭＯＳトランジスタＱ３２，３３とは互いに直列に接続され、ＭＯＳトランジスタＱ３１のソースは電源電圧Ｖｉｎに接続され、ＭＯＳトランジスタＱ３３のソースはスイッチＳＷ２及び電流源４２を介して接地される。さらに、ＭＯＳトランジスタＱ２１，Ｑ３１の各ゲートが互いに接続された接続点Ｐ３はスイッチＳＷ１３を介して電源電圧Ｖｉｎに接続されるとともに、スイッチＳＷ１を介して接続点Ｐ４に接続される。

ＭＯＳトランジスタＱ３２，Ｑ３３の各ゲートは互いに接続された後、端子Ｔ２に接続される。接続点Ｐ５はＭＯＳトランジスタＱ３４のゲートに接続され、ＭＯＳトランジスタＱ３４のゲートはスイッチＳＷ１４を介して電源電圧Ｖｉｎ及びＭＯＳトランジスタＱ３４のソースに接続される。ＭＯＳトランジスタＱ３４のドレインは、端子Ｔ３に接続される接続点、スイッチＳＷ３、及び電流源４３を介して接地される。

端子Ｔ４に入力されるイネーブル信号ＥＮ１，ＥＮ２はスイッチＳＷ１～ＳＷ３の各制御端子に入力されるとともに、インバータ３３に入力される、インバータ３３から出力される反転イネーブル信号／ＥＮ１，／ＥＮ２はスイッチＳＷ１１～ＳＷ１４の各制御端子に入力される。スイッチＳＷ１～ＳＷ３の各制御端子に、Ｈレベルのイネーブル信号ＥＮ１，ＥＮ２が入力されるときに、各スイッチＳＷ１～ＳＷ３がオンされる一方、Ｌレベルのイネーブル信号ＥＮ１，ＥＮ２が入力されるときに、各スイッチＳＷ１～ＳＷ３がオフされる。また、スイッチＳＷ１１～ＳＷ１４の各制御端子に、Ｈレベルの反転イネーブル信号／ＥＮ１，／ＥＮ２が入力されるときに、各スイッチＳＷ１１～ＳＷ１４がオンされる一方、Ｌレベルの反転イネーブル信号／ＥＮ１，／ＥＮ２が入力されるときに、各スイッチＳＷ１１～ＳＷ１４がオフされる。

以上のように構成された差動増幅回路２１，２２において、Ｈレベルのイネーブル信号ＥＮ１，ＥＮ２が入力されるときに、スイッチＳＷ１～ＳＷ３がオンされかつスイッチＳＷ１１～ＳＷ１４がオフされる。このとき、バイアス電圧発生回路３１からの所定のバイアス電圧は差動増幅器３２に印加されない状態で、差動増幅器３２が動作状態となる。従って、差動増幅器３２は、非反転入力端子Ｔ２に入力される非反転入力電圧ＩＮＰから、反転入力端子Ｔ１に入力される反転入力電圧ＩＮＮを減算し、減算結果の電圧を増幅した出力電圧を端子Ｔ３から出力する。なお、差動増幅回路２１の端子Ｔ３は図１のＭＯＳトランジスタＱ１のゲートに接続され、差動増幅回路２２の端子Ｔ３は図１の保護実行回路１３を介してＭＯＳトランジスタＱ１のゲートに接続される。

また、Ｌレベルのイネーブル信号ＥＮ１，ＥＮ２が入力されるときに、スイッチＳＷ１～ＳＷ３がオフされかつスイッチＳＷ１１～ＳＷ１４がオンされる。このとき、バイアス電圧発生回路３１からの所定のバイアス電圧は差動増幅器３２に印加された状態で、差動増幅器３２が非動作状態となる。従って、差動増幅器３２は、前記の差動増幅をせず、端子Ｔ３からの出力のない停止状態となるが、所定のバイアス電圧が印加されているので、接点Ｐ６及びＰ７の電圧変動を抑制することで、ＭＯＳトランジスタＱ２２，Ｑ２３の持つ寄生容量を介したＭＯＳトランジスタＱ２２，Ｑ２３のゲート電圧の変動を抑制する。

すなわち、差動増幅回路２１，２２が動作時にはそれぞれ差動増幅動作を行い、非動作時には差動増幅動作を行わないが、このとき、所定のバイアス電圧が内部ノード（接続点Ｐ６、Ｐ７）に印加するので、基準電圧Ｖｒｅｆの変動を抑制することができる。

図３は図１の定電圧発生回路２の保護実行回路１３のための差動増幅回路２２及び差動増幅回路２１の停止動作を示すタイミングチャートである。なお、図３は、しきい値電流Ｉｔｈ１＝Ｉｔｈ３、Ｉｔｈ２＝Ｉｔｈ４と設定した場合のしきい値電流の簡易設定例の場合を示している。

図３の時間期間Ｔ１１では、イネーブル信号ＥＮ１，ＥＮ２がＨレベルとされているので、差動増幅回路２１が動作状態で、保護実行回路１３のための差動増幅回路２２が動作状態となり、保護回路が動作している。次いで、時刻ｔ１で、重負荷から軽負荷に変化することで出力電流Ｉｏｕｔが小さくなり、出力電流Ｉｏｕｔ≦Ｉｔｈ３となり、制御回路１０はイネーブル信号ＥＮ２がＬレベルになるため保護実行回路１３のための差動増幅回路２２の動作が停止する。また、イネーブル信号ＥＮ１がＬレベルとされて差動増幅回路２１は、バイアス電圧が差動増幅器３２に印加された状態で、差動増幅器３２が非動作状態となる。従って、差動増幅回路２１は、前記の差動増幅をしない状態となるが、所定のバイアス電圧が印加されているので、ＭＯＳトランジスタＱ２２，Ｑ２３の持つ寄生容量を介した基準電圧の変動を抑制する。前記の効果は差動増幅回路２２においても同様に発揮される。このとき、バイアス電圧の効果で、基準電圧源の出力電圧の変化が小さいために、出力電流Ｉｏｕｔの変動も小さく、保護実行回路１３のための差動増幅回路２２と差動増幅回路２１が誤動作せずに、出力電圧Ｖｏｕｔは発振しない。

以上説明したように、差動増幅回路２１，２２を図２のように「電圧変動抑制機能付き差動増幅回路」で構成し、各差動増幅回路２１，２２が停止状態となったときに、差動増幅回路２１，２３の各差動増幅器３２に所定のバイアス電圧が印加されているので、ＭＯＳトランジスタＱ２２，Ｑ２３の持つ寄生容量を介した基準電圧Ｖｒｅｆの変動を抑制する。このとき、バイアス電圧の効果で、出力電圧Ｖｏｕｔの電圧変動は小さいために、出力電流Ｉｏｕｔの変動も小さく、差動増幅回路２１，２２及び保護実行回路１３が誤動作せずに、出力電圧Ｖｏｕｔは発振しない。すなわち、基準電圧源の出力電圧の変化を抑制することで、差動増幅器のオフセット電圧を小さく設定でき、モード間に渡って出力電圧Ｖｏｕｔの精度の劣化を抑制しつつ、電源回路が複数のモードを遷移し続ける誤動作を防止することができる。

（実施形態の変形例）
以上の実施形態において、保護実行回路１３のための差動増幅回路２２が停止状態となったときに、保護実行回路１３に使用する差動増幅回路２２の動作を停止する停止制御回路、もしくは当該差動増幅回路２２のバイアス電圧を固定するバイアス電圧発生回路３１を設けている。本発明はこれに限らず、これらの機能回路を、差動増幅回路２１のみ設けて、差動増幅回路２２に設けなくてもよいし、制御回路１０からのイネーブル信号ＥＮ２で出力電流に応じて動作を停止させる機能がなくてもよい。

以上の実施形態において、差動増幅回路２３を、電圧変動抑制機能なしの通常の差動増幅回路で構成している。本発明はこれに限らず、差動増幅回路２３を、差動増幅回路２１，２２と同様に、電圧変動抑制機能付きの差動増幅回路で構成してもよい。

以上の実施形態において、ＭＯＳトランジスタＱ１２，Ｑ１３、ＭＯＳトランジスタＱ２２，Ｑ２３、ＭＯＳトランジスタＱ３２，Ｑ３３をそれぞれカスコード接続している。本発明はこれに限らず、カスコード接続せずに、それぞれ１個のＭＯＳトランジスタＱ１３，Ｑ２３，Ｑ３３のみで構成してもよい。

（他の変形例）
以上の実施形態では、定電圧発生回路２に用いる差動増幅回路２１，２２について説明したが、以下、差動増幅回路２１，２２の変形例１，２，３について説明する。なお、以下では、差動増幅回路２１Ａ，２１Ｂ，２１Ｃとしているが、これら構成を同様に、差動増幅回路２１及び２２に適用してもよい。

（変形例１）
図４は変形例１に係る差動増幅回路２１Ａの構成例を示すブロック図である。図４において、図２と同様の構成要素について同一の符号を付している。図４の差動増幅回路２１Ａは、図２の差動増幅回路２１，２２に比較して以下の相違点を有する。
（１）バイアス電圧発生回路３１に代えて、バイアス電圧発生回路３１Ａを備える。
（２）差動増幅器３２に代えて、差動増幅器３２Ａを備える。
以下、相違点について説明する。

図４において、バイアス電圧発生回路３１Ａは、ＭＯＳトランジスタＱ１１，Ｑ１３と、電流源４１，４４と、ＭＯＳトランジスタＱ４１，Ｑ４２とを備えて構成される。バイアス電圧発生回路３１Ａは、バイアス電圧発生回路３１に比較して以下の相違点を有する。
（１）ＭＯＳトランジスタＱ１２を削除した。
（２）ＭＯＳトランジスタＱ４１，Ｑ４２によりカレントミラー回路ＣＭ１を構成することで、ＭＯＳトランジスタＱ１３のソース電位に対応するバイアス電圧を、カレントミラー回路ＣＭ１により発生して、スイッチＳＷ１５を介して接続点Ｐ７に出力した。

端子Ｔ４に入力されるイネーブル信号ＥＮ１は、スイッチＳＷ１～ＳＷ３の各制御端子に入力されるとともに、インバータ３３を介してスイッチＳＷ１３～ＳＷ１５の各制御端子に入力される。

以上のように構成された差動増幅回路２１Ａによれば、非動作時に、ＭＯＳトランジスタＱ１３のソース電位に対応するバイアス電圧を、カレントミラー回路ＣＭ１により発生して、差動増幅器３２Ａの接続点Ｐ７に出力することで、基準電圧源の出力電圧の変化を抑制することができる。

（変形例２）
図５は変形例２に係る差動増幅回路２１Ｂの構成例を示すブロック図である。図５において、図２及び図４と同様の構成要素について同一の符号を付している。図５の差動増幅回路２１Ｂは、図４の差動増幅回路２１Ａに比較して以下の相違点を有する。
（１）バイアス電圧発生回路３１Ａに代えて、内部基準電圧発生回路５０及び電圧発生回路６０を含むバイアス電圧発生回路を備える。
（２）差動増幅器３２Ａに代えて、差動増幅器３２ＡＡを備える。なお、差動増幅器３２ＡＡは、差動増幅器３２Ａに比較して、スイッチＳＷ１５に代えて、電圧発生回路６０の接続点Ｐ２２を差動増幅器３２ＡＡの接続点Ｐ６に接続するスイッチＳＷ１１を備える。
従って、差動増幅回路２１Ｂは、内部基準電圧発生回路５０及び電圧発生回路６０と、差動増幅器３２ＡＡとを備えて構成される。以下、相違点について説明する。

図５において、内部基準電圧発生回路５０は、差動増幅器５１と、ＰチャンネルＭＯＳトランジスタＱ５１と、分圧抵抗Ｒ１，Ｒ２とを備えて、公知の基準電圧発生回路として構成される。従って、内部基準電圧発生回路５０は、端子Ｔ５に入力される基準電圧Ｖｒｅｆに基づいて、所定の内部基準電圧を発生して接続点Ｐ２１を介して電圧発生回路６０のＭＯＳトランジスタＱ６１のソースに出力する。ここで、接続点Ｐ２１の電圧を当該ブロック外に出力することで、基準電圧として使用してもよい。

電圧発生回路６０は、ＰチャンネルＭＯＳトランジスタＱ６０～Ｑ６２と、ＮチャンネルＭＯＳトランジスタＱ６３，Ｑ６４とを備えて構成される。ここで、ＭＯＳトランジスタＱ５１とＱ６０とによりカレントミラー回路ＣＭ２を構成する。また、ＭＯＳトランジスタＱ６１～Ｑ６４によりカレントミラー回路を構成する。従って、電圧発生回路６０は、内部基準電圧発生回路５０からの定電圧について、カレントミラー回路ＣＭ２により出力インピーダンスを調整して差動増幅器３２ＡＡに出力する。

端子Ｔ４に入力されるイネーブル信号ＥＮ１は、スイッチＳＷ１～ＳＷ３の各制御端子に入力されるとともに、インバータ３３を介してスイッチＳＷ１１，ＳＷ１３，ＳＷ１４の各制御端子に入力される。

以上のように構成された差動増幅回路２１Ｂによれば、非動作時に、ＭＯＳトランジスタＱ５１のドレイン電位に対応するバイアス電圧を、カレントミラー回路ＣＭ２により発生して、差動増幅器３２ＡＡの接続点Ｐ６に出力することで、基準電圧源の出力電圧の変化を抑制することができる。

（変形例３）
図６は、変形例３に係る差動増幅回路２１Ｃの構成例を示すブロック図である。図６の差動増幅回路２１Ｃは、図２の差動増幅回路２１に比較して以下の点が異なる。
（１）バイアス電圧発生回路３１に代えて、２個の並列トランジスタ回路７０，８０及び電流源回路９０を含む電流発生回路を備えた。
（２）差動増幅器３２に代えて、差動増幅器３２Ｂを備えた。
以下、相違点について説明する。

差動増幅器３２Ｂは、スイッチＳＷ３，ＳＷ１３，ＳＷ１４，ＳＷ２０と、ＭＯＳトランジスタＱ２１，Ｑ３１，Ｑ３２，Ｑ３３，Ｑ３４と、電流源４３とを備えて構成される。ここで、ＭＯＳトランジスタＱ３４と、電流源４３とにより、出力増幅回路を構成する。

２個の並列トランジスタ回路７０，８０は、ＭＯＳトランジスタＱ２１と電流源回路９０との間に、互いに直列に接続される。ここで、並列トランジスタ回路７０は、２個のＭＯＳトランジスタＱ７１，Ｑ７２と、スイッチＳＷ２１を備えて構成される。また、並列トランジスタ回路８０は、２個のＭＯＳトランジスタＱ８１，Ｑ８２と、スイッチＳＷ２３を備えて構成される。さらに、電流源回路９０は、２個の電流源９１，９２と、スイッチＳＷ２５を備えて構成される。従って、スイッチＳＷ２１～ＳＷ２５をオフにしたとき（差動増幅器３２Ｂの非動作時）は、スイッチＳＷ２１～ＳＷ２５をオンにしたとき（差動増幅器３２Ｂの動作時）に比較して流す電流が小さくなり、特に、差動増幅器３２Ｂを動作させないときに、当該小さい電流を前記電流発生回路から差動増幅器３２Ｂの内部ノード（接続点Ｐ４，Ｐ６，Ｐ７）に流して、その動作電位を固定することで、基準電圧源の出力電圧の変化を抑制する。

なお、並列トランジスタ回路７０，８０におけるスイッチに接続されるＭＯＳトランジスタはそれぞれ１個に限らず、複数個のＭＯＳトランジスタであってもよい。

上述の実施形態及び変形例１，２では、差動増幅器３２，３２Ａ，３２ＡＡの非動作時に、バイアス電圧発生回路３１，３１Ａ及び電圧発生回路６０から所定のバイアス電圧をそれぞれ差動増幅器３２，３２Ａ，３２ＡＡの内部のノードに印加することで、差動増幅器３２，３２Ａ，３２ＡＡのその動作電位を固定する（動作電位固定回路を構成する）ことで、基準電圧の電位変動を抑制する。これに対して、変形例３では、差動増幅器３２Ｂを動作させないときに、所定の小さい電流を差動増幅器３２Ｂの内部ノード（接続点Ｐ４，Ｐ６，Ｐ７）に流して（電流発生回路）、その動作電位を固定する（動作電位固定回路を構成する）ことで、基準電圧の電位変動を抑制する。

（さらなる変形例）
以上の実施形態及び変形例において、スイッチＳＷ１～ＳＷ２５を備えている。ここで、スイッチＳＷ１～ＳＷ２５は例えばＭＯＳトランジスタで構成される半導体スイッチ素子で構成される。

以上の実施形態及び変形例において、差動増幅器３２，３２Ａ，３２Ｂを用いているが、本発明はこれに限らず、入力電圧を増幅する増幅器を用いてもよい。

以上詳述したように、本発明に係る定電圧発生回路によれば、カップリング容量を介したノイズ重畳が原因で発生する基準電圧源の出力電圧の変化を抑制することが可能である。これにより、差動増幅器のオフセット電圧を小さく設定でき、各モードにおいて出力電圧の差として発生する出力電圧の精度の劣化を抑制しつつ、電源回路が複数のモードを遷移し続ける誤動作を防止することができる。

１ 直流電圧源
２ 定電圧発生回路
３ 出力キャパシタ
４ 負荷
１０ 制御回路
１１ 基準電圧発生回路
１２ 監視対象ノード
１３ 保護実行回路
１４ 電流源
２１～２３，２１Ａ，２１Ｂ，２１Ｃ 差動増幅回路
３１，３１Ａ バイアス電圧発生回路
３２，３２Ａ，３２ＡＡ，３２Ｂ 差動増幅器
３３ インバータ
４１～４５ 電流源
５０ 内部基準電圧発生回路
５１ 差動増幅器
６０ 電圧発生回路
７０，８０ 並列トランジスタ回路
９０ 電流源回路
９１～９２ 電流源
Ｐ１～Ｐ２２ 接続点
ＣＭ１，ＣＭ２ カレントミラー回路
Ｑ１～Ｑ８２ ＭＯＳトランジスタ
Ｒ１，Ｒ２ 分圧抵抗
ＳＷ１～ＳＷ２５ スイッチ
Ｔ１～Ｔ５ 端子

Claims (12)

1. 電源と負荷との間に接続され、出力電流を制御する出力トランジスタと、
   前記電源の電圧に基づいて発生される基準電圧に基づいて、前記出力トランジスタを駆動する第１の増幅回路と、
   前記第１の増幅回路と並列に接続され、前記第１の増幅回路に比較して高速で動作し、前記基準電圧に基づいて前記出力トランジスタを駆動する第２の増幅回路と、
   所定の動作時に、前記出力トランジスタから前記負荷に流れる出力電流を制限する保護回路と、
   前記第２の増幅回路の動作を制御する制御回路とを備える定電圧発生回路であって、
   前記第２の増幅回路は、前記第２の増幅回路の動作点を決定するバイアス電圧を印加する第１の内部ノードを含む差動対である第１のトランジスタ対を含む差動増幅回路であり、
   前記第１のトランジスタ対は、前記第２の増幅回路の差動増幅回路の非反転入力端子に印加された第１の入力電圧を入力する第１の入力トランジスタ回路と、前記第２の増幅回路の差動増幅回路の反転入力端子に印加された第２の入力電圧を入力する第２の入力トランジスタ回路とを含み、
   前記第１の入力トランジスタ回路は第１のトランジスタを含み、前記第１のトランジスタのゲートには前記第１の入力電圧が入力され、前記第１のトランジスタのドレインは第２のトランジスタを介して前記電源に接続され、前記第１のトランジスタのソースは第１の電流源を介して接地され、
   前記第２の入力トランジスタ回路は第３のトランジスタを含み、前記第３のトランジスタのゲートには前記第２の入力電圧が入力され、前記第３のトランジスタのドレインは前記第１の内部ノードに接続され、上記第３のトランジスタのドレインは第４のトランジスタを介して前記電源に接続され、前記第３のトランジスタのソースは前記第１の電流源を介して接地され、
   前記制御回路は、前記出力電流が軽負荷時から増大し、所定の第２のしきい値電流までは、前記第２の増幅回路を動作させず、前記第２のしきい値電流以上となったときに、前記第２の増幅回路を動作させる一方、前記出力電流が重負荷時から減少し、前記第２のしきい値電流よりも小さい所定の第１のしきい値電流までは、前記第２の増幅回路を動作させ、前記第１のしきい値電流以下となったときに、前記第２の増幅回路を動作させないように制御し、
   前記第２の増幅回路はさらに、非動作時に、前記第１の内部ノードの動作電位を固定する第１の動作電位固定回路を含み、
   前記第１の動作電位固定回路は、
   （１）前記第２の増幅回路の非動作時に、前記第１の内部ノードに所定のバイアス電圧を印加することで、動作電位を固定する第１のバイアス電圧発生回路、もしくは
   （２）前記第２の増幅回路の非動作時に、前記第１の内部ノードに所定の電流を流すことで、動作電位を固定する第１の電流発生回路である、
   定電圧発生回路。
2. 前記保護回路はさらに、
   第３の増幅回路の動作点を決定するバイアス電圧を印加する第２の内部ノードを含む差動対である第２のトランジスタ対を含む差動増幅回路である前記第３の増幅回路を備え、
   前記第２のトランジスタ対は、前記第３の増幅回路の差動増幅回路の非反転入力端子に印加された第３の入力電圧を入力する第３の入力トランジスタ回路と、前記第３の増幅回路の差動増幅回路の反転入力端子に印加された第４の入力電圧を入力する第４の入力トランジスタ回路とを含み、
   前記第３の入力トランジスタ回路は第５のトランジスタを含み、前記第５のトランジスタのゲートには前記第３の入力電圧が入力され、前記第５のトランジスタのドレインは第６のトランジスタを介して前記電源に接続され、前記第５のトランジスタのソースは第２の電流源を介して接地され、
   前記第４の入力トランジスタ回路は第７のトランジスタを含み、前記第７のトランジスタのゲートには前記第４の入力電圧が入力され、前記第７のトランジスタのドレインは前記第２の内部ノードに接続されかつ前記第４の入力電圧が入力され、上記第７のトランジスタのドレインは第８のトランジスタを介して前記電源に接続され、前記第７のトランジスタのソースは前記第２の電流源を介して接地され、
   前記制御回路は、前記出力電流が軽負荷時から増大し、所定の第４のしきい値電流までは、前記第３の増幅回路を動作させず、前記第４のしきい値電流以上となったときに、前記第３の増幅回路を動作させる一方、前記出力電流が重負荷時から減少し、前記第４のしきい値電流よりも小さい所定の第３のしきい値電流までは、前記第３の増幅回路を動作させ、前記第３のしきい値電流以下となったときに、前記第３の増幅回路を動作させないように制御する、
   請求項１に記載の定電圧発生回路。
3. 前記第１のしきい値電流は前記第３のしきい値電流に等しく、前記第２のしきい値電流は前記第４のしきい値電流に等しくなるように設定される、
   請求項２に記載の定電圧発生回路。
4. 前記保護回路はさらに、非動作時に、前記第２の内部ノードの動作電位を固定する第２の動作電位固定回路を含む、
   請求項２又は３に記載の定電圧発生回路。
5. 前記第２の動作電位固定回路は、
   （１）前記保護回路の非動作時に、前記第２の内部ノードに所定のバイアス電圧を印加することで、動作電位を固定する第２のバイアス電圧発生回路、もしくは
   （２）前記保護回路の非動作時に、前記第２の内部ノードに所定の電流を流すことで、動作電位を固定する第２の電流発生回路である、
   請求項４に記載の定電圧発生回路。
6. 請求項１に記載の前記第１のバイアス電圧発生回路、及び請求項５に記載の前記第２のバイアス電圧発生回路は、
   少なくとも２個のトランジスタを直列に接続した電圧発生回路であって、前記基準電圧に基づいて、所定のバイアス電圧を発生する電圧発生回路を含む、
   定電圧発生回路。
7. 前記第１のバイアス電圧発生回路は、
   少なくとも２個のトランジスタを直列に接続した電圧発生回路であって、前記基準電圧に基づいて、所定のバイアス電圧を発生する第１の電圧発生回路と、
   カレントミラー回路を含む第２の電圧発生回路であって、前記第１の電圧発生回路により発生されたバイアス電圧に対応するバイアス電圧を発生して前記第１の内部ノードに出力する前記第２の電圧発生回路とを含む、
   請求項１に記載の定電圧発生回路。
8. 前記第１のバイアス電圧発生回路は、
   前記基準電圧に基づいて所定の内部基準電圧を発生する内部基準電圧発生回路と、
   前記内部基準電圧に基づいて所定のバイアス電圧を発生し、カレントミラー回路を用いて出力インピーダンスを調整して前記第１の内部ノードに出力する電圧発生回路とを含む、
   請求項１に記載の定電圧発生回路。
9. 前記第１の電流発生回路は、
   前記第２の増幅回路の動作時に、所定の第１の電流を前記第１の内部ノードに流し、
   前記第２の増幅回路の非動作時に、前記第１の電流よりも小さい所定の第２の電流を前記第１の内部ノードに流す、
   請求項１に記載の定電圧発生回路。
10. 前記第２のバイアス電圧発生回路は、
    少なくとも２個のトランジスタを直列に接続した電圧発生回路であって、前記基準電圧に基づいて、所定のバイアス電圧を発生する第１の電圧発生回路と、
    カレントミラー回路を含む第３の電圧発生回路であって、前記第１の電圧発生回路により発生されたバイアス電圧に対応するバイアス電圧を発生して前記第２の内部ノードに出力する前記第３の電圧発生回路とを含む、
    請求項５に記載の定電圧発生回路。
11. 前記第２のバイアス電圧発生回路は、
    前記基準電圧に基づいて所定の内部基準電圧を発生する内部基準電圧発生回路と、
    前記内部基準電圧に基づいて所定のバイアス電圧を発生し、カレントミラー回路を用いて出力インピーダンスを調整して前記第２の内部ノードに出力する電圧発生回路とを含む、
    請求項５に記載の定電圧発生回路。
12. 前記第２の電流発生回路は、
    前記第３の増幅回路の動作時に、所定の第１の電流を前記第２の内部ノードに流し、
    前記第３の増幅回路の非動作時に、前記第１の電流よりも小さい所定の第２の電流を前記第２の内部ノードに流す、
    請求項５に記載の定電圧発生回路。

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