JP3176821B2

JP3176821B2 - 入力判定回路

Info

Publication number: JP3176821B2
Application number: JP12537295A
Authority: JP
Inventors: 雅之宮本; 邦彦飯塚; 光彦藤尾; 裕文松井
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-05-24
Filing date: 1995-05-24
Publication date: 2001-06-18
Anticipated expiration: 2016-06-18
Also published as: EP0744624A2; DE69624865D1; JPH08321747A; DE69624865T2; US5703503A; EP0744624A3; EP0744624B1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多数チャネルのアナロ
グ入力信号から、最大値または最小値であるチャネルを
判定するための入力判定回路に関する。

【０００２】

【従来の技術】従来から、多数チャネルのアナログ入力
信号からの最大値または最小値であるチャネルの判定
は、入力された各アナログ信号をデジタル変換し、得ら
れたデジタルデータを演算処理することによって行われ
ている。したがって、判定すべき入力チャネル数が増加
すると、演算量は飛躍的に増加し、演算処理装置に高い
処理能力が要求され、回路構成が複雑になり、また電力
消費も増大する。

【０００３】このような不具合を解決するために、入力
された複数チャネルのアナログ入力電圧から、最大値と
なる入力チャネルを判定するようにした従来技術が、た
とえば McGraw-Hill出版、Ismail, Fiez編、Analog VSL
I: Signal and InformationProcessingのｐ１００，Fig
ure 3.31 に示されている。この従来技術による最大入
力検出回路１の電気回路図を図４に示す。

【０００４】この最大入力検出回路１では、複数ｊ（ｊ
＝１，２，…，ｎ）チャネルの入力電圧Ｖｉｊに個別的
に対応した基本回路ｃ１〜ｃｎが設けられている。

【０００５】基本回路ｃ１は、ＭＯＳ（金属酸化膜半導
体）から成る５つの電界効果トランジスタｑ１〜ｑ５を
備えて構成されている。前記入力電圧Ｖｉ１は、Ｎ型の
トランジスタｑ１のゲートに入力されており、このトラ
ンジスタｑ１のドレインはＰ型のトランジスタｑ２のド
レインおよびゲートに接続されている。トランジスタｑ
２のソースはハイレベルＶｄｄの電源ライン２に接続さ
れている。

【０００６】このトランジスタｑ２に対応して、同様の
Ｐ型のトランジスタｑ３が設けられており、これらトラ
ンジスタｑ２，ｑ３はカレントミラー回路を構成する。
トランジスタｑ３のゲートは前記トランジスタｑ２のゲ
ートとともにトランジスタｑ１のドレインに接続されて
おり、またソースは前記電源ライン２に接続され、ドレ
インはＮ型のトランジスタｑ４のドレインに接続されて
いる。トランジスタｑ４のゲートには予め定める基準電
圧Ｖｂ２が印加されており、またソースは接地レベルの
電源ライン３に接続されている。これらトランジスタｑ
３，ｑ４の接続点４からは、該トランジスタｑ３，ｑ４
のインピーダンスに応じた出力電圧Ｖｏ１が出力され
る。

【０００７】また、前記トランジスタｑ１のソースはＮ
型のトランジスタｑ５のドレインに接続されており、こ
のトランジスタｑ５のソースは前記電源ライン３に接続
され、ゲートには予め定める基準電圧Ｖｂ１が印加され
ている。各トランジスタｑ１〜ｑ５は、飽和領域で動作
する。

【０００８】残余の基本回路ｃ２〜ｃｎも、前記基本回
路ｃ１と同様に構成されており、各基本回路ｃ１〜ｃｎ
におけるトランジスタｑ１とｑ５との接続点５は、接線
ｃｍ１によって相互に同電位に保たれている。

【０００９】上述のように構成された各基本回路ｃｊに
おいて、トランジスタｑ１を流れる電流をＩ１とすると
き、この電流Ｉ１と出力電圧Ｖｏｊとの関係は図５で示
されるようになる。

【００１０】すなわち、出力電圧Ｖｏｊは、電流Ｉ１が
電流Ｉａ以下であるときにはＶｄｄ／３以下のローレベ
ルとなり、前記電流Ｉａより大きく電流Ｉｂ未満である
ときには前記電流Ｉ１に対応してＶｄｄ／３〜２・Ｖｄ
ｄ／３の範囲で変化し、電流Ｉｂ以上であるときには２
・Ｖｄｄ／３以上のハイレベルとなる。

【００１１】前記電流Ｉａ，Ｉｂは、前記基準電圧Ｖｂ
２によって定められるトランジスタｑ４を流れる参照用
のバイアス電流をＩ４とし、トランジスタｑ２とトラン
ジスタｑ３とのゲート幅／ゲート長（Ｗ／Ｌ）の比をｒ
(2，3)とするとき、それぞれｒ(2，3)・Ｉ４−ΔＩａ，
ｒ(2，3)・Ｉ４＋ΔＩｂで表すことができる。

【００１２】したがって、各基本回路ｃｊにそれぞれ入
力電圧Ｖｉｊを印加し、電流Ｉ１ｋ≧ＩｂかつＩ１ｊ≦
Ｉａ（ｊ≠ｋ）となる各入力電圧Ｖｉｊに対応した出力
電圧は、Ｖｏｋ＝ハイレベルかつＶｏｊ＝ローレベルと
なる。こうして、複数の入力電圧Ｖｉｊのうち、唯一の
最大値となる入力電圧Ｖｉｋが検出されることになる。

【００１３】しかしながら、上述のような最大入力検出
回路１では、図６（ａ）において参照符Ｉ０１，Ｉ０
２，Ｉ０３で示すように、電流Ｉ１が電流Ｉｂ以上で複
数得られるときには、それらの電流Ｉ０１，Ｉ０２，Ｉ
０３に対して、出力電圧Ｖｏｊはすべてハイレベルとな
ってしまい、大小判定を行うことができなくなってしま
う。すなわち、該最大入力検出回路１における判定レン
ジが有効に使用されず、分解能に劣るという問題があ
る。

【００１４】したがって、図６（ｂ）において参照符Ｉ
０１ａ，Ｉ０２ａ，Ｉ０３ａで示すように、電流Ｉ１の
レベルを低レベル側にシフトして前記判定レンジを有効
に活用することが考えられる。このような考え方を用い
る他の従来技術は、J.Choi and B.J.Shue, A High-Prec
ision VLSI Winner-Take-All Circuit for Self-Organ
aizing Neural Networks, IEEE Journal of Solid-Stat
e Circuits, Vol.28,No.5, pp.576-584, May 1993に示
されている。この従来技術による最大入力検出回路１１
の電気回路図を図７で示す。図７において、前記図６に
類似し、対応する部分には、同一の参照符を付してその
説明を省略する。

【００１５】この最大入力検出回路１１では、各基本回
路ｃａｊには、それぞれトランジスタｑ６〜ｑ１０から
成るフィードバック電流発生回路１２が設けられてい
る。フィードバック電流発生回路１２において、前記接
続点４からの出力電圧Ｖｏｊは、Ｎ型のトランジスタｑ
７のゲートに入力されており、このトランジスタｑ７の
ソースは、Ｎ型のトランジスタｑ６を介して前記電源ラ
イン３に接続されるとともに、接線ｃｍ２によって各基
本回路ｃａｊ間で相互に同電位に保持される。トランジ
スタｑ６のゲートには予め定める基準電圧Ｖｂ３が印加
されており、したがって、各基本回路ｃａｊのトランジ
スタｑ６を流れるバイアス電流Ｉ６は、前記基準電圧Ｖ
ｂ３によって規定されている。

【００１６】前記トランジスタｑ７のドレインは、Ｐ型
のトランジスタｑ８を介して電源ライン２に接続されて
いる。このトランジスタｑ８と対を成すトランジスタｑ
９が設けられており、これらトランジスタｑ８，ｑ９は
カレントミラー回路を構成し、トランジスタｑ９は前記
トランジスタｑ７に流れる電流に対応する電流を、フィ
ードバック電流ＩＦとして、前記接続点５に正帰還す
る。

【００１７】また、前記トランジスタｑ７と対を成すＮ
型のトランジスタｑ１０が設けられており、該トランジ
スタｑ１０のゲートおよびドレインは前記電源ライン２
に接続され、ソースはトランジスタｑ７のソースととも
に前記トランジスタｑ６のドレインに接続されている。
各トランジスタｑ６〜ｑ１０は、飽和領域で動作する。

【００１８】したがって、各基本回路ｃａｊにおいて、
前記出力電圧Ｖｏｊが接線ｃｍ２の電圧にＭＯＳＦＥＴ
の導通に要する閾値電圧Ｖｔｈを加算した電圧よりも高
くなる程、前記接続点５にフィードバック電流ＩＦが正
帰還されることになり、トランジスタｑ１を流れる電流
Ｉ１、すなわちトランジスタｑ３を流れる電流Ｉ３が減
少する。これによって、前記出力電圧Ｖｏｊが接線ｃｍ
２の電圧に閾値電圧Ｖｔｈを加算した電圧よりも低くな
ると、トランジスタｑ７はＯＦＦとなって、トランジス
タｑ６の前記バイアス電流Ｉ６はトランジスタｑ１０か
らすべて供給されることになる。このような動作が、入
力電圧Ｖｉｊの小さいチャネルの基本回路から行われ、
前記判定レンジが最大入力付近にシフトして、最終的に
最大入力の基本回路のみが出力電圧Ｖｏｊにハイレベル
を出力することになる。

【００１９】

【発明が解決しようとする課題】上述のような最大入力
検出回路１１では、出力電圧Ｖｏｊがハイレベルとなる
べきチャネル数をｋ（≧２）とすると、前記チャネル数
ｋが小さいとき、すなわちたとえば２つの入力電圧だけ
がハイレベルの出力電圧を得ることができる値であり、
残余の多数の入力電圧がローレベルの出力電圧となるべ
き値であるときには、充分なフィードバック電流を得る
ことができない。したがって、前記判定レンジを、前記
図６（ｂ）で示すように、前記２つのチャネルの入力電
圧に対応した電流値付近にシフトさせることができず、
この２つの入力電圧に対して大小判定ができないという
問題がある。

【００２０】以下に、フィードバック電流が不足する理
由を詳述する。ＭＯＳＦＥＴの飽和領域での電流Ｉの基
本式は、Ｉ＝Ｋ・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔｈ)² …（１）で表される。ただし、Ｋは、ＭＯＳＦＥＴの物性によっ
て決定される比例定数である。またＷ／Ｌは、ゲート幅
とゲート長との比であり、大きくなる程、電流通過量が
多くなる。Ｖｇｓは、ゲート−ソース間電圧であり、Ｖ
ｔｈは導通に要する閾値電圧である。

【００２１】ここで、全入力チャネル数ｎのうち最大値
およびその付近となる入力チャネル数を前記ｋとし、残
余のｎ−ｋ個の入力チャネルは入出力ともローレベルの
０Ｖとするとき、接続点５にフィードバックされるフィ
ードバック電流ＩＦは、前記基準電圧Ｖｂ３によって定
められるトランジスタｑ６を流れるバイアス電流Ｉ６の
総和ｎ・Ｉ６を、出力電圧Ｖｏｊがハイレベルであるｋ
個のトランジスタｑ７と、ｎ個のトランジスタｑ１０と
で分流した値のｒ(9，8)倍、したがって、ＩＦ＝ｒ(9，8)・ｎ・Ｉ６｛ｋ／（ｋ＋ｒ(10,7)・ｎ）｝ …（２）を超えることはない。ただし、ｒ(9，8)はカレントミラ
ー回路を構成するトランジスタｑ９とｑ８との前記ゲー
ト幅／ゲート長の比であり、ｒ(10,7)はトランジスタｑ
１０とｑ７とのゲート幅／ゲート長の比である。

【００２２】これに対して、相互にほぼレベルの等しい
ｋ個の入力を分離するにあたって、前記トランジスタｑ
１を流れる電流Ｉ１は、基準電圧である該トランジスタ
ｑ１のソース電圧に対する入力電圧Ｖｉｊの差に対応し
ており、したがって入力電圧Ｖｉｊが最大値およびその
付近であり、出力電圧Ｖｏｊがハイレベルとなる前記ｋ
チャネル分は、該トランジスタｑ１からトランジスタｑ
５へ必要となるバイアス電流Ｉ５を充分に供給すること
ができる。しかしながら出力電圧Ｖｏｊがローレベルと
なるｎ−ｋチャネル分のバイアス電流Ｉ５が不足し、フ
ィードバック電流ＩＦａとして、ＩＦａ＝（ｎ−ｋ）・Ｉ５ …（３）が必要となる。

【００２３】前記フィードバック電流ＩＦとＩＦａとを
比較すると、出力電圧Ｖｏｊがハイレベルとなるチャネ
ル数ｋを一定値として、全入力チャネル数ｎに対するオ
ーダを考えると、すなわちｎ＝∞としたとき、フィード
バック電流ＩＦは定数となるのに対して、フィードバッ
ク電流ＩＦａは発散してしまう。したがって、各パラメ
ータｒ(9，8)，ｒ(10,7)，Ｉ５，Ｉ６をいかなる値とし
ても、全入力チャネル数ｎが多くなる程、実際のフィー
ドバック電流ＩＦは要求されるフィードバック電流ＩＦ
ａを満たすことができない。

【００２４】したがって、最大値付近のチャネル数ｋが
小さく、全入力チャネル数ｎが大きい場合には、前述の
ように判定レンジをシフトさせることができず、分解能
が低下してしまうという問題がある。

【００２５】このような問題を解決するためには、ｎ＝
１におけるトランジスタｑ１０の電流容量に対して、ｎ
＞１の場合には前記電流容量を１／ｎとする方法が考え
られる。しかしながら、ｎ＝１６，３２，６４，…のよ
うに種々の全入力チャネル数に対応するためには、その
全入力チャネル数に合わせて電極面積やパターン幅など
を個別に設計する必要があり、汎用性に欠けるという問
題がある。また、全入力チャネル数が多くなると、前記
電極面積やパターン幅などが微小になり、既存の設計ル
ールで対応できないという問題もある。

【００２６】本発明の目的は、多数のアナログ入力から
アナログ／デジタル変換器を用いることのない簡便な構
成で、最大値または最小値を正確に判定することができ
る入力判定回路を提供することである。

【００２７】

【課題を解決するための手段】請求項１の発明に係る入
力判定回路は、入力電圧に対応して定められる基準電圧
に対する入力電圧の差に対応した電流を通過させる第１
のトランジスタと、前記第１のトランジスタと一方の電
源ラインとの間に介在される第２のトランジスタと、前
記一方の電源ラインに接続され、第２のトランジスタと
対を成してカレントミラー回路を構成する第３のトラン
ジスタと、前記第３のトランジスタと他方の電源ライン
との間に介在され、予め定める電流を通過させる第４の
トランジスタと、前記第１のトランジスタと他方の電源
ラインとの間に介在され、予め定める電流を通過させる
第５のトランジスタとを含む複数の基本回路が、前記第
１のトランジスタと第５のトランジスタとの接続点が同
電位となるように相互に並列に接続されて構成され、第
３のトランジスタと第４のトランジスタとの接続点から
出力される各基本回路からの出力によって、各基本回路
への入力のうち、いずれの入力が最も大きいか、または
最も小さいかを判定するようにした入力判定回路におい
て、前記各基本回路は、他方の電源ラインに接続され、
予め定める電流を通過させる第６のトランジスタと、前
記第６のトランジスタに接続され、該第６のトランジス
タの端子電圧に対する前記出力の差に対応した電流を通
過させる第７のトランジスタと、前記第７のトランジス
タと一方の電源ラインとの間に介在される第８のトラン
ジスタと、一方の電源ラインに接続され、前記第８のト
ランジスタと対を成してカレントミラー回路を構成し、
前記第１のトランジスタと第５のトランジスタとの接続
点に前記基準電圧を変化させるためのフィードバック電
流を供給する第９のトランジスタとを備えるフィードバ
ック電流発生回路を有し、さらに前記一方の電源ライン
と各基本回路の第６のトランジスタとの間に共通に介在
され、第６のトランジスタに、該第６のトランジスタの
端子電圧に対応した電流をバイパスして通過させる第１
０のトランジスタを備え、前記第９のトランジスタと第
８のトランジスタとのゲート幅／ゲート長の比をｒ(9，
8)とし、前記第１０のトランジスタと第７とのトランジ
スタのゲート幅／ゲート長の比をｒ(10,7)とし、第５お
よび第６のトランジスタを流れる電流をそれぞれＩ５，
Ｉ６とするとき、ｒ(9，8)・Ｉ６・｛２／（２＋ｒ(10,
7)）｝＞Ｉ５を満足するように、前記各パラメータＩ
５，Ｉ６，ｒ(9，8)，ｒ(10,7)を設定することを特徴と
する。

【００２８】また、請求項２の発明に係る入力判定回路
は、前記各基本回路の後段に、前記第１〜第５のトラン
ジスタから成る判定回路をそれぞれ設け、該判定回路は
基本回路の出力をレベル弁別して出力することを特徴と
する。

【００２９】

【作用】請求項１の発明に従えば、多数チャネルのアナ
ログ入力信号から、アナログ／デジタル変換器を用いる
ことのない簡便な構成で、最大値または最小値であるチ
ャネルを直接判定するようにした入力判定回路におい
て、各入力毎に個別的に対応して設けられ、入力電圧
と、該入力電圧に対応して定められる基準電圧とを比較
する基本回路に、入力電圧に対応して前記基準電圧を変
化し、該基本回路の判定レンジをシフトするためのフィ
ードバック電流発生回路を設けておく。

【００３０】すなわち、各基本回路は、図１で示すよう
に、一対の電源ライン間に、第２、第１および第５のト
ランジスタから成る直列回路と、第３および第４のトラ
ンジスタから成る直列回路とが介在されて構成されてい
る。たとえば、該入力判定回路が最大値検出のための回
路であるときには、一方の電源ライン、すなわち第２お
よび第３のトランジスタ側の電源ラインはハイレベルと
なり、したがって第５および第４のトランジスタ側の電
源ラインはローレベルとなる。またこのとき、第２およ
び第３のトランジスタはＰ型のたとえばＭＯＳＦＥＴで
あり、第１、第４および第５のトランジスタはＮ型のＭ
ＯＳＦＥＴである。

【００３１】入力電圧は第１のトランジスタに入力され
ており、この第１のトランジスタはソースに印加される
基準電圧と入力電圧との差、すなわちゲート−ソース間
の電位差に対応した電流を通過させる。この第１のトラ
ンジスタと他方の電源ラインとの間に介在される第５の
トランジスタには、予め定める基準電圧が印加されて、
該第５のトランジスタは予め定める電流を通過させるよ
うになっている。

【００３２】また、前記第１のトランジスタと一方の電
源ラインとの間に介在される第２のトランジスタは第３
のトランジスタと対を成してカレントミラー回路を構成
しており、したがって前記第１のトランジスタに流れる
電流に対応した電流が第３のトランジスタに流れる。こ
の第３のトランジスタの出力端と他方の電源ラインとの
間には第４のトランジスタが介在されており、この第４
のトランジスタは、前記第５のトランジスタと同様に、
予め定める基準電圧が印加されて予め定める電流を通過
させるように構成されている。

【００３３】このような各基本回路が、前記第１のトラ
ンジスタと第５のトランジスタとの接続点が相互に接続
されて同電位とされて並列接続されている。したがっ
て、第３および第４のトランジスタの接続点から出力さ
れる各基本回路の出力は、入力電圧が高くなって第１の
トランジスタを流れる電流、すなわち第３のトランジス
タを流れる電流が大きくなってゆく程、第４のトランジ
スタに比べて該第３のトランジスタ側のインピーダンス
が小さくなって、高くなってゆく。こうして各基本回路
では、同電位の基準電圧に対して、入力電圧の比較的高
いチャネルの出力電圧がハイレベルとなるように構成さ
れている。

【００３４】このような基本回路の構成に、本発明では
第６〜第９のトランジスタから成るフィードバック電流
発生回路が設けられている。すなわち、前記第１および
第５のトランジスタと同様に、他方の電源ラインに対し
て予め定める電流を通過させる第６のトランジスタが接
続され、その第６のトランジスタに第７のトランジスタ
から、該第６のトランジスタの端子電圧と前記基本回路
の出力電圧との差に対応した電流が入力される。前記第
７のトランジスタを流れる電流に対応した電流が、該第
７のトランジスタと一方の電源ラインとの間に介在され
る第８のトランジスタおよび該第８のトランジスタとカ
レントミラー回路を構成する第９のトランジスタによっ
て、前記第１のトランジスタと第５のトランジスタとの
接続点、すなわち第１のトランジスタに前記基準電圧を
与えるべき点へフィードバックされる。

【００３５】したがって、第１のトランジスタへの入力
電圧が高くなると、第３および第４のトランジスタの接
続点から出力される出力電圧が高くなり、これに伴って
フィードバック電流が増大し、第１のトランジスタを流
れる電流と、第５のトランジスタを流れる予め定める電
流との比に対応して、前記基準電圧が上昇する。これに
よって、該第１のトランジスタを流れる電流が減少し、
前記基準電圧に対する入力電圧の大小判定のための判定
レンジが該入力電圧の高レベル側にシフトすることにな
る。こうして、複数の入力から最大値または最小値を正
確に判定することが可能となる。

【００３６】本発明では、さらにこのような構成に加え
て、一方の電源ラインと各基本回路の第６のトランジス
タとの間に、共通に第１０のトランジスタを設けてお
き、この第１０のトランジスタによって、予め規定され
ている第６のトランジスタを流れるべき電流を、入力電
圧の小さいときには前記第７のトランジスタをバイパス
して一方の電源ラインから供給する。ただし、この第１
０のトランジスタと前記第７のトランジスタとのゲート
幅／ゲート長の比をｒ(10,7)とし、前記第９のトランジ
スタと第８のトランジスタとのゲート幅／ゲート長の比
をｒ(9，8)とし、第５および第６のトランジスタを流れ
る電流をそれぞれＩ５，Ｉ６とするとき、ｒ(9，8)・Ｉ６・｛２／（２＋ｒ(10,7)）｝＞Ｉ５を満足するように、各パラメータＩ５，Ｉ６，ｒ(9，
8)，ｒ(10,7)の設定を行う。

【００３７】したがって、上式から、前記フィードバッ
ク電流の基になる電流Ｉ６は、前記基準電圧を発生する
ために必要となる電流Ｉ５を充分に満足することにな
り、該入力判定回路が最大値検出回路であるときには最
大値およびその付近のレベルの入力チャネル数が全入力
チャネル数に比べて比較的小さいとき、または該入力判
定回路が最小値検出回路であるときには最小値およびそ
の付近のレベルの入力チャネル数が全入力チャネル数よ
りも比較的に小さいときにも、充分なフィードバック電
流を発生して判定レンジのシフトを実現し、高い分解能
で正確な最大値または最小値の判定を可能とすることが
できる。

【００３８】また、請求項２の発明に従えば、前記フィ
ードバック電流発生回路を備える各基本回路の後段に、
前記第１〜第５のトランジスタから成る、すなわち該基
本回路にフィードバック電流発生回路が設けられていな
い構成で実現される回路が、判定回路としてそれぞれ設
けられている。

【００３９】したがって、最大値判定すべき出力または
最小値判定すべき出力が多数存在しても、それらの出力
電圧が出力チャネル数に対応して分圧されてしまうよう
なことはなく、一方レベルまたは他方レベルの出力電圧
を正確に出力することが可能となる。

【００４０】

【実施例】本発明の一実施例について、図１に基づいて
説明すれば、以下のとおりである。

【００４１】図１は、本発明の一実施例の最大入力検出
回路２１の電気回路図である。この最大入力検出回路２
１は、複数ｊ（ｊ＝１，２，…，ｎ）チャネルのアナロ
グ入力電圧Ｖｉｊに個別的に対応した基本回路Ｃ１〜Ｃ
ｎを備えている。

【００４２】基本回路Ｃ１は、ＭＯＳから成る５つの電
界効果トランジスタＱ１〜Ｑ５を有する検出部３１と、
４つの電界効果トランジスタＱ６〜Ｑ９を有するフィー
ドバック電流発生回路３２とを備えて構成されている。
前記検出部３１において、前記入力電圧Ｖｉ１はＮ型の
トランジスタＱ１のゲートに入力されており、このトラ
ンジスタＱ１のドレインはＰ型のトランジスタＱ２のド
レインおよびゲートに接続されている。

【００４３】トランジスタＱ２のソースは、ハイレベル
Ｖｄｄである一方の電源ライン２２に接続されている。
このトランジスタＱ２に対応して、同様のＰ型のトラン
ジスタＱ３が設けられており、これらトランジスタＱ
２，Ｑ３はカレントミラー回路を構成する。トランジス
タＱ３のゲートは前記トランジスタＱ２のゲートととも
にトランジスタＱ１のドレインに接続されており、また
ソースは前記電源ライン２２に接続され、ドレインはＮ
型のトランジスタＱ４のドレインに接続されている。

【００４４】トランジスタＱ４のゲートには予め定める
基準電圧Ｖｂ２が印加されており、またソースは接地レ
ベルである他方の電源ライン２３に接続されている。こ
れらトランジスタＱ３，Ｑ４の接続点２４からは、該ト
ランジスタＱ３，Ｑ４のインピーダンスに応じた出力電
圧Ｖｏ１が出力される。また、前記トランジスタＱ１の
ソースはＮ型のトランジスタＱ５のドレインに接続され
ており、このトランジスタＱ５のソースは前記電源ライ
ン２３に接続され、ゲートには予め定める基準電圧Ｖｂ
１が印加されている。

【００４５】前記接続点２４からの出力電圧Ｖｏ１はま
た、フィードバック電流発生回路３２に入力され、Ｎ型
のトランジスタＱ７のゲートに入力される。このトラン
ジスタＱ７のソースは、Ｎ型のトランジスタＱ６を介し
て前記電源ライン２３に接続される。トランジスタＱ６
のゲートには予め定める基準電圧Ｖｂ３が印加されてお
り、したがって、該トランジスタＱ６を流れるバイアス
電流Ｉ６は前記基準電圧Ｖｂ３によって規定された一定
値となる。

【００４６】前記トランジスタＱ７のドレインは、Ｐ型
のトランジスタＱ８を介して電源ライン２２に接続され
ている。このトランジスタＱ８と対を成すトランジスタ
Ｑ９が設けられており、これらトランジスタＱ８，Ｑ９
はカレントミラー回路を構成し、トランジスタＱ９は前
記トランジスタＱ７に流れる電流に対応したフィードバ
ック電流ＩＦを前記トランジスタＱ１とトランジスタＱ
５との接続点２５に正帰還する。

【００４７】残余の基本回路Ｃ２〜Ｃｎも前記基本回路
Ｃ１と同様に構成されており、各基本回路Ｃ１〜Ｃｎに
おける接続点２５は接線ＣＭ１によって相互に同電位に
保たれている。また、トランジスタＱ７とトランジスタ
Ｑ６との接続点２６は、接線ＣＭ２によって各基本回路
Ｃｊ間で相互に同電位に保持される。

【００４８】本発明の最大入力検出回路２１では、上述
のような入力チャネル数ｎに対応した数の基本回路Ｃ１
〜Ｃｎとともに、これらの基本回路Ｃ１〜Ｃｎに共通
に、前記トランジスタＱ６のバイアス電流Ｉ６を供給す
るためのＮ型のトランジスタＱ１０が設けられている。
このトランジスタＱ１０のゲートおよびドレインは前記
ハイレベルＶｄｄの電源ライン２２に接続され、ソース
はトランジスタＱ６のドレイン、すなわち接線ＣＭ２に
接続されている。各トランジスタＱ１〜Ｑ１０は、飽和
領域で動作する。

【００４９】上述のように構成された最大入力検出回路
２１において、まず検出部３１の動作を詳述する。各ト
ランジスタＱ５を流れるバイアス電流Ｉ５は基準電圧Ｖ
ｂ１によって前述のように規定されており、したがって
各トランジスタＱ１は、各トランジスタＱ５が接線ＣＭ
１で並列接続されていることから、各トランジスタＱ９
からのすべてのフィードバック電流ＩＦと、各トランジ
スタＱ５を流れる電流Ｉ５の総和ｎ・Ｉ５とに対応した
値となる該トランジスタＱ１のソース電圧と、入力電圧
Ｖｉｊとの差に対応した電流Ｉ１を通過させる。

【００５０】これによって、電流Ｉ３が流れるトランジ
スタＱ３のインピーダンスと、前記基準電圧Ｖｂ２によ
って規定される電流Ｉ４が流れるトランジスタＱ４のイ
ンピーダンスとの差に対応した電圧が、接続点２４から
出力電圧Ｖｏｊとして出力されるとともに、トランジス
タＱ７のゲートに入力される。また、これによってトラ
ンジスタＱ７は、相互に並列接続されている各トランジ
スタＱ６において前記バイアス電圧Ｖｂ３によって規定
される電流Ｉ６の総和ｎ・Ｉ６と、前記トランジスタＱ
１０を流れる電流Ｉ１０とに対応した該トランジスタＱ
７のソース電圧と、入力される前記出力電圧Ｖｏｊとの
差に対応した電流Ｉ７をトランジスタＱ８から引込み、
トランジスタＱ９を介して前記接続点２５にフィードバ
ック電流ＩＦとして正帰還する。

【００５１】すなわち、前記図５で示すように、出力電
圧Ｖｏｊは、電流Ｉ１が、電流Ｉａ以下であるときには
Ｖｄｄ／３以下のローレベルとなり、前記電流Ｉａより
大きく電流Ｉｂ未満であるときには該電流Ｉ１に対応し
てＶｄｄ／３〜２・Ｖｄｄ／３の範囲で変化し、電流Ｉ
ｂ以上であるときには２・Ｖｄｄ／３以上のハイレベル
となる。

【００５２】ここで、前記電流Ｉａ，Ｉｂは、前記基準
電圧Ｖｂ２によって定められるトランジスタＱ４を流れ
る参照用のバイアス電流をＩ４とし、トランジスタＱ
２，Ｑ３のゲート幅／ゲート長の比をｒ(2，3)とすると
き、それぞれｒ(2，3)・Ｉ４−ΔＩａ，ｒ(2，3)・Ｉ４
＋ΔＩｂで表すことができる。

【００５３】また、フィードバック電流発生回路３２
は、前述のように前記出力電圧Ｖｏｊが接線ＣＭ２の電
圧にＭＯＳＦＥＴの導通に要する閾値電圧Ｖｔｈを加算
した電圧よりも高くなる程、前記接続点２５に大きなフ
ィードバック電流ＩＦを正帰還する。したがって、出力
電圧Ｖｏｊが高くなる程、トランジスタＱ１を流れる電
流Ｉ１、すなわちトランジスタＱ３を流れる電流Ｉ３が
減少し、出力電圧Ｖｏｊが接線ＣＭ２の電圧に前記閾値
電圧Ｖｔｈを加算した電圧よりも低くなると、トランジ
スタＱ７はＯＦＦとなって、トランジスタＱ６の前記バ
イアス電流Ｉ６はトランジスタＱ１０から供給される。
このような動作が、入力電圧Ｖｉｊの小さいチャネルの
基本回路から行われ、前記判定レンジが最大入力付近に
シフトして、最終的に最大入力の基本回路のみが出力電
圧Ｖｏｊにハイレベルを出力し、最大値の選択が行われ
る。

【００５４】本発明ではさらに、バイアス電流Ｉ６を供
給するトランジスタＱ１０を、各基本回路Ｃ１〜Ｃｎに
対して共通に単一個だけ設けている。したがって、必要
となるバイアス電流ｎ・Ｉ６のうち、トランジスタＱ１
０を流れる電流Ｉ１０は入力チャネル数ｎに無関係とな
り、フィードバック電流ＩＦは、前記式２から、ＩＦ＝ｒ(9，8)・ｎ・Ｉ６・｛ｋ／（ｋ＋ｒ(10,7)）｝ …（４）となる。ただし、ｋは相互にほぼレベルの等しい最大入
力のチャネル数であり、ｒ(9，8)はカレントミラー回路
を構成するトランジスタＱ９とトランジスタＱ８とのゲ
ート幅／ゲート長の比であり、ｒ(10,7)はトランジスタ
Ｑ１０とトランジスタＱ７とのゲート幅／ゲート長の比
である。

【００５５】したがって、常に充分なフィードバック電
流ＩＦを確保するためには、前記式３で示すように、出
力電圧Ｖｏｊがローレベルとなるｎ−ｋチャネル分のバ
イアス電流Ｉ５を供給するための電流をＩＦａとすると
き、ＩＦ＞ＩＦａとなることが必要である。ところが、
フィードバック電流ＩＦａは前記式３からチャネル数ｋ
の増加に対して減少する関数であり、フィードバック電
流ＩＦは前記式４からチャネル数ｋの増加に対して増加
する関数である。したがって、ｋ＝２においてＩＦ＞Ｉ
Ｆａとなっていればよい。そこで前記式４にｋ＝２を代
入して、ｒ(9，8)・ｎ・Ｉ６・｛２／（２＋ｒ(10,7)）｝＞（ｎ−２）・Ｉ５…（５）が得られ、したがって、ｒ(9，8)・Ｉ６・｛２／（２＋ｒ(10,7)）｝＞Ｉ５ …（６）を満足していれば、全入力チャネル数ｎがｎ≧２に対し
て、前記式５を満足してＩＦ＞ＩＦａとすることができ
る。この式６を満足するように前記各パラメータＩ５，
Ｉ６，ｒ(9，8)，ｒ(10,7)を設定することによって、充
分なフィードバック電流ＩＦを得ることができ、前記図
６（ｂ）で示すように判定レンジをシフトして、分解能
を向上することができる。

【００５６】たとえば、具体的には、Ｉ５：Ｉ６＝２：
１とし、ｒ(9，8)＝４とすると、前記式６からｒ(10,7)
＜２を求めることができる。これらの各条件を満足する
ように、前記各トランジスタＱ１〜Ｑ１０および基準電
圧Ｖｂ１，Ｖｂ２，Ｖｂ３を発生させるための基準電圧
源などを設計すればよい。

【００５７】このように本発明では、各基本回路Ｃｊの
トランジスタＱ６のバイアス電流Ｉ６を供給するための
バイパス用のトランジスタＱ１０を、各基本回路Ｃｊに
共通に単一個だけ設け、かつ各トランジスタＱ１〜Ｑ１
０の構造などを上述の条件を満足するように設定するの
で、フィードバック電流ＩＦの基になる電流Ｉ６は、前
記第１のトランジスタＱ１のための基準電圧を発生させ
るために必要となる電流Ｉ５を充分に満足することにな
る。

【００５８】したがって、最大入力チャネル数ｋが小さ
くても、判定レンジをシフトすることができる充分なフ
ィードバック電流ＩＦを得ることができ、大小判定の分
解能を向上することができる。また、全入力チャネル数
ｎの変化に対しても、トランジスタＱ１０の設計を変更
する必要が無く、高い汎用性を得ることができるととも
に、既存の設計ルールで対応することができる。

【００５９】また、各入力チャネルｊ毎に、第１段目の
基本回路の出力を第２段目の基本回路の入力に与え、さ
らに第２段目の基本回路の出力を第３段目の基本回路の
入力に与えるというように、基本回路を多段に設けてお
くと、小信号に対する増幅率は、その段数のべき乗、す
なわちたとえば３段構成であるときには、１段当りの増
幅率をＡとすると、Ａ³で向上し、分解能を向上するこ
とができる。

【００６０】ところが上述の最大入力検出回路２１で
は、特定の入力条件では出力が正確に大小の判定結果を
表すことができないことがある。すなわち、最大入力が
相互に近接したレベルで多数存在する場合には、正確に
はそれら最大入力のすべてに対応する出力電圧がハイレ
ベルとなるべきであるのに対して、最大入力チャネル数
ｋが増加するに従って、出力電圧がハイレベル、たとえ
ば３Ｖから徐々に低下してゆくという問題がある。この
ような問題は、前述のように各基本回路Ｃｊを多段接続
した構成であっても解決することができない。

【００６１】本発明の他の実施例について、図２に基づ
いて説明すれば、以下のとおりである。

【００６２】図２は、上述のような問題点を解決するこ
とができる本発明の他の実施例の最大入力検出回路４１
の電気回路図である。この図２において、前述の図１の
構成に類似し、対応する部分には同一の参照符号を付
し、その説明を省略する。注目すべきはこの実施例で
は、各基本回路Ｃｊの後段に、それぞれ各基本回路Ｃｊ
の出力電圧Ｖｏｊが、後述するように共通に定められる
基準電圧より高いかまたは低いかをレベル弁別して、そ
の判定結果に従うハイレベルまたはローレベルのいずれ
かの出力電圧Ｖａｊを出力する判定回路Ｄｊがそれぞれ
設けられていることである。

【００６３】各判定回路Ｄｊは、トランジスタＱ１１〜
Ｑ１５を有し、前記トランジスタＱ１〜Ｑ5 から成る検
出部３１と同様に構成されている。前段の基本回路Ｃｊ
からの出力電圧ＶｏｊはトランジスタＱ１１のゲートに
入力され、またトランジスタＱ１３，Ｑ１４の接続点４
４からは判定結果を表す前記出力電圧Ｖａｊが出力され
る。

【００６４】トランジスタＱ１１とトランジスタＱ１５
との接続点４５は、各判定回路Ｄｊ間で接線ＣＭ１１に
よって相互に接続されており、各トランジスタＱ１１に
は前記共通の基準電圧が与えられる。また、トランジス
タＱ１５のゲートには予め定める基準電圧Ｖｂ１１が印
加されており、これによって該トランジスタＱ１５を流
れるバイアス電流Ｉ１５が規定される。同様に、トラン
ジスタＱ１４のゲートには予め定める基準電圧Ｖｂ１２
が印加されており、これによって該トランジスタＱ１４
を流れるバイアス電流Ｉ１４が規定される。

【００６５】したがって、この判定回路Ｄｊは、前記基
本回路Ｃｊにおけるフィードバック電流発生回路３２を
削除した、フィードバックを行わない最大入力検出回路
と考えることができる。

【００６６】上述のように構成された最大入力検出回路
４１において、最大入力であるチャネル数をｋとし、そ
の最大入力に対応した基本回路の出力電圧をＶｏとし、
残余のｎ−ｋチャネルの入力および出力をローレベルの
０Ｖとすると、電流保存の法則から、接線ＣＭ２から各
トランジスタＱ６へ流込む電流の総和ｎ・Ｉ６は、該接
線ＣＭ２にトランジスタＱ１０から流込む電流Ｉ１０
と、各トランジスタＱ７から流込む電流Ｉ７の総和とに
等しい、すなわち、ｎ・Ｉ６＝Ｋｒ・（Ｖｄｄ−Ｖｃｍ２−Ｖｔｈ１）² ＋ｋ・Ｋｆ・（Ｖｏ−Ｖｃｍ２−Ｖｔｈ１）² ＝ｒ(10,7)・Ｋｆ・（Ｖｄｄ−Ｖｃｍ２−Ｖｔｈ１）² ＋ｋ・Ｋｆ・（Ｖｏ−Ｖｃｍ２−Ｖｔｈ１）² …（７）で表すことができる。ただし、Ｋｒ，Ｋｆは、それぞれ
トランジスタＱ１０、Ｑ７の形状によって決定される定
数であり、Ｋｒ＝ｒ(10,7)・Ｋｆである。また、Ｖｃｍ
２は接線ＣＭ２の電圧であり、Ｖｔｈ１はこれらトラン
ジスタＱ１０，Ｑ７が導通することができるゲート−ソ
ース間の閾値電圧である。

【００６７】一方、前記式７における電流Ｉ７の総和の
項にトランジスタＱ９とトランジスタＱ８とのゲート幅
／ゲート長の比であるｒ(9，8)を乗算した値は、前記式
３で示すフィードバック電流ＩＦａにほぼ等しく、した
がって、ｒ(9，8)・ｋ・Ｋｆ・（Ｖｏ−Ｖｃｍ２−Ｖｔｈ１）²＝（ｎ−ｋ）・Ｉ５ …（８）が求められる。したがって、前記式７およびこの式８か
ら、ｒ(9，8)・｛ｎ・Ｉ６−ｒ(10,7)・Ｋｆ・（Ｖｄｄ−Ｖｃｍ２−Ｖｔｈ１）²｝＝（ｎ−ｋ）・Ｉ５ゆえに、ｎ・Ｉ６−ｒ(10,7)・Ｋｆ・（Ｖｄｄ−Ｖｃｍ２−Ｖｔｈ１）² ＝（ｎ−ｋ）・Ｉ５／ｒ(9，8) ゆえに、Ｖｃｍ２＋Ｖｔｈ１＝Ｖｄｄ −｛（ｎ・Ｉ６−（ｎ−ｋ）・Ｉ５／ｒ(9，8)）／（ｒ(10,7)・Ｋｆ）｝^1/2 …（９）が求められる。また前記式８から、Ｖｏ−Ｖｃｍ２−Ｖｔｈ１＝｛（ｎ−ｋ）・Ｉ５／（ｒ(9，8)・ｋ・Ｋｆ）｝^1/2 …（１０）であり、したがって、式９および式１０から、Ｖｏ＝Ｖｄｄ＋｛（ｎ−ｋ）・Ｉ５／（ｒ(9，8)・ｋ・Ｋｆ）｝^1/2 −｛（ｎ・Ｉ６−（ｎ−ｋ）・Ｉ５／ｒ(9，8)）／（ｒ(10,7)・Ｋｆ）｝^1/2 …（１１）となる。

【００６８】したがって、この式１１において第２項お
よび第３項は最大入力チャネル数ｋの増加に対して単調
に減少する関数であり、各基本回路Ｃｊからの出力電圧
Ｖｏｊは最大入力チャネル数ｋの増加に伴って低下して
ゆくことが理解される。

【００６９】これに対して、各判定回路Ｄｊにおいて出
力電圧Ｖａｊがハイレベルとなる条件は、トランジスタ
Ｑ１１への入力電圧Ｖｉが、接続点４４の電圧が前記第
５図から２・Ｖｄｄ／３より大きくなるような電流Ｉ１
１を該トランジスタＱ１１が通過させることのできる電
圧以上となることである。

【００７０】一方、トランジスタＱ１１を流れる電流Ｉ
１１は、Ｋ１を該トランジスタＱ１１の形状によって決
定される定数とし、Ｖｉを前段の各基本回路Ｃｊからの
入力電圧とし、Ｖｃｍ１１を接線ＣＭ１１の電圧とし、
Ｖｔｈｎを該トランジスタＱ１１が導通することのでき
るゲート−ソース間の閾値電圧とするとき、前記式１を
参照して、Ｉ１１＝Ｋ１・（Ｖｉ−Ｖｃｍ１１−Ｖｔｈｎ）² …（１２）で表される。

【００７１】また、ｒ(5，1)をトランジスタＱ１５とト
ランジスタＱ１１とのゲート幅／ゲート長の比とし、Ｖ
ｂ１１をトランジスタＱ１５のゲートに印加される基準
電圧とし、Ｖｔｈｎを該トランジスタＱ１５が導通する
ためのゲート−ソース間の閾値電圧とするとき、トラン
ジスタＱ１５を流れるバイアス電流Ｉ１５は、Ｉ１５＝ｒ(5，1)・Ｋ１・（Ｖｂ１１−Ｖｔｈｎ）² …（１３）で表される。

【００７２】ここで、バイアス電流Ｉ１５を通過させる
トランジスタＱ１５が飽和領域にあるためには、前記式
１３から、Ｖｃｍ１１≧Ｖｂ１１−Ｖｔｈｎ＝｛Ｉ１５／（ｒ(5，1)・Ｋ１）｝^1/2 …（１４）となる必要がある。したがって前記式１２から、Ｖｉ＝（Ｉ１１／Ｋ１）^1/2＋Ｖｃｍ１１＋Ｖｔｈｎ ≧（Ｉ１１／Ｋ１）^1/2＋｛Ｉ１５／（ｒ(5，1)・Ｋ１）｝^1/2 ＋Ｖｔｈｎ …（１５）が得られる。

【００７３】また、各判定回路Ｄｊの出力電圧Ｖａｊが
ハイレベルとなる条件は、前記図５から、Ｉ１１≧ｒ
(2，3)・Ｉ１４＋ΔＩｂであり、したがって、Ｖｉ≧｛（ｒ(2，3)・Ｉ１４＋ΔＩｂ）／Ｋ１｝^1/2 ＋｛Ｉ１５／（ｒ(5，1)・Ｋ１）｝^1/2＋Ｖｔｈｎ …（１６）の条件を求めることができる。ただし、ｒ(2，3)はトラ
ンジスタＱ１２とトランジスタＱ１３とのゲート幅／ゲ
ート長の比であり、Ｉ１４は基準電圧Ｖｂ１２によって
決定されるトランジスタＱ１４を流れるバイアス電流で
ある。

【００７４】したがって、最大入力チャネル数ｋが増加
して前段の基本回路Ｃｊからの出力電圧Ｖｏｊのレベル
が低下しても、その出力電圧Ｖｏｊが前記式１６を満足
していると、判定回路Ｄｊからの出力電圧Ｖａｊをハイ
レベルにすることができる。

【００７５】具体的には、たとえばＶｄｄ＝３Ｖ、Ｖｔ
ｈｎ＝０．７Ｖ、Ｉ５：Ｉ４：Ｉ６＝２：２：１、ｒ
(2，3)＝１、ｒ(5，1)＝１、ｒ(9，8)＝４、Ｉ６／Ｋｆ
＝１／２０、Ｉ５／Ｋ１＝１／１０およびΔＩｂ／Ｋ１
＝１／８０とすると、前記式１１から、Ｖｏｊ＝３＋｛（ｎ−ｋ）・２／（４・２０・ｋ）｝^1/2 −｛（ｎ／２０−（ｎ−ｋ）・２／（４・２０））／ｒ(10,7)｝^1/2 ＝３＋｛（ｎ−ｋ）／（４０・ｋ）｝^1/2 −｛（ｎ＋ｋ）／（４０・ｒ(10,7)）｝^1/2 となる。さらに、前述のような各パラメータを前記式６
に代入して得られる条件ｒ(10,7)＜２を満足するよう
に、たとえばｒ(10,7)＝１／２とすると、Ｖｏｊ＝３＋｛（ｎ−ｋ）／（４０・ｋ）｝^1/2｛（ｎ＋ｋ）／２０｝^1/2 が得られる。

【００７６】したがって、たとえば全入力チャネル数ｎ
＝６４とすると、Ｖｏｊ＝３＋｛（６４−ｋ）／（４０・ｋ）｝^1/2-{(64
+k)/20}^1/2 となり、最大入力チャネル数ｋを変化させた場合の各基
本回路Ｃｊの出力電圧Ｖｏｊは、表１のようになる。

【００７７】

【表１】

【００７８】ここで、前記式１６に前記各パラメータを
代入すると、Ｖｉ≧（１／１０＋１／８０）^1/2＋（１／１０）^1/2＋０．７＝０．３３５＋０．３１６＋０．７＝１．３５１（Ｖ）となる。

【００７９】したがって、前述のように設定した各パラ
メータでは、前記表１から、最大入力チャネル数ｋが１
２以下であれば、最大入力に対応したチャネルの出力電
圧Ｖａｊを、ハイレベルに保持することが可能となる。
また、一般に、画像処理などにおける最大入力判定で
は、前記ｎ＝６４に対して、ｋ＝１０程度となることが
知られており、したがってこのように全入力チャネル数
ｎと予想される最大入力チャネル数ｋとに対応して、各
判定回路Ｄｊからハイレベルの判定結果を出力可能とす
るように各パラメータを設定することによって、正確な
判定結果を出力することができる。

【００８０】この点、前述のように基本回路Ｃｊを各入
力チャネル毎に多段に接続しても、前記表１で示すよう
に最大入力チャネル数ｋが大きくなる程、出力電圧Ｖｏ
は低下してゆき、ハイレベルである２・Ｖｄｄ／３であ
る２Ｖ以上とならず、ハイレベルとローレベルとの中間
的な値になるのに対して、本発明の最大入力検出回路４
１では、上述のようにしてこのような不具合を解消する
ことができる。

【００８１】また、前記各基本回路Ｃｊを多段に接続す
る場合に比べて、本発明では、１段当り、トランジスタ
Ｑ６〜Ｑ９の４個に、全入力チャネル数ｎを乗算し、ト
ランジスタＱ１０の１個をプラスした４ｎ＋１個だけ削
減することができ、回路構成を簡略化することができる
とともに、電力消費を低減することができる。

【００８２】本発明のさらに他の実施例について、図３
に基づいて説明すれば以下のとおりである。

【００８３】図３は、本発明のさらに他の実施例の最小
入力検出回路５１の電気回路図である。この最小入力検
出回路５１は前述の最大入力検出回路４１に類似した構
成を有しており、ただしトランジスタの導電形式はすべ
て逆極性となっている。

【００８４】すなわち、最大入力検出回路４１において
Ｎ型のＭＯＳＦＥＴから成るトランジスタＱ１，Ｑ４，
Ｑ５，Ｑ６，Ｑ７，Ｑ１０，Ｑ１１，Ｑ１４，Ｑ１５
が、それぞれこの最小入力検出回路５１ではＰ型のＭＯ
ＳＦＥＴによって構成され、したがってこの最小入力検
出回路５１では、前記最大入力検出回路４１における対
応するトランジスタの参照符号に添字ａを付して示す。
また同様に、最大入力検出回路４１におけるＰ型のＭＯ
ＳＦＥＴから成るトランジスタＱ２，Ｑ３，Ｑ８，Ｑ
９，Ｑ１２，Ｑ１３は、この最小入力検出回路５１では
Ｎ型のＭＯＳＦＥＴから成り、同一の参照符号に添字ａ
を付して示す。その他、対応する部分には、同一の参照
符号または添字ａを付した参照符号を付して示す。

【００８５】したがって、各トランジスタＱ１ａ〜Ｑ１
５ａは、前述の各トランジスタＱ１〜Ｑ１５とは、入力
電圧Ｖｉｊに対して反対の動作を行い、出力電圧Ｖａｊ
には、入力電圧Ｖｉｊが最小値入力となるチャネルだけ
が前記Ｖｄｄ／３以下のローレベルの出力が導出され
る。このように前記最大入力検出回路４１におけるトラ
ンジスタＱ１〜Ｑ１５の導電形式および基準電圧Ｖｂ
１，Ｖｂ２，Ｖｂ３，Ｖｂ１１，Ｖｂ１２を変更するこ
とによって、最小入力を判定する回路を実現することが
できる。

【００８６】

【発明の効果】請求項１の発明に係る入力判定回路は、
以上のように、複数チャネルのアナログ入力信号から、
アナログ／デジタル変換器を用いることのない簡便な構
成で、最大値または最小値であるチャネルを直接判定す
るようにした入力判定回路において、各入力チャネル毎
に、入力電圧を、該入力電圧に対応して定められる基準
電圧と比較して大小判定を行う基本回路に、該基本回路
の判定レンジをシフトするためのフィードバック電流発
生回路を設けるとともに、たとえば該入力判定回路が最
大値検出のための回路であるときには、入力電圧がハイ
レベルとなる程、前記フィードバック電流を大きくする
第７のトランジスタに対応して、入力電圧が小さいとき
にこの第７のトランジスタをバイパスして第６のトラン
ジスタにバイアス電流を供給する第１０のトランジスタ
を各基本回路に共通に設ける。

【００８７】それゆえ、最大値付近の入力チャネル数が
少なくても、前記第７のトランジスタを流れる電流によ
って発生されるフィードバック電流を充分得ることがで
き、大小判定のための判定レンジを入力電圧に対応して
シフトして、複数の入力電圧から最大値または最小値を
正確に判定することができる。

【００８８】また、請求項２の発明に係る入力判定回路
は、以上のように、フィードバック電流発生回路を備え
る各基本回路の後段に、該基本回路に前記フィードバッ
ク電流発生回路を設けていない構成で実現される判定回
路をそれぞれ設ける。

【００８９】それゆえ、最大値または最小値として判定
すべき出力が多数存在しても、それらの出力電圧が出力
チャネル数に対応して分圧されてしまうようなことはな
く、一方レベルまたは他方レベルの出力電圧を正確に出
力することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の最大入力検出回路の電気回
路図である。

【図２】本発明の他の実施例の最大入力検出回路の電気
回路図である。

【図３】本発明のさらに他の実施例の最大入力検出回路
の電気回路図である。

【図４】典型的な従来技術の最大入力検出回路の電気回
路図である。

【図５】前記各最大入力検出回路における基本回路の動
作を説明するためのグラフである。

【図６】前記基本回路によって発生する問題点およびそ
れを解決することができるフィードバック電流発生回路
の動作を説明するためのグラフである。

【図７】他の従来技術の最大入力検出回路の電気回路図
である。

【符号の説明】

２１最大入力検出回路２２電源ライン２３電源ライン３１検出部３２フィードバック電流発生回路４１最大入力検出回路５１最小入力検出回路Ｃｊ基本回路Ｃａｊ基本回路Ｄｊ判定回路Ｄａｊ判定回路Ｑ１〜１５トランジスタＱ１ａ〜Ｑ１５ａトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者松井裕文大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 3/353 H03K 3/0233 H03K 17/00 H03K 17/30

Claims

(57)【特許請求の範囲】

【請求項１】入力電圧に対応して定められる基準電圧に
対する入力電圧の差に対応した電流を通過させる第１の
トランジスタと、前記第１のトランジスタと一方の電源
ラインとの間に介在される第２のトランジスタと、前記
一方の電源ラインに接続され、第２のトランジスタと対
を成してカレントミラー回路を構成する第３のトランジ
スタと、前記第３のトランジスタと他方の電源ラインと
の間に介在され、予め定める電流を通過させる第４のト
ランジスタと、前記第１のトランジスタと他方の電源ラ
インとの間に介在され、予め定める電流を通過させる第
５のトランジスタとを含む複数の基本回路が、前記第１
のトランジスタと第５のトランジスタとの接続点が同電
位となるように相互に並列に接続されて構成され、第３
のトランジスタと第４のトランジスタとの接続点から出
力される各基本回路からの出力によって、各基本回路へ
の入力のうち、いずれの入力が最も大きいか、または最
も小さいかを判定するようにした入力判定回路におい
て、前記各基本回路は、他方の電源ラインに接続され、予め
定める電流を通過させる第６のトランジスタと、前記第
６のトランジスタに接続され、該第６のトランジスタの
端子電圧に対する前記出力の差に対応した電流を通過さ
せる第７のトランジスタと、前記第７のトランジスタと
一方の電源ラインとの間に介在される第８のトランジス
タと、一方の電源ラインに接続され、前記第８のトラン
ジスタと対を成してカレントミラー回路を構成し、前記
第１のトランジスタと第５のトランジスタとの接続点に
前記基準電圧を変化させるためのフィードバック電流を
供給する第９のトランジスタとを備えるフィードバック
電流発生回路を有し、さらに前記一方の電源ラインと各基本回路の第６のトラ
ンジスタとの間に共通に介在され、第６のトランジスタ
に、該第６のトランジスタの端子電圧に対応した電流を
バイパスして通過させる第１０のトランジスタを備え、前記第９のトランジスタと第８のトランジスタとのゲー
ト幅／ゲート長の比をｒ(9，8)とし、前記第１０のトラ
ンジスタと第７のトランジスタとのゲート幅／ゲート長
の比をｒ(10,7)とし、第５および第６のトランジスタを
流れる電流をそれぞれＩ５，Ｉ６とするとき、ｒ(9，8)・Ｉ６・｛２／（２＋ｒ(10,7)）｝＞Ｉ５を満足するように、前記各パラメータＩ５，Ｉ６，ｒ
(9，8)，ｒ(10,7)を設定することを特徴とする入力判定
回路。
【請求項２】前記各基本回路の後段に、前記第１〜第５
のトランジスタから成る判定回路をそれぞれ設け、該判
定回路は基本回路の出力をレベル弁別して出力すること
を特徴とする請求項１記載の入力判定回路。