JP2558027B2 - ヒステリシス回路 - Google Patents
ヒステリシス回路Info
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- JP2558027B2 JP2558027B2 JP3303866A JP30386691A JP2558027B2 JP 2558027 B2 JP2558027 B2 JP 2558027B2 JP 3303866 A JP3303866 A JP 3303866A JP 30386691 A JP30386691 A JP 30386691A JP 2558027 B2 JP2558027 B2 JP 2558027B2
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- resistance
- input
- resistor
- current
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、一般にヒステリシス
回路に関し、得に、ＣＭＯＳ技術により容易に実現する
ことができ、且つ受信機に使用される回路に関する。
回路に関し、得に、ＣＭＯＳ技術により容易に実現する
ことができ、且つ受信機に使用される回路に関する。
【０００２】
【従来の技術】従来の技術には、種々な形式のヒステリ
シス回路構成が多数存在する。これら回路構成は、種々
な形式の電子機器に使用されている。ヒステリシス回路
は、伝送される信号が比較的長い距離を進み、受信信号
にエラーを生ずる可能性のある雑音に影響されやすい、
受信機に使用されている。
シス回路構成が多数存在する。これら回路構成は、種々
な形式の電子機器に使用されている。ヒステリシス回路
は、伝送される信号が比較的長い距離を進み、受信信号
にエラーを生ずる可能性のある雑音に影響されやすい、
受信機に使用されている。
【０００３】伝統的なヒステリシス回路は、基準電圧を
発生する基準電圧発生部と、回路のスイッチ点を制御す
るヒステリシス発生部とから構成されている。ヒステリ
シスは、回路を、入力信号が基準電圧により設定された
レベルに到達するまでアップまたはダウンの状態にして
おく。したがって、受信チャンネル内の雑音により必ず
しも出力が切替えられることはない。従来技術のヒステ
リシス回路の例は次のとおりである。米国特許4,677,31
5、4,535,294、4,616,145、4,110,641、4,233,563、4,3
94,587、4,874,969、4,556,805、3,816,760、ＩＢＭ Ｔ
ＤＢ 4-83（ページ 5782〜83）、およびＩＢＭ ＴＤＢ
3-84（ページ 5117〜18）。
発生する基準電圧発生部と、回路のスイッチ点を制御す
るヒステリシス発生部とから構成されている。ヒステリ
シスは、回路を、入力信号が基準電圧により設定された
レベルに到達するまでアップまたはダウンの状態にして
おく。したがって、受信チャンネル内の雑音により必ず
しも出力が切替えられることはない。従来技術のヒステ
リシス回路の例は次のとおりである。米国特許4,677,31
5、4,535,294、4,616,145、4,110,641、4,233,563、4,3
94,587、4,874,969、4,556,805、3,816,760、ＩＢＭ Ｔ
ＤＢ 4-83（ページ 5782〜83）、およびＩＢＭ ＴＤＢ
3-84（ページ 5117〜18）。
【０００４】従来技術の回路に伴う主な問題点は、それ
らが精密さに欠けており、受信信号がミリボルトの範囲
にある場合に雑音の多い環境で使用するには信頼できな
いということである。これらの回路が精密さに欠けてい
るのはそれらの大部分が、切替えしきい値を設定するの
に比較器出力からの正帰還を利用しているからであると
信じられている。この方法は、電源の変動に非常に敏感
であり、しかも平衡した、差動ヒステリシス信号でない
ため、受入れることができない。他の方法は、比較器の
入力差動装置に故意に不整合を導入する。これでは入力
装置の伝達曲線に電圧の残留偏差が現われる。残留偏差
は、事実上ヒステリシスであるが、プロセスの変化に非
常に敏感である。
らが精密さに欠けており、受信信号がミリボルトの範囲
にある場合に雑音の多い環境で使用するには信頼できな
いということである。これらの回路が精密さに欠けてい
るのはそれらの大部分が、切替えしきい値を設定するの
に比較器出力からの正帰還を利用しているからであると
信じられている。この方法は、電源の変動に非常に敏感
であり、しかも平衡した、差動ヒステリシス信号でない
ため、受入れることができない。他の方法は、比較器の
入力差動装置に故意に不整合を導入する。これでは入力
装置の伝達曲線に電圧の残留偏差が現われる。残留偏差
は、事実上ヒステリシスであるが、プロセスの変化に非
常に敏感である。
【０００５】
【発明が解決しようとする課題】それ故、本発明の主な
目的は、ミリボルト範囲の信号に敏感で、且つ平衡した
差動スイッチ点を有する、非常に正確なヒステリシス回
路を提供することである。
目的は、ミリボルト範囲の信号に敏感で、且つ平衡した
差動スイッチ点を有する、非常に正確なヒステリシス回
路を提供することである。
【０００６】本発明の他の目的は、到来信号には無関係
なヒステリシス基準電圧を発生することである。
なヒステリシス基準電圧を発生することである。
【０００７】本発明の更に他の目的は、プロセスの変動
または電源電圧の変動に全く影響されないＣＭＯＳヒス
テリシス回路を提供することである。
または電源電圧の変動に全く影響されないＣＭＯＳヒス
テリシス回路を提供することである。
【０００８】
【課題を解決するための手段】本発明に従うヒステリシ
ス回路は、電源電位及び基準電位の間に接続され基準電
流を流す基準電流通路を入力側電流通路として有し、そ
して、上記電源電位及び基準電位の間に接続され上記基
準電流に比例した電流を流す第１電流通路、並びに上記
電源電位及び基準電位の間に接続され上記第１電流通路
を流れる電流と等しい電流を流す第２電流通路を出力側
電流通路として有する電流ミラー回路と、上記第１電流
通路は上記電源電位から上記基準電位に向かって直列接
続された少なくとも第１抵抗、第２抵抗、第３抵抗及び
第４抵抗を有し、上記第２電流通路は上記電源電位から
上記基準電位に向かって直列接続された少なくとも第５
抵抗、第６抵抗及び第７抵抗を有し、上記第１抵抗及び
上記第５抵抗は同じ抵抗値を有し、上記第３抵抗の抵抗
値及び上記第４抵抗の抵抗値の和は上記第７抵抗の抵抗
値よりも大きく、そして上記第４抵抗の抵抗値は上記第
７抵抗の抵抗値よりも小さく、上記第１抵抗及び上記第
２抵抗の接続点に一方の外部入力が接続され、上記第５
及び上記第６抵抗の接続点に他方の外部入力が接続さ
れ、第１入力及び第２入力、出力、並びに上記第１入力
及び上記第２入力のいずれか一方を上記出力に選択的に
接続させる制御入力を有し、上記第１入力が上記第２抵
抗及び上記第３抵抗の接続点に接続され、上記第２入力
が上記第３抵抗及び上記第４抵抗の接続点に接続された
スイッチ手段と、一方の入力が上記スイッチ手段の出力
に接続され、他方の入力が上記第６抵抗及び上記第７抵
抗の接続点に接続され、出力が上記スイッチ手段の制御
入力に接続された比較手段とを有する。本発明に従うヒ
ステリシス回路は、電源電位に一方の通電電極が接続さ
れた第１トランジスタ及び該第１トランジスタの他方の
通電電極と基準電位との間に接続された基準抵抗を有し
基準電流を流す入力側電流通路、並びに上記電源電位に
一方の通電電極が接続され上記第１トランジスタの制御
電極に制御電極が接続された第２トランジスタ及び該第
２トランジスタの他方の通電電極に一方の通電電極が接
続され上記基準電位に他方の通電電極が接続された第３
トランジスタを有する出力側電流通路を有する第１電流
ミラー回路と、該第１電流ミラー回路の出力側電流通路
を入力側電流通路として含み、そして上記電源電位及び
上記基準電位の間にそれぞれ接続された第１出力電流通
路及び第２出力電流通路を含む第２電流ミラー回路であ
って、上記第１出力電流通路は上記電源電位から上記基
準電位に向かって直列接続された少なくとも第１抵抗、
第２抵抗、第３抵抗及び第４抵抗、並びに該第４抵抗に
一方の通電電極が接続され、上記基準電位に他方の通電
電極が接続され、そして上記第３トランジスタの制御電
極に制御電極が接続された第４トランジスタを有し、上
記第２出力電流通路は上記電源電位から上記基準電位に
向かって直列接続された少なくとも第５抵抗、第６抵抗
及び第７抵抗、並びに該第７抵抗に一方の通電電極が接
続され、上記基準電位に他方の通電電極が接続され、そ
して上記第３トランジスタの制御電極に制御電極が接続
された第５トランジスタを有し、上記第１抵抗及び上記
第５抵抗は同じ抵抗値を有し、上記第３抵抗の抵抗値及
び上記第４抵抗の抵抗値の和は上記第７抵抗の抵抗値よ
りも大きく、そして上記第４抵抗の抵抗値は上記第７抵
抗の抵抗値よりも小さく、上記第１抵抗及び上記第２抵
抗の接続点に一方の外部入力が接続され、上記第５及び
上記第６抵抗の接続点に他方の外部入力が接続されてい
る上記第２電流ミラー回路と、第１入力及び第２入力、
出力、並びに上記第１入力及び上記第２入力のいずれか
一方を上記出力に選択的に接続させる制御入力を有し、
上記第１入力が上記第２抵抗及び上記第３抵抗の接続点
に接続され、上記第２入力が上記第３抵抗及び上記第４
抵抗の接続点に接続されたスイッチ手段と、一方の入力
が上記スイッチ手段の出力に接続され、他方の入力が上
記第６抵抗及び上記第７抵抗の接続点に接続され、出力
が上記スイッチ手段の制御入力に接続された比較手段と
を有する。
ス回路は、電源電位及び基準電位の間に接続され基準電
流を流す基準電流通路を入力側電流通路として有し、そ
して、上記電源電位及び基準電位の間に接続され上記基
準電流に比例した電流を流す第１電流通路、並びに上記
電源電位及び基準電位の間に接続され上記第１電流通路
を流れる電流と等しい電流を流す第２電流通路を出力側
電流通路として有する電流ミラー回路と、上記第１電流
通路は上記電源電位から上記基準電位に向かって直列接
続された少なくとも第１抵抗、第２抵抗、第３抵抗及び
第４抵抗を有し、上記第２電流通路は上記電源電位から
上記基準電位に向かって直列接続された少なくとも第５
抵抗、第６抵抗及び第７抵抗を有し、上記第１抵抗及び
上記第５抵抗は同じ抵抗値を有し、上記第３抵抗の抵抗
値及び上記第４抵抗の抵抗値の和は上記第７抵抗の抵抗
値よりも大きく、そして上記第４抵抗の抵抗値は上記第
７抵抗の抵抗値よりも小さく、上記第１抵抗及び上記第
２抵抗の接続点に一方の外部入力が接続され、上記第５
及び上記第６抵抗の接続点に他方の外部入力が接続さ
れ、第１入力及び第２入力、出力、並びに上記第１入力
及び上記第２入力のいずれか一方を上記出力に選択的に
接続させる制御入力を有し、上記第１入力が上記第２抵
抗及び上記第３抵抗の接続点に接続され、上記第２入力
が上記第３抵抗及び上記第４抵抗の接続点に接続された
スイッチ手段と、一方の入力が上記スイッチ手段の出力
に接続され、他方の入力が上記第６抵抗及び上記第７抵
抗の接続点に接続され、出力が上記スイッチ手段の制御
入力に接続された比較手段とを有する。本発明に従うヒ
ステリシス回路は、電源電位に一方の通電電極が接続さ
れた第１トランジスタ及び該第１トランジスタの他方の
通電電極と基準電位との間に接続された基準抵抗を有し
基準電流を流す入力側電流通路、並びに上記電源電位に
一方の通電電極が接続され上記第１トランジスタの制御
電極に制御電極が接続された第２トランジスタ及び該第
２トランジスタの他方の通電電極に一方の通電電極が接
続され上記基準電位に他方の通電電極が接続された第３
トランジスタを有する出力側電流通路を有する第１電流
ミラー回路と、該第１電流ミラー回路の出力側電流通路
を入力側電流通路として含み、そして上記電源電位及び
上記基準電位の間にそれぞれ接続された第１出力電流通
路及び第２出力電流通路を含む第２電流ミラー回路であ
って、上記第１出力電流通路は上記電源電位から上記基
準電位に向かって直列接続された少なくとも第１抵抗、
第２抵抗、第３抵抗及び第４抵抗、並びに該第４抵抗に
一方の通電電極が接続され、上記基準電位に他方の通電
電極が接続され、そして上記第３トランジスタの制御電
極に制御電極が接続された第４トランジスタを有し、上
記第２出力電流通路は上記電源電位から上記基準電位に
向かって直列接続された少なくとも第５抵抗、第６抵抗
及び第７抵抗、並びに該第７抵抗に一方の通電電極が接
続され、上記基準電位に他方の通電電極が接続され、そ
して上記第３トランジスタの制御電極に制御電極が接続
された第５トランジスタを有し、上記第１抵抗及び上記
第５抵抗は同じ抵抗値を有し、上記第３抵抗の抵抗値及
び上記第４抵抗の抵抗値の和は上記第７抵抗の抵抗値よ
りも大きく、そして上記第４抵抗の抵抗値は上記第７抵
抗の抵抗値よりも小さく、上記第１抵抗及び上記第２抵
抗の接続点に一方の外部入力が接続され、上記第５及び
上記第６抵抗の接続点に他方の外部入力が接続されてい
る上記第２電流ミラー回路と、第１入力及び第２入力、
出力、並びに上記第１入力及び上記第２入力のいずれか
一方を上記出力に選択的に接続させる制御入力を有し、
上記第１入力が上記第２抵抗及び上記第３抵抗の接続点
に接続され、上記第２入力が上記第３抵抗及び上記第４
抵抗の接続点に接続されたスイッチ手段と、一方の入力
が上記スイッチ手段の出力に接続され、他方の入力が上
記第６抵抗及び上記第７抵抗の接続点に接続され、出力
が上記スイッチ手段の制御入力に接続された比較手段と
を有する。
【０００９】スイッチ手段が上記のように接続されてい
て、スイッチ手段の状態により、正の差電圧または負の
差電圧が比較手段に加えられるようになっている（差電
圧が一方の外部入力（ＩＮＰ）から他方の外部入力（Ｉ
ＮＮ）へは加えられないとする）。スイッチ手段の制御
は、比較手段の出力の正の値がスイッチに正の差電圧を
選択させるように行われる。比較手段の状態を切替える
ためには、正のしきい値（抵抗に接続されて得られる正
の差電圧）より大きい負電圧をＩＮＰおよびＩＮＮに加
えなければならない。比較手段の出力が負の状態にあれ
ば、逆が真である。この場合には、スイッチ手段の状態
は、負の差電圧が比較手段の入力に加えられるようにな
っている（差電圧がＩＮＰおよびＩＮＮには加えられな
いとする）。比較手段の状態を変えるには、負の切替し
きい値より大きい正の電圧が、ＩＮＰからＩＮＮへ必要
である。
て、スイッチ手段の状態により、正の差電圧または負の
差電圧が比較手段に加えられるようになっている（差電
圧が一方の外部入力（ＩＮＰ）から他方の外部入力（Ｉ
ＮＮ）へは加えられないとする）。スイッチ手段の制御
は、比較手段の出力の正の値がスイッチに正の差電圧を
選択させるように行われる。比較手段の状態を切替える
ためには、正のしきい値（抵抗に接続されて得られる正
の差電圧）より大きい負電圧をＩＮＰおよびＩＮＮに加
えなければならない。比較手段の出力が負の状態にあれ
ば、逆が真である。この場合には、スイッチ手段の状態
は、負の差電圧が比較手段の入力に加えられるようにな
っている（差電圧がＩＮＰおよびＩＮＮには加えられな
いとする）。比較手段の状態を変えるには、負の切替し
きい値より大きい正の電圧が、ＩＮＰからＩＮＮへ必要
である。
【００１０】
【実施例】図１は、本発明の教示によるヒステリシス回
路の回路図を示す。回路は、基準電流発生器手段10、電
流ミラー手段12、抵抗器スイッチ手段18の二つの並列バ
ンク14および16、および比較器手段20を備えている。基
準電流発生器手段10は、基準電圧をオンチップ基準抵抗
器ＲＯの両端に生じさせる電圧フォロワを備えている。
基準電圧は、抵抗器のプロセス変化には影響されず、抵
抗器の値に抵抗器を通る電流ＩREFを掛けたものに等し
い。電流（ＩREF）に比例した電流を流す、ＲＯに比例
し且つＲＯと同じ材料から作られた抵抗器を有する抵抗
バンク14および16を使用することにより、精密に制御さ
れた種々な電圧を発生する。これらの電圧は、複数の比
較器の切替しきい値をも設定するのに使用される。これ
ら比較器の一つだけを図１に示してある。好適には、ス
イッチ手段18は、アナログスイッチである。アナログス
イッチ18への入力は、抵抗バンク14のノードＮ４および
Ｎ５に結合されている。比較器手段20の出力は、スイッ
チ18の制御端子（図示せず）に接続され、どの切替しき
い値を使用するかを制御する。正および負のしきい値
（該当するとき）を選択することにより、図１の回路
は、端子ＩＮＰおよびＩＮＮに加わる比較的小さな入力
信号に応答する、平衡した、差動ヒステリシス回路とな
る。この回路の更に詳細な説明を以下に示す。
路の回路図を示す。回路は、基準電流発生器手段10、電
流ミラー手段12、抵抗器スイッチ手段18の二つの並列バ
ンク14および16、および比較器手段20を備えている。基
準電流発生器手段10は、基準電圧をオンチップ基準抵抗
器ＲＯの両端に生じさせる電圧フォロワを備えている。
基準電圧は、抵抗器のプロセス変化には影響されず、抵
抗器の値に抵抗器を通る電流ＩREFを掛けたものに等し
い。電流（ＩREF）に比例した電流を流す、ＲＯに比例
し且つＲＯと同じ材料から作られた抵抗器を有する抵抗
バンク14および16を使用することにより、精密に制御さ
れた種々な電圧を発生する。これらの電圧は、複数の比
較器の切替しきい値をも設定するのに使用される。これ
ら比較器の一つだけを図１に示してある。好適には、ス
イッチ手段18は、アナログスイッチである。アナログス
イッチ18への入力は、抵抗バンク14のノードＮ４および
Ｎ５に結合されている。比較器手段20の出力は、スイッ
チ18の制御端子（図示せず）に接続され、どの切替しき
い値を使用するかを制御する。正および負のしきい値
（該当するとき）を選択することにより、図１の回路
は、端子ＩＮＰおよびＩＮＮに加わる比較的小さな入力
信号に応答する、平衡した、差動ヒステリシス回路とな
る。この回路の更に詳細な説明を以下に示す。
【００１１】なおも図１を参照して、基準電流発生器手
段10は、オペアンプ22（第１段）に続くトランジスタ／
負荷抵抗器（Ｑ１／ＲＯ）（第２段）から成る２段電圧
フォロワから構成されている。導体24は、トランジスタ
／負荷抵抗器のノードＮ９をオペアンプ22の正の入力端
子に接続させている。一定電圧ＶREFがオペアンプ22の
負の端子に加えられる。オペアンプ22の電源端子は、電
源電圧ＶDDおよび大地に接続されている。オペアンプ2
2、ＰチャンネルＦＥＴ装置Ｑ１、および抵抗器ＲＯ
は、負帰還ループを形成している。この負帰還ループ
は、ＲＯにかかる電圧を電圧ＶREFにする。ＲＯの値が
変るにつれて、電流ＩREFの大きさも変り、この変化を
補償する。ＦＥＴ装置Ｑ２のゲート電極は、オペアンプ
22の出力に接続されている。その基板およびソース電極
は、ＶDDに接続されており、そのドレイン電極は、ノー
ドＮ10に接続されている。ＦＥＴ装置Ｑ２は、装置Ｑ１
と同じＰチャンネルＦＥＴであって、同じ電流ＩREFを
通す。ＮチャンネルＦＥＴ装置Ｑ３は、ダイオードとし
て構成されており、ノードＮ10を地電位に接続してい
る。
段10は、オペアンプ22（第１段）に続くトランジスタ／
負荷抵抗器（Ｑ１／ＲＯ）（第２段）から成る２段電圧
フォロワから構成されている。導体24は、トランジスタ
／負荷抵抗器のノードＮ９をオペアンプ22の正の入力端
子に接続させている。一定電圧ＶREFがオペアンプ22の
負の端子に加えられる。オペアンプ22の電源端子は、電
源電圧ＶDDおよび大地に接続されている。オペアンプ2
2、ＰチャンネルＦＥＴ装置Ｑ１、および抵抗器ＲＯ
は、負帰還ループを形成している。この負帰還ループ
は、ＲＯにかかる電圧を電圧ＶREFにする。ＲＯの値が
変るにつれて、電流ＩREFの大きさも変り、この変化を
補償する。ＦＥＴ装置Ｑ２のゲート電極は、オペアンプ
22の出力に接続されている。その基板およびソース電極
は、ＶDDに接続されており、そのドレイン電極は、ノー
ドＮ10に接続されている。ＦＥＴ装置Ｑ２は、装置Ｑ１
と同じＰチャンネルＦＥＴであって、同じ電流ＩREFを
通す。ＮチャンネルＦＥＴ装置Ｑ３は、ダイオードとし
て構成されており、ノードＮ10を地電位に接続してい
る。
【００１２】ＮチャンネルＦＥＴ装置Ｑ４およびＱ５の
ゲートは、ノードＮ10と地電位との間に並列に接続され
ている。装置Ｑ４およびＱ５は、電流ミラー手段12を形
成している。図からわかるとおり、ダイオード接続され
た装置Ｑ３は、Ｑ４およびＱ５を、それらの電流がＩRE
Fの倍数になるようにバイアスしている。換言すれば、
Ｑ４およびＱ５を通る電流は、Ｑ２を通る電流の倍数で
ある。抵抗バンク14は、ＦＥＴ装置Ｑ４をＶDDに接続す
る複数の抵抗器、即ちＲ８（第１抵抗）、Ｒ５（第２抵
抗）、Ｒ３（第３抵抗）及びＲ１（第４抵抗）を備えて
いる。同様に、抵抗バンク16は、抵抗バンク14に並列
で、装置Ｑ５をＶDDに接続する複数の抵抗器、即ちＲ６
（第５抵抗）、Ｒ４（第６抵抗）及びＲ２（第７抵抗）
を備えている。抵抗バンク14は、ノードＮ11で外部入力
端子ＩＮＰに接続されている。同様に、抵抗バンク16
は、ノードＮ12で外部入力ノードＩＮＮに接続されてい
る。ノードＩＮＮおよびノードＩＮＰは、入力信号ＶIN
を受信するように指定されている。
ゲートは、ノードＮ10と地電位との間に並列に接続され
ている。装置Ｑ４およびＱ５は、電流ミラー手段12を形
成している。図からわかるとおり、ダイオード接続され
た装置Ｑ３は、Ｑ４およびＱ５を、それらの電流がＩRE
Fの倍数になるようにバイアスしている。換言すれば、
Ｑ４およびＱ５を通る電流は、Ｑ２を通る電流の倍数で
ある。抵抗バンク14は、ＦＥＴ装置Ｑ４をＶDDに接続す
る複数の抵抗器、即ちＲ８（第１抵抗）、Ｒ５（第２抵
抗）、Ｒ３（第３抵抗）及びＲ１（第４抵抗）を備えて
いる。同様に、抵抗バンク16は、抵抗バンク14に並列
で、装置Ｑ５をＶDDに接続する複数の抵抗器、即ちＲ６
（第５抵抗）、Ｒ４（第６抵抗）及びＲ２（第７抵抗）
を備えている。抵抗バンク14は、ノードＮ11で外部入力
端子ＩＮＰに接続されている。同様に、抵抗バンク16
は、ノードＮ12で外部入力ノードＩＮＮに接続されてい
る。ノードＩＮＮおよびノードＩＮＰは、入力信号ＶIN
を受信するように指定されている。
【００１３】なおも図１を参照して、本発明の好適実施
例では、スイッチ手段18は、入力ノードがノードＮ４お
よびＮ５に接続され、その出力ノードが比較器手段20の
正の入力端子に接続されているアナログスイッチであ
る。比較器手段20の出力は、スイッチの二つの入力ノー
ドのどれを選択するかを制御するよう帰還される。アナ
ログスイッチの一層詳細な説明を以下に示すことにす
る。
例では、スイッチ手段18は、入力ノードがノードＮ４お
よびＮ５に接続され、その出力ノードが比較器手段20の
正の入力端子に接続されているアナログスイッチであ
る。比較器手段20の出力は、スイッチの二つの入力ノー
ドのどれを選択するかを制御するよう帰還される。アナ
ログスイッチの一層詳細な説明を以下に示すことにす
る。
【００１４】比較器手段20の負の端子は、ノードＮ６に
接続されている。説明および図１では、スイッチが、ス
イッチ両端に必要な電圧に依存して、ノードＮ４および
Ｎ５に接続されているように示されているが、それぞれ
の抵抗バンクの別のノードを選択してスイッチを接続す
ることができる。また、抵抗バンクを形成する装置は、
抵抗器である必要はなく、電圧をアナログスイッチに入
力として供給するのに使用することができる他の装置と
することができる。抵抗バンク14および16は、ＲＯと同
じ材料から製作されていること、およびこれら装置の配
置にあたり、抵抗器が１％未満の変動までトラッキング
するように注意を払うことに注目すべきである。それ
故、抵抗バンク14および16の両端の電圧降下は、ＲＯの
両端の電圧の倍数（電流ミラー比と同じ倍数）になる。
接点をそれぞれ抵抗バンク14および16の所要点に設置す
ることになり、所要の差電圧を得ることができる。
接続されている。説明および図１では、スイッチが、ス
イッチ両端に必要な電圧に依存して、ノードＮ４および
Ｎ５に接続されているように示されているが、それぞれ
の抵抗バンクの別のノードを選択してスイッチを接続す
ることができる。また、抵抗バンクを形成する装置は、
抵抗器である必要はなく、電圧をアナログスイッチに入
力として供給するのに使用することができる他の装置と
することができる。抵抗バンク14および16は、ＲＯと同
じ材料から製作されていること、およびこれら装置の配
置にあたり、抵抗器が１％未満の変動までトラッキング
するように注意を払うことに注目すべきである。それ
故、抵抗バンク14および16の両端の電圧降下は、ＲＯの
両端の電圧の倍数（電流ミラー比と同じ倍数）になる。
接点をそれぞれ抵抗バンク14および16の所要点に設置す
ることになり、所要の差電圧を得ることができる。
【００１５】図２は、図１に使用することができるアナ
ログスイッチの回路図を示す。好適には、スイッチは、
ＣＭＯＳ技術により製作されている。スイッチは、図に
示すように接続されているＰＦＥＴ装置およびＮＦＥＴ
装置の対を備えている。スイッチには、スイッチ制御、
ＶDD、ＧＮＤ、スイッチ出力、ＨＹＳＰ、およびＨＹＳ
Ｎと記したノードがある。ノードは、図１の回路の適切
な接触点に接続されている。スイッチの位置は、スイッ
チ制御と記したノードを駆動する帰還信号により制御さ
れる。スイッチへの電力は、それぞれＶDDおよび接地
（ＧＮＤ）と記したノードを通して供給される。図１を
参照すると、スイッチ出力と記したノードが導体により
比較器手段20の正の入力端子に接続されている。同様
に、ノードＨＹＳＰおよびＨＹＳＮは、それぞれの導体
によりノードＮ５およびＮ４に接続されている。最後
に、スイッチ制御と記したノードが、帰還ループを介し
て比較器手段20の出力（Ｖout）に接続されている。
ログスイッチの回路図を示す。好適には、スイッチは、
ＣＭＯＳ技術により製作されている。スイッチは、図に
示すように接続されているＰＦＥＴ装置およびＮＦＥＴ
装置の対を備えている。スイッチには、スイッチ制御、
ＶDD、ＧＮＤ、スイッチ出力、ＨＹＳＰ、およびＨＹＳ
Ｎと記したノードがある。ノードは、図１の回路の適切
な接触点に接続されている。スイッチの位置は、スイッ
チ制御と記したノードを駆動する帰還信号により制御さ
れる。スイッチへの電力は、それぞれＶDDおよび接地
（ＧＮＤ）と記したノードを通して供給される。図１を
参照すると、スイッチ出力と記したノードが導体により
比較器手段20の正の入力端子に接続されている。同様
に、ノードＨＹＳＰおよびＨＹＳＮは、それぞれの導体
によりノードＮ５およびＮ４に接続されている。最後
に、スイッチ制御と記したノードが、帰還ループを介し
て比較器手段20の出力（Ｖout）に接続されている。
【００１６】スイッチの状態は、比較器手段20の出力に
より制御される。接点は、ノードＮ４およびＮ５に設置
され、スイッチの状態により、正の差電圧または負の差
電圧が比較器に加えられるようになっている（ＩＮＰお
よびＩＮＮには差電圧が加えられないと仮定する）。ス
イッチの制御は、比較器出力の正の値がスイッチに正の
差電圧を選択させるように行われる。比較器が状態を切
替えるには、正のしきい値（抵抗器の接点が設置されて
いるため正の差電圧）より大きい負の電圧をＩＮＰから
ＩＮＮに加えなければならない。比較器出力が負の状態
にあれば、逆が真である。この場合には、スイッチの状
態は、負の差電圧が比較器入力に加えられるようになる
（差電圧は、ＩＮＰおよびＩＮＮに加えられない）。比
較器の状態を変えるには、負の切替しきい値より大きい
正の電圧をＩＮＰからＩＮＮに加えることが必要であ
る。回路についておよび回路が如何に接続されているか
について説明したので、今度はその動作について説明す
る。
より制御される。接点は、ノードＮ４およびＮ５に設置
され、スイッチの状態により、正の差電圧または負の差
電圧が比較器に加えられるようになっている（ＩＮＰお
よびＩＮＮには差電圧が加えられないと仮定する）。ス
イッチの制御は、比較器出力の正の値がスイッチに正の
差電圧を選択させるように行われる。比較器が状態を切
替えるには、正のしきい値（抵抗器の接点が設置されて
いるため正の差電圧）より大きい負の電圧をＩＮＰから
ＩＮＮに加えなければならない。比較器出力が負の状態
にあれば、逆が真である。この場合には、スイッチの状
態は、負の差電圧が比較器入力に加えられるようになる
（差電圧は、ＩＮＰおよびＩＮＮに加えられない）。比
較器の状態を変えるには、負の切替しきい値より大きい
正の電圧をＩＮＰからＩＮＮに加えることが必要であ
る。回路についておよび回路が如何に接続されているか
について説明したので、今度はその動作について説明す
る。
【００１７】動作 図１を参照すると、回路は、オペアンプ、抵抗器ＲＯ、
およびＰチャンネルＦＥＴトランジスタＱ１から成る負
帰還ループを示している。帰還ループは、ＲＯの両端の
電圧を強制的に、ＶREFと記したノードにかかる電圧に
等しくする。電流がＲＯに発生するが、これは数学的に ＩREF＝ＶREF／ＲＯ で表わされる。ここでＩREFはＲＯを流れる電流であ
り、ＲＯはオンチップ抵抗器の値であり、ＶREFは精密
電圧である。ＩREFは、トランジスタＱ１により供給さ
れる。Ｑ１およびＱ２は、Ｑ２の負荷であるＱ３と共
に、電流ミラー回路を形成している。ＩREFは、 ＩＱ３＝｛（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１）｝×ＩREF で表わされるＱ３の電流（ＩＱ３）として、Ｑ３を含む
電流通路に流れる。ここでＷおよびＬは、装置Ｑ１およ
びＱ２のそれぞれの長さおよび幅である。電流ＩREF
は、ＤＣ電流であることに注目すべきである。また、Ｉ
Ｑ３は、Ｑ３と関連してＮＦＥＴトランジスタＱ４およ
びＱ５を使用することにより、トランジスタＱ４及びＱ
５をそれぞれ通る電流通路に各々発生される。Ｑ３、Ｑ
４、およびＱ５のこの構成により、ＩREFのどんな倍数
（または約数）をも得ることができる。抵抗バンク14お
よび16に抵抗器を使用することは、ＩREFに基いて倍数
電流電圧を発生する一つの手段に過ぎないことに注目す
べきである。当業者においては、精密倍数電圧を発生す
るのに他の回路要素を同様に良好に利用することができ
る。
およびＰチャンネルＦＥＴトランジスタＱ１から成る負
帰還ループを示している。帰還ループは、ＲＯの両端の
電圧を強制的に、ＶREFと記したノードにかかる電圧に
等しくする。電流がＲＯに発生するが、これは数学的に ＩREF＝ＶREF／ＲＯ で表わされる。ここでＩREFはＲＯを流れる電流であ
り、ＲＯはオンチップ抵抗器の値であり、ＶREFは精密
電圧である。ＩREFは、トランジスタＱ１により供給さ
れる。Ｑ１およびＱ２は、Ｑ２の負荷であるＱ３と共
に、電流ミラー回路を形成している。ＩREFは、 ＩＱ３＝｛（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１）｝×ＩREF で表わされるＱ３の電流（ＩＱ３）として、Ｑ３を含む
電流通路に流れる。ここでＷおよびＬは、装置Ｑ１およ
びＱ２のそれぞれの長さおよび幅である。電流ＩREF
は、ＤＣ電流であることに注目すべきである。また、Ｉ
Ｑ３は、Ｑ３と関連してＮＦＥＴトランジスタＱ４およ
びＱ５を使用することにより、トランジスタＱ４及びＱ
５をそれぞれ通る電流通路に各々発生される。Ｑ３、Ｑ
４、およびＱ５のこの構成により、ＩREFのどんな倍数
（または約数）をも得ることができる。抵抗バンク14お
よび16に抵抗器を使用することは、ＩREFに基いて倍数
電流電圧を発生する一つの手段に過ぎないことに注目す
べきである。当業者においては、精密倍数電圧を発生す
るのに他の回路要素を同様に良好に利用することができ
る。
【００１８】図１の回路は、多数の異なる方法で使用す
ることができるが、その用法の一つについて次に説明す
る。回路は、電子装置の受信機に使用された。回路は、
三つの機能を行った。回路は、受信機の入力ピンに対す
るＤＣバイアスとして使用される（受信機は、伝送線に
結合された変圧器である）。第２に、回路は、適正なイ
ンピーダンスを変圧器／フィルタ回路網に与える。第３
に、しかも最も重要なのは、回路は、信号発生器に、必
要な精度の、大きさが小さいヒステリシス（この場合に
は約30ｍＶの切替しきい値）を供給する。これらの任務
を行うのに、下記表１は、図１に示すそれぞれの抵抗器
に対する値を示している。再び、これらの値は、比較器
手段20（図１）への入力を横断するプラスまたはマイナ
ス30ミリボルトを得るよう特別に設計されたものに対す
るものであることを理解すべきである。当業者において
は、比較器の両端に他の電圧を得るように他の値を同様
に良く使用することができる。表１に示すように、ＲＯ
は9.0ｋΩの抵抗値を持っている。Ｒ１、Ｒ３、Ｒ５、
およびＲ８を直列に組合せることにより、Ｒ２、Ｒ４、
およびＲ６の組合せと同様に9.0ｋΩの抵抗器が形成さ
れる。Ｑ４およびＱ５を通る電流（ＩＱ４およびＩＱ
５）は、ＩREFの倍数であるから、各抵抗器分岐の両端
の電圧降下は、電圧ＶREFの倍数になる。
ることができるが、その用法の一つについて次に説明す
る。回路は、電子装置の受信機に使用された。回路は、
三つの機能を行った。回路は、受信機の入力ピンに対す
るＤＣバイアスとして使用される（受信機は、伝送線に
結合された変圧器である）。第２に、回路は、適正なイ
ンピーダンスを変圧器／フィルタ回路網に与える。第３
に、しかも最も重要なのは、回路は、信号発生器に、必
要な精度の、大きさが小さいヒステリシス（この場合に
は約30ｍＶの切替しきい値）を供給する。これらの任務
を行うのに、下記表１は、図１に示すそれぞれの抵抗器
に対する値を示している。再び、これらの値は、比較器
手段20（図１）への入力を横断するプラスまたはマイナ
ス30ミリボルトを得るよう特別に設計されたものに対す
るものであることを理解すべきである。当業者において
は、比較器の両端に他の電圧を得るように他の値を同様
に良く使用することができる。表１に示すように、ＲＯ
は9.0ｋΩの抵抗値を持っている。Ｒ１、Ｒ３、Ｒ５、
およびＲ８を直列に組合せることにより、Ｒ２、Ｒ４、
およびＲ６の組合せと同様に9.0ｋΩの抵抗器が形成さ
れる。Ｑ４およびＱ５を通る電流（ＩＱ４およびＩＱ
５）は、ＩREFの倍数であるから、各抵抗器分岐の両端
の電圧降下は、電圧ＶREFの倍数になる。
【００１９】 Ｑ４およびＱ５が同じ大きさであれば、これらを通る電
流は等しい。図１の二つの抵抗器分岐で抵抗値の比を適
正に選定することにより、二つの分岐での点の間に任意
の電位差が形成される。たとえば、ＩＱ４およびＩＱ５
が50マイクロアンペアに等しいと仮定しよう。表１に示
す抵抗値に対して、ノード５は、ノードＩＮＮおよびＩ
ＮＰが同電位に保持されていれば、Ｒ３とＲ４との間が
600Ωであるため、ノード６より30ミリボルト高い電位
にある。同様に、ノード４は、Ｒ３およびＲ５の直列組
合せの抵抗値がＲ４に比較して600Ω大きいため、Ｎ６
より 30ミリボルト低い電位にある。
流は等しい。図１の二つの抵抗器分岐で抵抗値の比を適
正に選定することにより、二つの分岐での点の間に任意
の電位差が形成される。たとえば、ＩＱ４およびＩＱ５
が50マイクロアンペアに等しいと仮定しよう。表１に示
す抵抗値に対して、ノード５は、ノードＩＮＮおよびＩ
ＮＰが同電位に保持されていれば、Ｒ３とＲ４との間が
600Ωであるため、ノード６より30ミリボルト高い電位
にある。同様に、ノード４は、Ｒ３およびＲ５の直列組
合せの抵抗値がＲ４に比較して600Ω大きいため、Ｎ６
より 30ミリボルト低い電位にある。
【００２０】再び図１を参照すると、ノードＮ６は、比
較器の負入力に接続されている。アナログスイッチは、
その詳細を図２に示してあるが、ノードＮ４の電圧また
はノードＮ５の電圧を比較器の正入力に加えるのに使用
される。上述のように、スイッチの状態は、比較器手段
20の出力により供給される信号により制御される。スイ
ッチが図１に示す位置にある状態で、比較器の入力間の
差電圧は＋30ミリボルトである。比較器の出力を切替え
てスイッチの状態を変えるには、ノードＩＮＮの電圧が
ノードＩＮＰの電圧より30ミリボルト大きくなければな
らないことになる。30ミリボルトは、負の切替しきい値
である。
較器の負入力に接続されている。アナログスイッチは、
その詳細を図２に示してあるが、ノードＮ４の電圧また
はノードＮ５の電圧を比較器の正入力に加えるのに使用
される。上述のように、スイッチの状態は、比較器手段
20の出力により供給される信号により制御される。スイ
ッチが図１に示す位置にある状態で、比較器の入力間の
差電圧は＋30ミリボルトである。比較器の出力を切替え
てスイッチの状態を変えるには、ノードＩＮＮの電圧が
ノードＩＮＰの電圧より30ミリボルト大きくなければな
らないことになる。30ミリボルトは、負の切替しきい値
である。
【００２１】図３において、差動ヒステリシス回路（図
１）の電圧伝達特性の図が示されている。30ミリボルト
のスイッチ点は図３においてＶＩＮＰ−ＩＮＮの尺度で
−30と記してある。スイッチが最初図１に示すものと反
対の状態にあると仮定すれば、同様な解析を行って正の
切替えしきい値を得ることができる。したがって、図３
のヒステリシス曲線は、回路からの出力が、入力信号に
＋または−30ミリボルトの変化が生じるまで、大地電位
または＋５ボルトのままになっていることを示してい
る。上述に基き、図３は、切替えしきい値が±30ミリボ
ルトである平衡した差動ヒステリシス回路である。比較
器出力（図１）は、スイッチの状態のみを制御するのに
使用される。ヒステリシスのレベルは、基準電流発生器
10（図１）、電流ミラー、及び抵抗分岐14および16によ
り設定される。抵抗バンク14および16は、バイアス、お
よび入力インピーダンス制御に使用される。ノードＶDD
は、適切な回路バイアスを生ずる、どんな必要電源にも
接続することができる。本発明の好適実施例では、ノー
ドは、＋５ボルトの電源に接続された。この回路が対称
で差動的性質を持っているため、高い共通モード除去比
が達成される。ヒステリシス発生器の帰還ループおよび
慎重な物理的配置によりプロセス変化の大部分が相殺さ
れる。
１）の電圧伝達特性の図が示されている。30ミリボルト
のスイッチ点は図３においてＶＩＮＰ−ＩＮＮの尺度で
−30と記してある。スイッチが最初図１に示すものと反
対の状態にあると仮定すれば、同様な解析を行って正の
切替えしきい値を得ることができる。したがって、図３
のヒステリシス曲線は、回路からの出力が、入力信号に
＋または−30ミリボルトの変化が生じるまで、大地電位
または＋５ボルトのままになっていることを示してい
る。上述に基き、図３は、切替えしきい値が±30ミリボ
ルトである平衡した差動ヒステリシス回路である。比較
器出力（図１）は、スイッチの状態のみを制御するのに
使用される。ヒステリシスのレベルは、基準電流発生器
10（図１）、電流ミラー、及び抵抗分岐14および16によ
り設定される。抵抗バンク14および16は、バイアス、お
よび入力インピーダンス制御に使用される。ノードＶDD
は、適切な回路バイアスを生ずる、どんな必要電源にも
接続することができる。本発明の好適実施例では、ノー
ドは、＋５ボルトの電源に接続された。この回路が対称
で差動的性質を持っているため、高い共通モード除去比
が達成される。ヒステリシス発生器の帰還ループおよび
慎重な物理的配置によりプロセス変化の大部分が相殺さ
れる。
【００２２】回路は、アナログスイッチを有するどんな
技術にも適用することができる。
技術にも適用することができる。
【００２３】ヒステリシスは、完全に差動的で且つ平衡
しており、大きな共通モード雑音排除能力を備えてい
る。
しており、大きな共通モード雑音排除能力を備えてい
る。
【００２４】ヒステリシスの切替えレベルは、伝統的な
正帰還の方法と対照的に、比較器の出力とは無関係であ
る。レベルは、入力信号および比較器出力の両者から緩
衝されているＤＣ帰還回路に基いている。図示した帰還
回路は、所要基準電流を発生するのに使用することがで
きる幾つかの中の一つである。
正帰還の方法と対照的に、比較器の出力とは無関係であ
る。レベルは、入力信号および比較器出力の両者から緩
衝されているＤＣ帰還回路に基いている。図示した帰還
回路は、所要基準電流を発生するのに使用することがで
きる幾つかの中の一つである。
【００２５】比較器の大きな出力電圧振動は、アナログ
スイッチのゲート用トランジスタの高いゲートインピー
ダンスにより回路全体から緩衝されている。比較器は、
伝統的な正帰還モード（すなわち、シュミット・トリガ
ー）には使用されていない。
スイッチのゲート用トランジスタの高いゲートインピー
ダンスにより回路全体から緩衝されている。比較器は、
伝統的な正帰還モード（すなわち、シュミット・トリガ
ー）には使用されていない。
【００２６】ミリボルトで表わしたヒステリシスレベル
の相対的および絶対的精度を共に得ることができる。
の相対的および絶対的精度を共に得ることができる。
【００２７】
【発明の効果】以上の説明からわかるとおり、本発明に
よれば、ミリボルト範囲の信号に敏感で且つ平衡した差
動スイッチ点を有する、非常に正確なヒステリシス回路
が得られる。
よれば、ミリボルト範囲の信号に敏感で且つ平衡した差
動スイッチ点を有する、非常に正確なヒステリシス回路
が得られる。
【図１】本発明の教示によるヒステリシス回路構成を示
す。
す。
【図２】図１の回路構成に使用されるアナログスイッチ
の回路構成を示す。
の回路構成を示す。
【図３】図１の回路に対するヒステリシスのグラフを示
す。
す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロナルド・ルイス・ウエンダ アメリカ合衆国ノースカロライナ州ラレ フ、チエリークレスト・コート5313番地 (56)参考文献 特開 昭61−114608（ＪＰ，Ａ) 特開 昭61−184002（ＪＰ，Ａ) 特開 昭61−294920（ＪＰ，Ａ) 特開 昭55−47726（ＪＰ，Ａ) 特開 昭62−60308（ＪＰ，Ａ) 特開 昭62−110314（ＪＰ，Ａ) 米国特許4874969（ＵＳ，Ａ)
Claims (2)
- 【請求項１】電源電位及び基準電位の間に接続され基準
電流を流す基準電流通路を入力側電流通路として有し、
そして、上記電源電位及び基準電位の間に接続され上記
基準電流に比例した電流を流す第１電流通路、並びに上
記電源電位及び基準電位の間に接続され上記第１電流通
路を流れる電流と等しい電流を流す第２電流通路を出力
側電流通路として有する電流ミラー回路と、 上記第１電流通路は上記電源電位から上記基準電位に向
かって直列接続された少なくとも第１抵抗、第２抵抗、
第３抵抗及び第４抵抗を有し、 上記第２電流通路は上記電源電位から上記基準電位に向
かって直列接続された少なくとも第５抵抗、第６抵抗及
び第７抵抗を有し、 上記第１抵抗及び上記第５抵抗は同じ抵抗値を有し、上
記第３抵抗の抵抗値及び上記第４抵抗の抵抗値の和は上
記第７抵抗の抵抗値よりも大きく、そして上記第４抵抗
の抵抗値は上記第７抵抗の抵抗値よりも小さく、 上記第１抵抗及び上記第２抵抗の接続点に一方の外部入
力が接続され、上記第５及び上記第６抵抗の接続点に他
方の外部入力が接続され、 第１入力及び第２入力、出力、並びに上記第１入力及び
上記第２入力のいずれか一方を上記出力に選択的に接続
させる制御入力を有し、上記第１入力が上記第２抵抗及
び上記第３抵抗の接続点に接続され、上記第２入力が上
記第３抵抗及び上記第４抵抗の接続点に接続されたスイ
ッチ手段と、 一方の入力が上記スイッチ手段の出力に接続され、他方
の入力が上記第６抵抗及び上記第７抵抗の接続点に接続
され、出力が上記スイッチ手段の制御入力に接続された
比較手段とを有するヒステリシス回路。 - 【請求項２】電源電位に一方の通電電極が接続された第
１トランジスタ及び該第１トランジスタの他方の通電電
極と基準電位との間に接続された基準抵抗を有し基準電
流を流す入力側電流通路、並びに上記電源電位に一方の
通電電極が接続され上記第１トランジスタの制御電極に
制御電極が接続された第２トランジスタ及び該第２トラ
ンジスタの他方の通電電極に一方の通電電極が接続され
上記基準電位に他方の通電電極が接続された第３トラン
ジスタを有する出力側電流通路を有する第１電流ミラー
回路と、 該第１電流ミラー回路の出力側電流通路を入力側電流通
路として含み、そして上記電源電位及び上記基準電位の
間にそれぞれ接続された第１出力電流通路及び第２出力
電流通路を含む第２電流ミラー回路であって、 上記第１出力電流通路は上記電源電位から上記基準電位
に向かって直列接続された少なくとも第１抵抗、第２抵
抗、第３抵抗及び第４抵抗、並びに該第４抵抗に一方の
通電電極が接続され、上記基準電位に他方の通電電極が
接続され、そして上記第３トランジスタの制御電極に制
御電極が接続された第４トランジスタを有し、 上記第２出力電流通路は上記電源電位から上記基準電位
に向かって直列接続された少なくとも第５抵抗、第６抵
抗及び第７抵抗、並びに該第７抵抗に一方の通電電極が
接続され、上記基準電位に他方の通電電極が接続され、
そして上記第３トランジスタの制御電極に制御電極が接
続された第５トランジスタを有し、 上記第１抵抗及び上記第５抵抗は同じ抵抗値を有し、上
記第３抵抗の抵抗値及び上記第４抵抗の抵抗値の和は上
記第７抵抗の抵抗値よりも大きく、そして上記第４抵抗
の抵抗値は上記第７抵抗の抵抗値よりも小さく、 上記第１抵抗及び上記第２抵抗の接続点に一方の外部入
力が接続され、上記第５及び上記第６抵抗の接続点に他
方の外部入力が接続されている上記第２電流ミラー回路
と、 第１入力及び第２入力、出力、並びに上記第１入力及び
上記第２入力のいずれか一方を上記出力に選択的に接続
させる制御入力を有し、上記第１入力が上記第２抵抗及
び上記第３抵抗の接続点に接続され、上記第２入力が上
記第３抵抗及び上記第４抵抗の接続点に接続されたスイ
ッチ手段と、 一方の入力が上記スイッチ手段の出力に接続され、他方
の入力が上記第６抵抗及び上記第７抵抗の接続点に接続
され、出力が上記スイッチ手段の制御入力に接続された
比較手段とを有するヒステリシス回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US604320 | 1990-10-29 | ||
| US07/604,320 US5122680A (en) | 1990-10-29 | 1990-10-29 | Precision hysteresis circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04290006A JPH04290006A (ja) | 1992-10-14 |
| JP2558027B2 true JP2558027B2 (ja) | 1996-11-27 |
Family
ID=24419146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3303866A Expired - Lifetime JP2558027B2 (ja) | 1990-10-29 | 1991-10-24 | ヒステリシス回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5122680A (ja) |
| JP (1) | JP2558027B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2902804B2 (ja) * | 1991-04-08 | 1999-06-07 | 株式会社東芝 | 基板バイアス電圧発生回路 |
| DE69309337T2 (de) * | 1992-02-03 | 1997-10-23 | Philips Electronics Nv | Komparatorschaltung mit Eingangssignaldämpfungsglied |
| DE4216022A1 (de) * | 1992-05-18 | 1993-11-25 | Thomson Brandt Gmbh | Verfahren zur Erzeugung rechteckiger Signale |
| EP0569894B1 (de) * | 1992-05-15 | 1997-01-08 | Deutsche Thomson-Brandt GmbH | Schaltungsanordnung zur Erzeugung rechteckförmiger Signale |
| US5650739A (en) * | 1992-12-07 | 1997-07-22 | Dallas Semiconductor Corporation | Programmable delay lines |
| US5369319A (en) * | 1992-12-21 | 1994-11-29 | Delco Electronics Corporation | Comparator having temperature and process compensated hysteresis characteristic |
| US5394026A (en) * | 1993-02-02 | 1995-02-28 | Motorola Inc. | Substrate bias generating circuit |
| JPH06324092A (ja) * | 1993-05-17 | 1994-11-25 | Rohm Co Ltd | ヒステリシス回路及びそれを備えた電源供給システム |
| US5834951A (en) * | 1993-12-17 | 1998-11-10 | Imp, Inc. | Current amplifier having a fully differential output without a d. c. bias and applications thereof |
| US5459437A (en) * | 1994-05-10 | 1995-10-17 | Integrated Device Technology | Logic gate with controllable hysteresis and high frequency voltage controlled oscillator |
| US5691658A (en) * | 1994-05-24 | 1997-11-25 | Imp, Inc. | Current mode amplifier, rectifier and multi-function circuit |
| US5774004A (en) * | 1997-03-26 | 1998-06-30 | Winbond Electronics Corp. | Hysteresis limiter for canceling offset by dynamically varying a reference voltage |
| US5852360A (en) * | 1997-04-18 | 1998-12-22 | Exar Corporation | Programmable low drift reference voltage generator |
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