JP3388088B2 - 多入力多出力競合型増幅回路 - Google Patents
多入力多出力競合型増幅回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、並列入力される多
数チャネルのアナログ入力信号から、最大または最小電
圧のチャネルの検出などのために用いられる多入力多出
力競合型増幅回路に関する。
数チャネルのアナログ入力信号から、最大または最小電
圧のチャネルの検出などのために用いられる多入力多出
力競合型増幅回路に関する。
【０００２】
【従来の技術】図５で示すような並列入力された多数チ
ャネルＮのアナログ入力信号Ｖｉｎ（１），Ｖｉｎ
（２），…，Ｖｉｎ（Ｎ）のうち、最大値または最小値
のチャネルの入力信号Ｖｉｎ（ｉ）に対応した出力信号
Ｖｏｕｔ（ｉ）のみをハイレベルとし、残余のチャネル
の出力信号Ｖｏｕｔ（ｊ）（ｊ≠ｉ）をローレベルとす
る多入力多出力の競合型アナログ増幅回路は、ニューラ
ルネットワークやベクトル量子化器の基本として重要で
あり、近年、様々な方式での実現方法が考えられてい
る。
ャネルＮのアナログ入力信号Ｖｉｎ（１），Ｖｉｎ
（２），…，Ｖｉｎ（Ｎ）のうち、最大値または最小値
のチャネルの入力信号Ｖｉｎ（ｉ）に対応した出力信号
Ｖｏｕｔ（ｉ）のみをハイレベルとし、残余のチャネル
の出力信号Ｖｏｕｔ（ｊ）（ｊ≠ｉ）をローレベルとす
る多入力多出力の競合型アナログ増幅回路は、ニューラ
ルネットワークやベクトル量子化器の基本として重要で
あり、近年、様々な方式での実現方法が考えられてい
る。
【０００３】一方、前記多数チャネルＮのアナログ入力
信号からの最大値または最小値であるチャネルの判定を
デジタル的に行うためには、入力された各チャネルのア
ナログ入力信号をデジタル変換し、得られたデジタルデ
ータを演算処理する必要がある。したがって、判定すべ
き入力チャネル数が増加すると、演算量が飛躍的に増加
し、演算処理回路に高い処理能力が要求され、回路構成
が複雑になり、また電力消費も増大するという問題があ
る。
信号からの最大値または最小値であるチャネルの判定を
デジタル的に行うためには、入力された各チャネルのア
ナログ入力信号をデジタル変換し、得られたデジタルデ
ータを演算処理する必要がある。したがって、判定すべ
き入力チャネル数が増加すると、演算量が飛躍的に増加
し、演算処理回路に高い処理能力が要求され、回路構成
が複雑になり、また電力消費も増大するという問題があ
る。
【０００４】このような不具合を解決するために、入力
された複数チャネルのアナログ入力信号から最大値とな
るチャネルを前記アナログ増幅回路で判定するようにし
た従来技術が、たとえばJ.Choi and B.J.Sheu,“ A Hig
h-Precision VLSI Winner-Take-All Circuit for Self
-Organizing Neural Networks ”, IEEE Journal ofSol
id-State Circuits, Vol.28, No.5, pp.576-584, May 1
993に示されている。
された複数チャネルのアナログ入力信号から最大値とな
るチャネルを前記アナログ増幅回路で判定するようにし
た従来技術が、たとえばJ.Choi and B.J.Sheu,“ A Hig
h-Precision VLSI Winner-Take-All Circuit for Self
-Organizing Neural Networks ”, IEEE Journal ofSol
id-State Circuits, Vol.28, No.5, pp.576-584, May 1
993に示されている。
【０００５】この従来技術では、ＣＭＯＳＦＥＴで構成
されたＮチャネル入力、Ｎチャネル出力の競合型アナロ
グ増幅回路を用いて、最大値の入力チャネルの検出を行
う技術が述べられている。
されたＮチャネル入力、Ｎチャネル出力の競合型アナロ
グ増幅回路を用いて、最大値の入力チャネルの検出を行
う技術が述べられている。
【０００６】
【発明が解決しようとする課題】上述のように多入力の
競合型アナログ増幅回路をＣＭＯＳＦＥＴによって構成
すると、一般に、回路素子の電気特性のばらつきによっ
て、入力信号にオフセットが生じ、著しい感度低下を招
くという問題がある。
競合型アナログ増幅回路をＣＭＯＳＦＥＴによって構成
すると、一般に、回路素子の電気特性のばらつきによっ
て、入力信号にオフセットが生じ、著しい感度低下を招
くという問題がある。
【０００７】これを、前記図５で示す競合型増幅回路を
非反転の増幅回路として、以下に説明する。非反転の競
合型であるためには、
非反転の増幅回路として、以下に説明する。非反転の競
合型であるためには、
【０００８】
【数１】
【０００９】の関係が成立する必要がある。すなわち、
左式は、入力信号が最も大きいチャネルｉのみで増幅動
作が行われ、右式は、残余のチャネルｊ（ｊ≠ｉ）でレ
ベル抑圧動作が行われることを表している。
左式は、入力信号が最も大きいチャネルｉのみで増幅動
作が行われ、右式は、残余のチャネルｊ（ｊ≠ｉ）でレ
ベル抑圧動作が行われることを表している。
【００１０】また、この競合型増幅回路が最大入力検出
器として動作するためには、入力信号の最も大きいチャ
ネルｉのみで、出力信号Ｖｏｕｔ（ｉ）が高レベル電圧
となり、残余のチャネルｊでは、出力信号Ｖｏｕｔ
（ｊ）が低レベル電圧となることが望ましい。
器として動作するためには、入力信号の最も大きいチャ
ネルｉのみで、出力信号Ｖｏｕｔ（ｉ）が高レベル電圧
となり、残余のチャネルｊでは、出力信号Ｖｏｕｔ
（ｊ）が低レベル電圧となることが望ましい。
【００１１】さらにまた、Ｎ個の入力信号Ｖｉｎ（１）
〜Ｖｉｎ（Ｎ）がすべて等しく、所定の入力レンジＷｉ
ｎの中間的な値Ｍｉｎとするとき、Ｎ個の出力信号Ｖｏ
ｕｔ（１）〜Ｖｏｕｔ（Ｎ）は、すべて所定の出力レン
ジＷｏｕｔの中間的な値Ｍｏｕｔを取ることが望まし
い。
〜Ｖｉｎ（Ｎ）がすべて等しく、所定の入力レンジＷｉ
ｎの中間的な値Ｍｉｎとするとき、Ｎ個の出力信号Ｖｏ
ｕｔ（１）〜Ｖｏｕｔ（Ｎ）は、すべて所定の出力レン
ジＷｏｕｔの中間的な値Ｍｏｕｔを取ることが望まし
い。
【００１２】したがって、理想的な非反転競合型増幅回
路の入出力特性は、図６のグラフで示すようになる。こ
のグラフは、ｉチャネル以外のＮ−１個の入力信号Ｖｉ
ｎ（ｊ）をすべて前記値Ｍｉｎに固定して、入力信号Ｖ
ｉｎ（ｉ）を変化させたときの出力信号Ｖｏｕｔ（ｉ）
とＶｏｕｔ（ｊ）との変化を示すものであり、横軸に前
記入力信号Ｖｉｎ（ｉ）の変化を示し、縦軸に出力信号
Ｖｏｕｔ（ｉ），Ｖｏｕｔ（ｊ）の変化を示す。
路の入出力特性は、図６のグラフで示すようになる。こ
のグラフは、ｉチャネル以外のＮ−１個の入力信号Ｖｉ
ｎ（ｊ）をすべて前記値Ｍｉｎに固定して、入力信号Ｖ
ｉｎ（ｉ）を変化させたときの出力信号Ｖｏｕｔ（ｉ）
とＶｏｕｔ（ｊ）との変化を示すものであり、横軸に前
記入力信号Ｖｉｎ（ｉ）の変化を示し、縦軸に出力信号
Ｖｏｕｔ（ｉ），Ｖｏｕｔ（ｊ）の変化を示す。
【００１３】このように、回路素子のばらつきの影響の
ない理想的な回路では、前記ｉチャネルの出力信号Ｖｏ
ｕｔ（ｉ）に対して、残余のすべてのチャネルｊの出力
信号Ｖｏｕｔ（ｊ）が等しくなり、前記最大値または最
小値の入力信号のチャネルのみを正確に判定することが
できる。そして、すべてのチャネルの入力信号Ｖｉｎ
（１）〜Ｖｉｎ（Ｎ）が前記値Ｍｉｎ付近であるとき
に、最も感度の高い状態になり、前記各入力信号Ｖｉｎ
（１）〜Ｖｉｎ（Ｎ）の微少な変化が大きく増幅されて
出力されることになる。
ない理想的な回路では、前記ｉチャネルの出力信号Ｖｏ
ｕｔ（ｉ）に対して、残余のすべてのチャネルｊの出力
信号Ｖｏｕｔ（ｊ）が等しくなり、前記最大値または最
小値の入力信号のチャネルのみを正確に判定することが
できる。そして、すべてのチャネルの入力信号Ｖｉｎ
（１）〜Ｖｉｎ（Ｎ）が前記値Ｍｉｎ付近であるとき
に、最も感度の高い状態になり、前記各入力信号Ｖｉｎ
（１）〜Ｖｉｎ（Ｎ）の微少な変化が大きく増幅されて
出力されることになる。
【００１４】しかしながら、入力オフセットが生じる
と、各チャネル間の入出力特性に、図７のグラフで示す
ようにずれが生じる。このグラフも前述の図６のグラフ
と同様に、Ｎ−１個の入力信号Ｖｉｎ（ｊ）をすべて前
記値Ｍｉｎに固定し、１つのチャネルの入力信号Ｖｉｎ
（ｉ）のみを変化させたときの出力信号Ｖｏｕｔ
（ｉ），Ｖｏｕｔ（ｊ）の変化を示している。
と、各チャネル間の入出力特性に、図７のグラフで示す
ようにずれが生じる。このグラフも前述の図６のグラフ
と同様に、Ｎ−１個の入力信号Ｖｉｎ（ｊ）をすべて前
記値Ｍｉｎに固定し、１つのチャネルの入力信号Ｖｉｎ
（ｉ）のみを変化させたときの出力信号Ｖｏｕｔ
（ｉ），Ｖｏｕｔ（ｊ）の変化を示している。
【００１５】前記入力オフセットのために、すべての入
力信号Ｖｉｎ（１）〜Ｖｉｎ（Ｎ）が等しく前記値Ｍｉ
ｎであっても、各出力信号Ｖｏｕｔ（１）〜Ｖｏｕｔ
（Ｎ）は前記値Ｍｏｕｔとならず、多くは出力レンジＷ
ｏｕｔの最低値に近い値か、または最高値に近い値とな
る。したがって、前記最大値または最小値と判定される
ためには、入力信号Ｖｉｎ（１）〜Ｖｉｎ（Ｎ）は、各
チャネル間のオフセット分を超えて、充分に高い値かま
たは充分に低い値となる必要があり、増幅回路としての
感度は極めて低くなる。
力信号Ｖｉｎ（１）〜Ｖｉｎ（Ｎ）が等しく前記値Ｍｉ
ｎであっても、各出力信号Ｖｏｕｔ（１）〜Ｖｏｕｔ
（Ｎ）は前記値Ｍｏｕｔとならず、多くは出力レンジＷ
ｏｕｔの最低値に近い値か、または最高値に近い値とな
る。したがって、前記最大値または最小値と判定される
ためには、入力信号Ｖｉｎ（１）〜Ｖｉｎ（Ｎ）は、各
チャネル間のオフセット分を超えて、充分に高い値かま
たは充分に低い値となる必要があり、増幅回路としての
感度は極めて低くなる。
【００１６】したがって、このような入力オフセットを
持った競合型増幅回路を、該入力オフセット分の補償を
行うことなく、各チャネルの入力信号Ｖｉｎ（１）〜Ｖ
ｉｎ（Ｎ）の基準レベルが等しい状態で信号増幅回路と
して使用すると、著しい性能の劣化を招くことになる。
また、このような入力オフセットを有する競合型増幅回
路を最大入力検出回路または最小入力検出回路として用
いる場合も、各入力信号Ｖｉｎ（１）〜Ｖｉｎ（Ｎ）間
で最大入力のチャネルとして判定されるべき入力信号Ｖ
ｉｎ（ｉ）に、残余のチャネルの入力信号Ｖｉｎ（ｊ）
に対して、前記入力オフセット分を充分に超えた電位差
がないと誤検出を生じるおそれがある。
持った競合型増幅回路を、該入力オフセット分の補償を
行うことなく、各チャネルの入力信号Ｖｉｎ（１）〜Ｖ
ｉｎ（Ｎ）の基準レベルが等しい状態で信号増幅回路と
して使用すると、著しい性能の劣化を招くことになる。
また、このような入力オフセットを有する競合型増幅回
路を最大入力検出回路または最小入力検出回路として用
いる場合も、各入力信号Ｖｉｎ（１）〜Ｖｉｎ（Ｎ）間
で最大入力のチャネルとして判定されるべき入力信号Ｖ
ｉｎ（ｉ）に、残余のチャネルの入力信号Ｖｉｎ（ｊ）
に対して、前記入力オフセット分を充分に超えた電位差
がないと誤検出を生じるおそれがある。
【００１７】また、各入力信号Ｖｉｎ（１）〜Ｖｉｎ
（Ｎ）間で、直流成分のレベルが相互に異なる場合に
も、同様に誤検出が生じる。
（Ｎ）間で、直流成分のレベルが相互に異なる場合に
も、同様に誤検出が生じる。
【００１８】本発明の目的は、高性能な増幅動作を行う
ことができる多入力多出力競合型増幅回路を提供するこ
とである。
ことができる多入力多出力競合型増幅回路を提供するこ
とである。
【００１９】
【課題を解決するための手段】請求項１の発明に係る多
入力多出力競合型増幅回路は、相互に競合した動作を行
う複数チャネルのアナログ演算増幅回路を備え、或るチ
ャネルの演算増幅回路の入力端の電圧が増加または減少
のいずれか一方となることによって、その演算増幅回路
の出力端の電圧が前記増加または減少のいずれか一方と
なり、残余の演算増幅回路の出力端の電圧が前記増加ま
たは減少のいずれか他方となる多入力多出力競合型増幅
回路において、前記各入力端に介在され、該入力端に交
流結合によって入力信号を入力するための結合容量と、
前記各チャネル毎に設けられ、出力端の電圧と予め定め
る出力基準レベルとを比較し、両者の差の低周波成分に
応じた帰還信号を前記入力端に負帰還する帰還回路とを
含むことを特徴とする。
入力多出力競合型増幅回路は、相互に競合した動作を行
う複数チャネルのアナログ演算増幅回路を備え、或るチ
ャネルの演算増幅回路の入力端の電圧が増加または減少
のいずれか一方となることによって、その演算増幅回路
の出力端の電圧が前記増加または減少のいずれか一方と
なり、残余の演算増幅回路の出力端の電圧が前記増加ま
たは減少のいずれか他方となる多入力多出力競合型増幅
回路において、前記各入力端に介在され、該入力端に交
流結合によって入力信号を入力するための結合容量と、
前記各チャネル毎に設けられ、出力端の電圧と予め定め
る出力基準レベルとを比較し、両者の差の低周波成分に
応じた帰還信号を前記入力端に負帰還する帰還回路とを
含むことを特徴とする。
【００２０】上記の構成によれば、各チャネルの演算増
幅回路の入力端は、フローティングとなり、前記帰還回
路によって、前記出力端の電圧と出力基準レベルとの差
の低周波成分が負帰還されることによって、出力の平均
値がほぼ前記出力基準レベルとなるように制御される。
したがって、各チャネルがどのような入力オフセットを
有していても、かつ各チャネルの入力信号がどのような
直流成分を有していても、その入力オフセットおよび直
流成分に対応した電位差だけ、結合容量によって入力信
号の電位がシフトされ、低周波で現れる各チャネルの前
記入力オフセットおよび直流成分を補償することができ
る。これによって、入力信号のうち、帰還のかからない
交流成分が演算増幅回路のダイナミックレンジ内にシフ
トされ、該交流成分のみに正確に対応した増幅動作を行
うことができる。
幅回路の入力端は、フローティングとなり、前記帰還回
路によって、前記出力端の電圧と出力基準レベルとの差
の低周波成分が負帰還されることによって、出力の平均
値がほぼ前記出力基準レベルとなるように制御される。
したがって、各チャネルがどのような入力オフセットを
有していても、かつ各チャネルの入力信号がどのような
直流成分を有していても、その入力オフセットおよび直
流成分に対応した電位差だけ、結合容量によって入力信
号の電位がシフトされ、低周波で現れる各チャネルの前
記入力オフセットおよび直流成分を補償することができ
る。これによって、入力信号のうち、帰還のかからない
交流成分が演算増幅回路のダイナミックレンジ内にシフ
トされ、該交流成分のみに正確に対応した増幅動作を行
うことができる。
【００２１】したがって、各チャネルの入力信号間の微
少な差を検出して増幅を行うことができ、感度を向上す
ることができる。また、該多入力多出力競合型増幅回路
が最大値または最小値のチャネルの検出回路として用い
られた場合には、高精度に前記最大値または最小値のチ
ャネルを検出することができる。
少な差を検出して増幅を行うことができ、感度を向上す
ることができる。また、該多入力多出力競合型増幅回路
が最大値または最小値のチャネルの検出回路として用い
られた場合には、高精度に前記最大値または最小値のチ
ャネルを検出することができる。
【００２２】また請求項２の発明に係る多入力多出力競
合型増幅回路は、入力基準レベル発生源と、前記入力信
号として前記入力基準レベル発生源で発生された予め定
める入力基準レベルを入力する第１のスイッチング手段
と、前記帰還回路と入力端との間に介在される第２のス
イッチング手段と、第１および第２のスイッチング手段
の切換制御を行う制御手段とを含むことを特徴とする。
合型増幅回路は、入力基準レベル発生源と、前記入力信
号として前記入力基準レベル発生源で発生された予め定
める入力基準レベルを入力する第１のスイッチング手段
と、前記帰還回路と入力端との間に介在される第２のス
イッチング手段と、第１および第２のスイッチング手段
の切換制御を行う制御手段とを含むことを特徴とする。
【００２３】上記の構成によれば、第２のスイッチング
手段を遮断している状態で、第１のスイッチング手段を
介して、入力信号として入力基準レベルを入力すること
によって、入力信号の直流レベルと入力基準レベルとの
差に対応した電荷が結合容量に蓄積される。
手段を遮断している状態で、第１のスイッチング手段を
介して、入力信号として入力基準レベルを入力すること
によって、入力信号の直流レベルと入力基準レベルとの
差に対応した電荷が結合容量に蓄積される。
【００２４】したがって、第２のスイッチング手段が導
通され、第１のスイッチング手段を介して実際の入力信
号が入力される通常の増幅時には、演算増幅回路には、
前記直流レベルと入力基準レベルとのずれが補償された
入力信号が入力されることになり、さらに精度を向上す
ることができる。
通され、第１のスイッチング手段を介して実際の入力信
号が入力される通常の増幅時には、演算増幅回路には、
前記直流レベルと入力基準レベルとのずれが補償された
入力信号が入力されることになり、さらに精度を向上す
ることができる。
【００２５】
【発明の実施の形態】本発明の実施の一形態について、
図１および図２に基づいて説明すれば以下のとおりであ
る。
図１および図２に基づいて説明すれば以下のとおりであ
る。
【００２６】図１は、本発明の実施の一形態の多入力多
出力競合型増幅回路である最大入力検出回路１の電気的
構成を示す図である。この最大入力検出回路１は、後述
するように、ＣＭＯＳＦＥＴで構成されるＮチャネルの
入力および出力を有する多入力多出力非反転競合型のア
ナログ増幅回路２の各入力端Ａ１，Ａ２，…，ＡＮ（総
称するときには、以下参照符Ａで示す）に、結合容量Ｃ
１，Ｃ２，…，ＣＮ（総称するときには、以下参照符Ｃ
で示す）がそれぞれ介在されるとともに、出力端Ｂ１，
Ｂ２，…，ＢＮ（総称するときには、以下参照符Ｂで示
す）と、前記入力端Ａ１〜ＡＮとの間に、それぞれ帰還
回路Ｆ１，Ｆ２，…，ＦＮ（総称するときには、以下参
照符Ｆで示す）が介在されて構成されている。
出力競合型増幅回路である最大入力検出回路１の電気的
構成を示す図である。この最大入力検出回路１は、後述
するように、ＣＭＯＳＦＥＴで構成されるＮチャネルの
入力および出力を有する多入力多出力非反転競合型のア
ナログ増幅回路２の各入力端Ａ１，Ａ２，…，ＡＮ（総
称するときには、以下参照符Ａで示す）に、結合容量Ｃ
１，Ｃ２，…，ＣＮ（総称するときには、以下参照符Ｃ
で示す）がそれぞれ介在されるとともに、出力端Ｂ１，
Ｂ２，…，ＢＮ（総称するときには、以下参照符Ｂで示
す）と、前記入力端Ａ１〜ＡＮとの間に、それぞれ帰還
回路Ｆ１，Ｆ２，…，ＦＮ（総称するときには、以下参
照符Ｆで示す）が介在されて構成されている。
【００２７】各帰還回路Ｆ１〜ＦＮは、コンパレータＣ
ＭＰ１，ＣＭＰ２，…，ＣＭＰＮ（総称するときには、
以下参照符ＣＭＰで示す）と、抵抗Ｒ１，Ｒ２，…，Ｒ
Ｎ（総称するときには、以下参照符Ｒで示す）とを備え
て構成されている。コンパレータＣＭＰ１〜ＣＭＰＮ
は、出力端Ｂ１〜ＢＮからの出力信号Ｖｏｕｔ（１）〜
Ｖｏｕｔ（Ｎ）（総称するときには、以下参照符Ｖｏｕ
ｔで示す）の電圧と、予め定める出力基準レベルＶｒｅ
ｆとの差を反転増幅した帰還信号を発生し、該帰還信号
は抵抗Ｒ１〜ＲＮを介して、それぞれ前記入力端Ａ１〜
ＡＮに帰還される。したがって、各入力端Ａ１〜ＡＮへ
の入力信号Ｖｉｎ（１）〜Ｖｉｎ（Ｎ）（総称するとき
には、以下参照符Ｖｉｎで示す）は、出力信号Ｖｏｕｔ
（１）〜Ｖｏｕｔ（Ｎ）がほぼ前記出力基準レベルＶｒ
ｅｆとなるように、負帰還制御されることになる。
ＭＰ１，ＣＭＰ２，…，ＣＭＰＮ（総称するときには、
以下参照符ＣＭＰで示す）と、抵抗Ｒ１，Ｒ２，…，Ｒ
Ｎ（総称するときには、以下参照符Ｒで示す）とを備え
て構成されている。コンパレータＣＭＰ１〜ＣＭＰＮ
は、出力端Ｂ１〜ＢＮからの出力信号Ｖｏｕｔ（１）〜
Ｖｏｕｔ（Ｎ）（総称するときには、以下参照符Ｖｏｕ
ｔで示す）の電圧と、予め定める出力基準レベルＶｒｅ
ｆとの差を反転増幅した帰還信号を発生し、該帰還信号
は抵抗Ｒ１〜ＲＮを介して、それぞれ前記入力端Ａ１〜
ＡＮに帰還される。したがって、各入力端Ａ１〜ＡＮへ
の入力信号Ｖｉｎ（１）〜Ｖｉｎ（Ｎ）（総称するとき
には、以下参照符Ｖｉｎで示す）は、出力信号Ｖｏｕｔ
（１）〜Ｖｏｕｔ（Ｎ）がほぼ前記出力基準レベルＶｒ
ｅｆとなるように、負帰還制御されることになる。
【００２８】図２は、前記アナログ増幅回路２の具体的
な一構成例を示す電気回路図である。このアナログ増幅
回路２は、Ｎ個の増幅回路ユニットＵ１，Ｕ２，…，Ｕ
Ｎ（総称するときには、以下参照符Ｕで示す）を備えて
構成されている。各増幅回路ユニットＵは、縦続接続さ
れた２段の増幅ユニットＵＦ，ＵＲを備えて構成されて
いる。
な一構成例を示す電気回路図である。このアナログ増幅
回路２は、Ｎ個の増幅回路ユニットＵ１，Ｕ２，…，Ｕ
Ｎ（総称するときには、以下参照符Ｕで示す）を備えて
構成されている。各増幅回路ユニットＵは、縦続接続さ
れた２段の増幅ユニットＵＦ，ＵＲを備えて構成されて
いる。
【００２９】前段側の増幅ユニットＵＦは、Ｎ型のＭＯ
ＳＦＥＴＱ１，Ｑ４，Ｑ５と、Ｐ型のＭＯＳＦＥＴＱ
２，Ｑ３とを備えるＣＭＯＳ構成の増幅回路である。増
幅回路ユニットＵ１において、前記入力信号Ｖｉｎ
（１）は、ＭＯＳＦＥＴＱ１のゲートに入力されてお
り、このＭＯＳＦＥＴＱ１のドレインは、ＭＯＳＦＥＴ
Ｑ２のドレインおよびゲートに接続されている。
ＳＦＥＴＱ１，Ｑ４，Ｑ５と、Ｐ型のＭＯＳＦＥＴＱ
２，Ｑ３とを備えるＣＭＯＳ構成の増幅回路である。増
幅回路ユニットＵ１において、前記入力信号Ｖｉｎ
（１）は、ＭＯＳＦＥＴＱ１のゲートに入力されてお
り、このＭＯＳＦＥＴＱ１のドレインは、ＭＯＳＦＥＴ
Ｑ２のドレインおよびゲートに接続されている。
【００３０】ＭＯＳＦＥＴＱ２のソースは、ハイレベル
Ｖｄｄである一方の電源ライン３に接続されている。Ｍ
ＯＳＦＥＴＱ２に対応して、同様のＭＯＳＦＥＴＱ３が
設けられており、これらのＭＯＳＦＥＴＱ２，Ｑ３は、
カレントミラー回路を構成する。ＭＯＳＦＥＴＱ３のゲ
ートは前記ＭＯＳＦＥＴＱ２のゲートとともにＭＯＳＦ
ＥＴＱ１のドレインに接続されており、またソースは前
記電源ライン３に接続され、ドレインはＭＯＳＦＥＴＱ
４のドレインに接続されている。
Ｖｄｄである一方の電源ライン３に接続されている。Ｍ
ＯＳＦＥＴＱ２に対応して、同様のＭＯＳＦＥＴＱ３が
設けられており、これらのＭＯＳＦＥＴＱ２，Ｑ３は、
カレントミラー回路を構成する。ＭＯＳＦＥＴＱ３のゲ
ートは前記ＭＯＳＦＥＴＱ２のゲートとともにＭＯＳＦ
ＥＴＱ１のドレインに接続されており、またソースは前
記電源ライン３に接続され、ドレインはＭＯＳＦＥＴＱ
４のドレインに接続されている。
【００３１】ＭＯＳＦＥＴＱ４のゲートには、予め定め
る基準電圧Ｖｂ２が印加されており、またソースは、接
地レベルＧＮＤである他方の電源ライン４に接続されて
いる。これらＭＯＳＦＥＴＱ３，Ｑ４の接続点５から
は、該ＭＯＳＦＥＴＱ３，Ｑ４のインピーダンスに応じ
た出力電圧Ｖｏ（１）が出力される。
る基準電圧Ｖｂ２が印加されており、またソースは、接
地レベルＧＮＤである他方の電源ライン４に接続されて
いる。これらＭＯＳＦＥＴＱ３，Ｑ４の接続点５から
は、該ＭＯＳＦＥＴＱ３，Ｑ４のインピーダンスに応じ
た出力電圧Ｖｏ（１）が出力される。
【００３２】また、前記ＭＯＳＦＥＴＱ１のソースは、
ＭＯＳＦＥＴＱ５のドレインに接続されており、このＭ
ＯＳＦＥＴＱ５のソースは、前記電源ライン４に接続さ
れ、ゲートには予め定める基準電圧Ｖｂ１が印加されて
いる。各ＭＯＳＦＥＴＱ１〜Ｑ５は、飽和領域で動作す
る。
ＭＯＳＦＥＴＱ５のドレインに接続されており、このＭ
ＯＳＦＥＴＱ５のソースは、前記電源ライン４に接続さ
れ、ゲートには予め定める基準電圧Ｖｂ１が印加されて
いる。各ＭＯＳＦＥＴＱ１〜Ｑ５は、飽和領域で動作す
る。
【００３３】後段の増幅ユニットＵＲも前記増幅ユニッ
トＵＦと同様に構成されており、前記ＭＯＳＦＥＴＱ１
〜Ｑ５がそれぞれＭＯＳＦＥＴＱ１１〜Ｑ１５に対応し
ている。ＭＯＳＦＥＴＱ１１のゲートには、前記接続点
５からの出力電圧Ｖｏ（１）が入力される。また、ＭＯ
ＳＦＥＴＱ１５のゲートには基準電圧Ｖｂ３が入力さ
れ、ＭＯＳＦＥＴＱ１４のゲートには基準電圧Ｖｂ４が
入力される。ＭＯＳＦＥＴＱ１３，Ｑ１４のドレイン
は、接続点６から前記出力端Ｂ１に接続されて、出力信
号Ｖｏｕｔ（１）を出力する。
トＵＦと同様に構成されており、前記ＭＯＳＦＥＴＱ１
〜Ｑ５がそれぞれＭＯＳＦＥＴＱ１１〜Ｑ１５に対応し
ている。ＭＯＳＦＥＴＱ１１のゲートには、前記接続点
５からの出力電圧Ｖｏ（１）が入力される。また、ＭＯ
ＳＦＥＴＱ１５のゲートには基準電圧Ｖｂ３が入力さ
れ、ＭＯＳＦＥＴＱ１４のゲートには基準電圧Ｖｂ４が
入力される。ＭＯＳＦＥＴＱ１３，Ｑ１４のドレイン
は、接続点６から前記出力端Ｂ１に接続されて、出力信
号Ｖｏｕｔ（１）を出力する。
【００３４】残余の増幅回路ユニットＵ２〜ＵＮも前記
増幅回路ユニットＵ１と同様に構成されており、その説
明を省略する。なお、各増幅回路ユニットＵ間で、ＭＯ
ＳＦＥＴＱ１，Ｑ５の接続点７は、接線ＬＦによって相
互に同電位に保たれており、同様にＭＯＳＦＥＴＱ１
１，Ｑ１５の接続点８は、接線ＬＲによって相互に同電
位に保たれている。
増幅回路ユニットＵ１と同様に構成されており、その説
明を省略する。なお、各増幅回路ユニットＵ間で、ＭＯ
ＳＦＥＴＱ１，Ｑ５の接続点７は、接線ＬＦによって相
互に同電位に保たれており、同様にＭＯＳＦＥＴＱ１
１，Ｑ１５の接続点８は、接線ＬＲによって相互に同電
位に保たれている。
【００３５】したがって、各増幅ユニットＵＦのＭＯＳ
ＦＥＴＱ１は、ソース電位と入力信号の電位との差に対
応した電流をＭＯＳＦＥＴＱ２から引込む。これによっ
て、基準電圧Ｖｂ２によって規定された電流が流れるＭ
ＯＳＦＥＴＱ４のインピーダンスと、前記ＭＯＳＦＥＴ
Ｑ２の電流に比例した電流が流れるＭＯＳＦＥＴＱ３の
インピーダンスとの比に対応した出力電圧Ｖｏ（１）〜
Ｖｏ（Ｎ）が出力される。各増幅ユニットＵＲにおいて
も同様の動作が行われ、こうして各出力信号Ｖｏｕｔ
（１）〜Ｖｏｕｔ（Ｎ）には、入力信号Ｖｉｎ（１）〜
Ｖｉｎ（Ｎ）のレベルが最も高いチャネルｉの出力信号
Ｖｏｕｔ（ｉ）のみがハイレベルとなり、残余のチャネ
ルｊ（ｊ≠ｉ）の出力信号Ｖｏｕｔ（ｊ）がローレベル
となって、最大入力のチャネルが判定される。
ＦＥＴＱ１は、ソース電位と入力信号の電位との差に対
応した電流をＭＯＳＦＥＴＱ２から引込む。これによっ
て、基準電圧Ｖｂ２によって規定された電流が流れるＭ
ＯＳＦＥＴＱ４のインピーダンスと、前記ＭＯＳＦＥＴ
Ｑ２の電流に比例した電流が流れるＭＯＳＦＥＴＱ３の
インピーダンスとの比に対応した出力電圧Ｖｏ（１）〜
Ｖｏ（Ｎ）が出力される。各増幅ユニットＵＲにおいて
も同様の動作が行われ、こうして各出力信号Ｖｏｕｔ
（１）〜Ｖｏｕｔ（Ｎ）には、入力信号Ｖｉｎ（１）〜
Ｖｉｎ（Ｎ）のレベルが最も高いチャネルｉの出力信号
Ｖｏｕｔ（ｉ）のみがハイレベルとなり、残余のチャネ
ルｊ（ｊ≠ｉ）の出力信号Ｖｏｕｔ（ｊ）がローレベル
となって、最大入力のチャネルが判定される。
【００３６】上述のように構成された最大入力検出回路
１において、本発明では、ＭＯＳＦＥＴＱ１のゲートに
接続されるべき入力端Ｄ１〜ＤＮ（総称するときには、
以下参照符Ｄで示す）と、該ゲートに接続されているア
ナログ増幅回路２の入力端Ａとの間に介在される結合容
量Ｃによって、該入力端Ａには、交流結合によって入力
信号Ｖｉｎが入力される。また、各入力端Ａは、フロー
ティング状態にあり、該入力端Ａに蓄えられている電荷
量に対応した電位差が結合容量Ｃの端子間に発生する。
前記電荷量を前記帰還回路Ｆによって制御して、各入力
端Ａに印加される入力信号Ｖｉｎの直流レベルを制御し
て、入力オフセットおよび直流成分の補償を行う。
１において、本発明では、ＭＯＳＦＥＴＱ１のゲートに
接続されるべき入力端Ｄ１〜ＤＮ（総称するときには、
以下参照符Ｄで示す）と、該ゲートに接続されているア
ナログ増幅回路２の入力端Ａとの間に介在される結合容
量Ｃによって、該入力端Ａには、交流結合によって入力
信号Ｖｉｎが入力される。また、各入力端Ａは、フロー
ティング状態にあり、該入力端Ａに蓄えられている電荷
量に対応した電位差が結合容量Ｃの端子間に発生する。
前記電荷量を前記帰還回路Ｆによって制御して、各入力
端Ａに印加される入力信号Ｖｉｎの直流レベルを制御し
て、入力オフセットおよび直流成分の補償を行う。
【００３７】ただし、前記抵抗Ｒを介してコンパレータ
ＣＭＰが入力端Ａに接続されるので、各入力端Ａは完全
なフローティングノードではなくなるけれども、抵抗Ｒ
の抵抗値と結合容量Ｃの静電容量とで決定される帰還回
路Ｆの時定数を大きく設定することによって、入力信号
Ｖｉｎの交流成分の変化速度に比べて、帰還信号の変化
速度を極めて遅くすることができる。このとき、発振を
防止して、負帰還制御を安定させるためには、帰還信号
がユニティゲインとなる周波数での入力信号Ｖｉｎに対
する該帰還信号の位相遅れを、１８０°未満の小さな値
に設定する必要がある。前記入力信号Ｖｉｎの周波数
は、たとえば数百ｋＨｚ〜数ＭＨｚであり、前記結合容
量Ｃおよび抵抗Ｒによる時定数は、帰還回路Ｆを介して
入力端Ａに帰還される帰還信号の周波数が数百Ｈｚとな
るように選ばれる。
ＣＭＰが入力端Ａに接続されるので、各入力端Ａは完全
なフローティングノードではなくなるけれども、抵抗Ｒ
の抵抗値と結合容量Ｃの静電容量とで決定される帰還回
路Ｆの時定数を大きく設定することによって、入力信号
Ｖｉｎの交流成分の変化速度に比べて、帰還信号の変化
速度を極めて遅くすることができる。このとき、発振を
防止して、負帰還制御を安定させるためには、帰還信号
がユニティゲインとなる周波数での入力信号Ｖｉｎに対
する該帰還信号の位相遅れを、１８０°未満の小さな値
に設定する必要がある。前記入力信号Ｖｉｎの周波数
は、たとえば数百ｋＨｚ〜数ＭＨｚであり、前記結合容
量Ｃおよび抵抗Ｒによる時定数は、帰還回路Ｆを介して
入力端Ａに帰還される帰還信号の周波数が数百Ｈｚとな
るように選ばれる。
【００３８】したがって、前記帰還信号は、入力信号Ｖ
ｉｎの時間的な平均値と出力基準レベルＶｒｅｆとの
差、すなわち前記増幅回路ユニットＵの入力オフセット
分に対応した電圧となる。各結合容量Ｃには、入力信号
Ｖｉｎの直流成分のレベルと、帰還信号によって定めら
れる入力端Ａの電位との差に応じた電荷が誘導される。
ｉｎの時間的な平均値と出力基準レベルＶｒｅｆとの
差、すなわち前記増幅回路ユニットＵの入力オフセット
分に対応した電圧となる。各結合容量Ｃには、入力信号
Ｖｉｎの直流成分のレベルと、帰還信号によって定めら
れる入力端Ａの電位との差に応じた電荷が誘導される。
【００３９】こうして、各増幅回路ユニットＵにどのよ
うな入力オフセットが生じていても、かつ各入力端Ｄへ
の入力信号Ｖｉｎがどのような直流レベルを有していて
も、前記結合容量Ｃによって前記入力オフセットおよび
直流成分に対応した電圧だけ、入力信号Ｖｉｎの電圧が
シフトされることになり、入力端Ａには、前記入力オフ
セットおよび直流成分を補償することができる入力信号
が入力される。
うな入力オフセットが生じていても、かつ各入力端Ｄへ
の入力信号Ｖｉｎがどのような直流レベルを有していて
も、前記結合容量Ｃによって前記入力オフセットおよび
直流成分に対応した電圧だけ、入力信号Ｖｉｎの電圧が
シフトされることになり、入力端Ａには、前記入力オフ
セットおよび直流成分を補償することができる入力信号
が入力される。
【００４０】したがって、各チャネルの入力信号Ｖｉｎ
の交流成分が増幅回路ユニットＵのダイナミックレンジ
内にそれぞれシフトされ、前述の図６で示すように、各
チャネルの増幅回路ユニットＵの入出力特性が相互に等
しくなって、各増幅回路ユニットＵを最も感度の高い状
態で使用することができる。
の交流成分が増幅回路ユニットＵのダイナミックレンジ
内にそれぞれシフトされ、前述の図６で示すように、各
チャネルの増幅回路ユニットＵの入出力特性が相互に等
しくなって、各増幅回路ユニットＵを最も感度の高い状
態で使用することができる。
【００４１】このようにして、本発明に従う最大入力検
出回路１では、ＭＯＳＦＥＴＱ１〜Ｑ５；Ｑ１１〜Ｑ１
５の製造条件等に起因して発生するオフセット電圧およ
び入力信号Ｖｉｎの直流成分のレベルに対応した直流電
圧をコンパレータＣＭＰで発生し、大きな時定数で入力
端Ａに負帰還するので、入力端Ｄに入力された電圧Ｖｉ
ｎは、前記オフセット電圧および直流成分のレベルが補
償されて入力端Ａに入力されることになり、各増幅回路
ユニットＵを最も感度の高い状態で使用することができ
る。また、帰還回路Ｆの時定数は充分大きく、入力信号
Ｖｉｎの交流成分に対しては帰還がかからず、正常な増
幅動作を行うことができる。
出回路１では、ＭＯＳＦＥＴＱ１〜Ｑ５；Ｑ１１〜Ｑ１
５の製造条件等に起因して発生するオフセット電圧およ
び入力信号Ｖｉｎの直流成分のレベルに対応した直流電
圧をコンパレータＣＭＰで発生し、大きな時定数で入力
端Ａに負帰還するので、入力端Ｄに入力された電圧Ｖｉ
ｎは、前記オフセット電圧および直流成分のレベルが補
償されて入力端Ａに入力されることになり、各増幅回路
ユニットＵを最も感度の高い状態で使用することができ
る。また、帰還回路Ｆの時定数は充分大きく、入力信号
Ｖｉｎの交流成分に対しては帰還がかからず、正常な増
幅動作を行うことができる。
【００４２】本発明の実施の他の形態について、図３お
よび図４に基づいて説明すれば以下のとおりである。
よび図４に基づいて説明すれば以下のとおりである。
【００４３】図３は、本発明の実施の他の形態の最大入
力検出回路１１の一部分の構成を示す図である。なお、
この図３では、１チャネル分の構成のみを示しており、
残余のチャネルについても同様の構成が設けられてい
る。この最大入力検出回路１１は、前述の最大入力検出
回路１に類似し、対応する部分には同一の参照符号を付
してその説明を省略する。
力検出回路１１の一部分の構成を示す図である。なお、
この図３では、１チャネル分の構成のみを示しており、
残余のチャネルについても同様の構成が設けられてい
る。この最大入力検出回路１１は、前述の最大入力検出
回路１に類似し、対応する部分には同一の参照符号を付
してその説明を省略する。
【００４４】注目すべきは、この最大入力検出回路１１
では、入力端Ｄと、結合容量Ｃとの間に第１のスイッチ
ング素子ＳＷＡが介在され、また帰還回路Ｆにおいて、
コンパレータＣＭＰと抵抗Ｒとの間に第２のスイッチン
グ素子ＳＷＢが介在されている。さらにまた、スイッチ
ング素子ＳＷＡ，ＳＷＢを切換制御するための制御回路
１２が設けられている。
では、入力端Ｄと、結合容量Ｃとの間に第１のスイッチ
ング素子ＳＷＡが介在され、また帰還回路Ｆにおいて、
コンパレータＣＭＰと抵抗Ｒとの間に第２のスイッチン
グ素子ＳＷＢが介在されている。さらにまた、スイッチ
ング素子ＳＷＡ，ＳＷＢを切換制御するための制御回路
１２が設けられている。
【００４５】最大入力の検出を行う通常動作時には、制
御回路１２は、制御信号ＣＮＴをローレベルとし、これ
によってスイッチング素子ＳＷＢが遮断して、帰還動作
が休止されるとともに、スイッチング素子ＳＷＡが入力
端Ｄ側に導通して、結合容量Ｃには入力信号Ｖｉｎが入
力されている。これに対して、入力基準レベルの補償時
には、前記制御信号ＣＮＴがハイレベルとされ、スイッ
チング素子ＳＷＢが導通して、帰還ループが形成される
とともに、スイッチング素子ＳＷＡが、図示しない入力
基準レベル発生源から与えられる入力基準レベルＶＡ側
に導通される。
御回路１２は、制御信号ＣＮＴをローレベルとし、これ
によってスイッチング素子ＳＷＢが遮断して、帰還動作
が休止されるとともに、スイッチング素子ＳＷＡが入力
端Ｄ側に導通して、結合容量Ｃには入力信号Ｖｉｎが入
力されている。これに対して、入力基準レベルの補償時
には、前記制御信号ＣＮＴがハイレベルとされ、スイッ
チング素子ＳＷＢが導通して、帰還ループが形成される
とともに、スイッチング素子ＳＷＡが、図示しない入力
基準レベル発生源から与えられる入力基準レベルＶＡ側
に導通される。
【００４６】これによって、前述の最大入力検出回路１
では、帰還回路Ｆによって、入力信号Ｖｉｎの直流成分
および低周波成分に対応して出力電圧Ｖｏｕｔがほぼ一
定となるように制御されているのに対して、この最大入
力検出回路１１では、スイッチング素子ＳＷＡ，ＳＷＢ
が制御されて、結合容量Ｃへの入力信号は所望の入力基
準レベルＶＡとなり、かつ帰還回路Ｆが動作状態となる
ために、各出力信号Ｖｏｕｔはほぼ所望とする出力基準
レベルＶＢとなる。こうして、たとえば検出動作の開始
時などにスイッチング素子ＳＷＡ，ＳＷＢが制御され
て、結合容量Ｃには、前記入力基準レベルＶＡと入力信
号Ｖｉｎの直流成分のレベルとの差に対応した電荷が蓄
積される。
では、帰還回路Ｆによって、入力信号Ｖｉｎの直流成分
および低周波成分に対応して出力電圧Ｖｏｕｔがほぼ一
定となるように制御されているのに対して、この最大入
力検出回路１１では、スイッチング素子ＳＷＡ，ＳＷＢ
が制御されて、結合容量Ｃへの入力信号は所望の入力基
準レベルＶＡとなり、かつ帰還回路Ｆが動作状態となる
ために、各出力信号Ｖｏｕｔはほぼ所望とする出力基準
レベルＶＢとなる。こうして、たとえば検出動作の開始
時などにスイッチング素子ＳＷＡ，ＳＷＢが制御され
て、結合容量Ｃには、前記入力基準レベルＶＡと入力信
号Ｖｉｎの直流成分のレベルとの差に対応した電荷が蓄
積される。
【００４７】したがって、図４で示すように、入力信号
Ｖｉｎの直流成分のレベルＶＤＣが入力基準レベルＶＡ
とずれていても、そのずれを補償して、各増幅回路ユニ
ットＵの動作点電位と入力基準レベルとが一致するよう
に、入力信号Ｖｉｎの電位がシフトされる。こうして入
力基準レベルＶＡに入力信号Ｖｉｎの直流成分のレベル
ＶＤＣを一致させることができ、正確な最大値の検出動
作を行うことができる。
Ｖｉｎの直流成分のレベルＶＤＣが入力基準レベルＶＡ
とずれていても、そのずれを補償して、各増幅回路ユニ
ットＵの動作点電位と入力基準レベルとが一致するよう
に、入力信号Ｖｉｎの電位がシフトされる。こうして入
力基準レベルＶＡに入力信号Ｖｉｎの直流成分のレベル
ＶＤＣを一致させることができ、正確な最大値の検出動
作を行うことができる。
【００４８】なお、上述の実施の形態では、アナログ増
幅回路２を非反転型の増幅回路としたけれども、反転型
の増幅回路であってもよく、この場合には、各帰還回路
ＦにおけるコンパレータＣＭＰへの入力極性を逆、すな
わち出力基準レベルＶｒｅｆ，ＶＢを反転入力端子に、
出力信号Ｖｏｕｔを非反転入力端子に入力すればよい。
さらにまた、アナログ増幅回路２が非反転の増幅回路で
あるときには、帰還回路Ｆにおいて、コンパレータＣＭ
Ｐに代えて、インバータを用いることができる。この場
合、インバータの動作点（反転電圧）が出力基準レベル
Ｖｒｅｆ，ＶＢとなる。
幅回路２を非反転型の増幅回路としたけれども、反転型
の増幅回路であってもよく、この場合には、各帰還回路
ＦにおけるコンパレータＣＭＰへの入力極性を逆、すな
わち出力基準レベルＶｒｅｆ，ＶＢを反転入力端子に、
出力信号Ｖｏｕｔを非反転入力端子に入力すればよい。
さらにまた、アナログ増幅回路２が非反転の増幅回路で
あるときには、帰還回路Ｆにおいて、コンパレータＣＭ
Ｐに代えて、インバータを用いることができる。この場
合、インバータの動作点（反転電圧）が出力基準レベル
Ｖｒｅｆ，ＶＢとなる。
【００４９】また、前記アナログ増幅回路２には、たと
えば本件出願人が先に特願平７−１２５３７２号で示し
たような他の構成が用いられてもよい。
えば本件出願人が先に特願平７−１２５３７２号で示し
たような他の構成が用いられてもよい。
【００５０】
【発明の効果】請求項１の発明に係る多入力多出力競合
型増幅回路は、以上のように、相互に競合した動作を行
う複数チャネルのアナログ演算増幅回路の入力端を結合
容量によってフローティングとし、該入力端に、帰還回
路によって作成した出力端の電圧と出力基準レベルとの
差の低周波成分を負帰還する。
型増幅回路は、以上のように、相互に競合した動作を行
う複数チャネルのアナログ演算増幅回路の入力端を結合
容量によってフローティングとし、該入力端に、帰還回
路によって作成した出力端の電圧と出力基準レベルとの
差の低周波成分を負帰還する。
【００５１】それゆえ、各チャネルがどのような入力オ
フセットを有していても、かつ各チャネルの入力信号が
どのような直流成分を有していても、その入力オフセッ
トおよび直流成分に対応した電位差だけ、結合容量によ
って入力信号の電位がシフトされ、低周波で現れる各チ
ャネルの前記入力オフセットおよび直流成分を補償する
ことができる。これによって、入力信号のうち、帰還の
かからない交流成分が演算増幅回路のダイナミックレン
ジ内にシフトされ、該交流成分のみに正確に対応した増
幅動作を行うことができる。
フセットを有していても、かつ各チャネルの入力信号が
どのような直流成分を有していても、その入力オフセッ
トおよび直流成分に対応した電位差だけ、結合容量によ
って入力信号の電位がシフトされ、低周波で現れる各チ
ャネルの前記入力オフセットおよび直流成分を補償する
ことができる。これによって、入力信号のうち、帰還の
かからない交流成分が演算増幅回路のダイナミックレン
ジ内にシフトされ、該交流成分のみに正確に対応した増
幅動作を行うことができる。
【００５２】したがって、各チャネルの入力信号間の微
少な差を検出して増幅を行うことができ、感度を向上す
ることができる。また、該多入力多出力競合型増幅回路
が最大値または最小値のチャネルの検出回路として用い
られた場合には、高精度に前記最大値または最小値のチ
ャネルを検出することができる。
少な差を検出して増幅を行うことができ、感度を向上す
ることができる。また、該多入力多出力競合型増幅回路
が最大値または最小値のチャネルの検出回路として用い
られた場合には、高精度に前記最大値または最小値のチ
ャネルを検出することができる。
【００５３】また請求項２の発明に係る多入力多出力競
合型増幅回路は、以上のように、第１および第２のスイ
ッチング手段を切換制御して、帰還ループを遮断してい
る状態で、入力信号として入力基準レベルを入力して、
実際の入力信号の直流レベルと入力基準レベルとの差に
対応した電荷を結合容量に蓄積する。
合型増幅回路は、以上のように、第１および第２のスイ
ッチング手段を切換制御して、帰還ループを遮断してい
る状態で、入力信号として入力基準レベルを入力して、
実際の入力信号の直流レベルと入力基準レベルとの差に
対応した電荷を結合容量に蓄積する。
【００５４】それゆえ、通常の増幅時には、演算増幅回
路には、前記直流レベルと入力基準レベルとのずれが補
償された入力信号が入力されることになり、さらに精度
を向上することができる。
路には、前記直流レベルと入力基準レベルとのずれが補
償された入力信号が入力されることになり、さらに精度
を向上することができる。
【図１】本発明の実施の一形態の多入力多出力競合型増
幅回路である最大入力検出回路の電気的構成を示す図で
ある。
幅回路である最大入力検出回路の電気的構成を示す図で
ある。
【図２】前記最大入力検出回路におけるアナログ増幅回
路の具体的な一構成例を示す電気回路図である。
路の具体的な一構成例を示す電気回路図である。
【図３】本発明の実施の他の形態の多入力多出力競合型
増幅回路である最大入力検出回路の一部分の電気的構成
を示すブロック図である。
増幅回路である最大入力検出回路の一部分の電気的構成
を示すブロック図である。
【図４】図３で示す最大入力検出回路の動作を説明する
ための波形図である。
ための波形図である。
【図５】多入力多出力競合型増幅回路の一例を説明する
ための図である。
ための図である。
【図６】図５で示す競合型増幅回路の理想的な入出力特
性を示すグラフである。
性を示すグラフである。
【図７】図５で示す競合型増幅回路の実際の入出力特性
を示すグラフである。
を示すグラフである。
１ 最大入力検出回路（多入力多出力競合型増幅回
路） ２ アナログ増幅回路 ３ 電源ライン ４ 電源ライン １１ 最大入力検出回路（多入力多出力競合型増幅回
路） １２ 制御回路（制御手段） Ａ 入力端 Ｂ 出力端 Ｃ 結合容量 ＣＭＰ コンパレータ Ｄ 入力端 Ｆ 帰還回路 Ｑ１〜Ｑ５ ＭＯＳＦＥＴ Ｑ１１〜Ｑ１５ ＭＯＳＦＥＴ Ｒ 抵抗 ＳＷＡ スイッチング素子（第１のスイッチング手
段） ＳＷＢ スイッチング素子（第２のスイッチング手
段） Ｕ 増幅回路ユニット（アナログ演算増幅回路） ＵＦ，ＵＲ 増幅ユニット
路） ２ アナログ増幅回路 ３ 電源ライン ４ 電源ライン １１ 最大入力検出回路（多入力多出力競合型増幅回
路） １２ 制御回路（制御手段） Ａ 入力端 Ｂ 出力端 Ｃ 結合容量 ＣＭＰ コンパレータ Ｄ 入力端 Ｆ 帰還回路 Ｑ１〜Ｑ５ ＭＯＳＦＥＴ Ｑ１１〜Ｑ１５ ＭＯＳＦＥＴ Ｒ 抵抗 ＳＷＡ スイッチング素子（第１のスイッチング手
段） ＳＷＢ スイッチング素子（第２のスイッチング手
段） Ｕ 増幅回路ユニット（アナログ演算増幅回路） ＵＦ，ＵＲ 増幅ユニット
Claims (2)
- 【請求項１】相互に競合した動作を行う複数チャネルの
アナログ演算増幅回路を備え、或るチャネルの演算増幅
回路の入力端の電圧が増加または減少のいずれか一方と
なることによって、その演算増幅回路の出力端の電圧が
前記増加または減少のいずれか一方となり、残余の演算
増幅回路の出力端の電圧が前記増加または減少のいずれ
か他方となる多入力多出力競合型増幅回路において、 前記各入力端に介在され、該入力端に交流結合によって
入力信号を入力するための結合容量と、 前記各チャネル毎に設けられ、出力端の電圧と予め定め
る出力基準レベルとを比較し、両者の差の低周波成分に
応じた帰還信号を前記入力端に負帰還する帰還回路とを
含むことを特徴とする多入力多出力競合型増幅回路。 - 【請求項２】入力基準レベル発生源と、 前記入力信号として前記入力基準レベル発生源で発生さ
れた予め定める入力基準レベルを入力する第１のスイッ
チング手段と、 前記帰還回路と入力端との間に介在される第２のスイッ
チング手段と、 第１および第２のスイッチング手段の切換制御を行う制
御手段とを含むことを特徴とする請求項１記載の多入力
多出力競合型増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10046196A JP3388088B2 (ja) | 1996-04-22 | 1996-04-22 | 多入力多出力競合型増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10046196A JP3388088B2 (ja) | 1996-04-22 | 1996-04-22 | 多入力多出力競合型増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09288706A JPH09288706A (ja) | 1997-11-04 |
| JP3388088B2 true JP3388088B2 (ja) | 2003-03-17 |
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ID=14274556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10046196A Expired - Fee Related JP3388088B2 (ja) | 1996-04-22 | 1996-04-22 | 多入力多出力競合型増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3388088B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008311863A (ja) * | 2007-06-13 | 2008-12-25 | Toshiba Corp | 多入力多出力増幅器とこれを用いたアクティブインダクタ、フィルタ及び無線通信装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5234770A (en) * | 1975-08-01 | 1977-03-16 | Nec Corp | Detection circuit of multiple input maximum value |
| JPH02221870A (ja) * | 1989-02-22 | 1990-09-04 | Toshiba Corp | 最大値検出回路及び最小値検出回路 |
| JP3176821B2 (ja) * | 1995-05-24 | 2001-06-18 | シャープ株式会社 | 入力判定回路 |
-
1996
- 1996-04-22 JP JP10046196A patent/JP3388088B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09288706A (ja) | 1997-11-04 |
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