JP3004019B2 - 発振回路 - Google Patents
発振回路Info
- Publication number
- JP3004019B2 JP3004019B2 JP63221492A JP22149288A JP3004019B2 JP 3004019 B2 JP3004019 B2 JP 3004019B2 JP 63221492 A JP63221492 A JP 63221492A JP 22149288 A JP22149288 A JP 22149288A JP 3004019 B2 JP3004019 B2 JP 3004019B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- amplitude
- current
- control
- oscillation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000010355 oscillation Effects 0.000 title claims description 24
- 239000003990 capacitor Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L5/00—Automatic control of voltage, current, or power
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Description
【発明の詳細な説明】 本発明は、制御端子における制御電圧により制御しう
る増幅器であって、この増幅器の入力端および出力端間
に配置した帰還回路を有する増幅器と、検出した振幅に
応じて発振振幅を制御する振幅検出器および互いに逆の
極性の電流を前記の制御端子に供給する第１および第２
電流源を有する振幅制御器であって、これら第１および
第２電流源のうちの少なくとも一方の電流源をこの振幅
制御器によって制御しうるようにした当該振幅制御器と
を具える発振回路に関するものである。
る増幅器であって、この増幅器の入力端および出力端間
に配置した帰還回路を有する増幅器と、検出した振幅に
応じて発振振幅を制御する振幅検出器および互いに逆の
極性の電流を前記の制御端子に供給する第１および第２
電流源を有する振幅制御器であって、これら第１および
第２電流源のうちの少なくとも一方の電流源をこの振幅
制御器によって制御しうるようにした当該振幅制御器と
を具える発振回路に関するものである。
この種類の発振回路は欧州特許出願EP 50583号の第２
図に開示されており既知である。制御端子に異なる極性
の電流を供給する２つの電流源を有する電圧制御システ
ムは、既知のように電流源のインピーダンスが高いこと
により高感度な制御システムを構成する。従って小さな
電流変化が大きな電圧変化に変換される。
図に開示されており既知である。制御端子に異なる極性
の電流を供給する２つの電流源を有する電圧制御システ
ムは、既知のように電流源のインピーダンスが高いこと
により高感度な制御システムを構成する。従って小さな
電流変化が大きな電圧変化に変換される。
この既知の発振回路では、発振電圧の負および正のゆ
らぎに応じて制御電圧を生ぜしめる。従って安定な制御
を行なうためには、制御電圧の平均値を安定化させる必
要があり、これには追加の素子の形態の追加の工程を必
要とする。しかし、追加の素子は追加の雑音源や、集積
回路における追加の基板表面積を意味する。
らぎに応じて制御電圧を生ぜしめる。従って安定な制御
を行なうためには、制御電圧の平均値を安定化させる必
要があり、これには追加の素子の形態の追加の工程を必
要とする。しかし、追加の素子は追加の雑音源や、集積
回路における追加の基板表面積を意味する。
既知の集積化発振回路では、一方の電流源が高電源電
圧点に接続された第1PMOSトランジスタの電流通路を有
し、他方の電流源が抵抗を経て低電源電圧点に接続され
たNMOSトランジスタの通路を有している。第1PMOSトラ
ンジスタの制御電極は他のMOSトランジスタの電流通路
を経て、ダイオードとして接続された第２および第3PMO
Sトランジスタ間の相互接続点に接続されている。これ
らダイオードの直列接続回路は一端で高電源電圧点に接
続され、他端で基準電流源を経て低電源電圧点に接続さ
れている。前記の他のMOSトランジスタの制御電極は前
記のダイオードの直列回路間の相互接続点に接続されて
いる。発振電圧はキャパシタを経て第1PMOSトランジス
タの制御電極に結合されている。また、第1PMOSトラン
ジスタとNMOSトランジスタとの直列接続電流路に対し並
列に第5PMOSトランジスタの電流路が設けられ、この第5
PMOSトランジスタの制御電極が第1PMOSトランジスタお
よび前記のNMOSトランジスタの電流路間に接続されてい
る。前記のキャパシタを経て結合される発振電圧は第1P
MOSトランジスタの制御電極に電圧ゆらぎを生ぜしめ
る。これらの電圧ゆらぎの極性に応じて、前記の他のMO
Sトランジスタの制御電極における電圧の大きさに殆ど
依存しない電流がこの他のMOSトランジスタを一方向で
流れるか、或いはこの他のMOSトランジスタの制御電極
における電圧に指数関数的に依存する電流がこの他のMO
Sトランジスタを反対方向で流れる。前記の他のMOSトラ
ンジスタがそのしきい値よりも低い値で動作するという
事実の為に生じる指数関数的依存性は指数関数的温度依
存性を意味する。前記のほぼ一定な電流と前記の指数関
数的に依存する電流との間の（非対称）平衡によって保
持される第1PMOSトランジスタの制御電圧の平均値は特
に後者の電流に影響を及ぼすパラメータの広がり、例え
ば温度に影響されやすい。NMOSトランジスタを低電源電
圧点に接続する抵抗は、大きな基板表面積を必要とする
不所望な素子である。殆ど温度に依存しない動作を必要
とする場合には、抵抗を金属膜抵抗として構成すること
ができ、この場合追加の接続ピンを集積回路上に設ける
必要がある。
圧点に接続された第1PMOSトランジスタの電流通路を有
し、他方の電流源が抵抗を経て低電源電圧点に接続され
たNMOSトランジスタの通路を有している。第1PMOSトラ
ンジスタの制御電極は他のMOSトランジスタの電流通路
を経て、ダイオードとして接続された第２および第3PMO
Sトランジスタ間の相互接続点に接続されている。これ
らダイオードの直列接続回路は一端で高電源電圧点に接
続され、他端で基準電流源を経て低電源電圧点に接続さ
れている。前記の他のMOSトランジスタの制御電極は前
記のダイオードの直列回路間の相互接続点に接続されて
いる。発振電圧はキャパシタを経て第1PMOSトランジス
タの制御電極に結合されている。また、第1PMOSトラン
ジスタとNMOSトランジスタとの直列接続電流路に対し並
列に第5PMOSトランジスタの電流路が設けられ、この第5
PMOSトランジスタの制御電極が第1PMOSトランジスタお
よび前記のNMOSトランジスタの電流路間に接続されてい
る。前記のキャパシタを経て結合される発振電圧は第1P
MOSトランジスタの制御電極に電圧ゆらぎを生ぜしめ
る。これらの電圧ゆらぎの極性に応じて、前記の他のMO
Sトランジスタの制御電極における電圧の大きさに殆ど
依存しない電流がこの他のMOSトランジスタを一方向で
流れるか、或いはこの他のMOSトランジスタの制御電極
における電圧に指数関数的に依存する電流がこの他のMO
Sトランジスタを反対方向で流れる。前記の他のMOSトラ
ンジスタがそのしきい値よりも低い値で動作するという
事実の為に生じる指数関数的依存性は指数関数的温度依
存性を意味する。前記のほぼ一定な電流と前記の指数関
数的に依存する電流との間の（非対称）平衡によって保
持される第1PMOSトランジスタの制御電圧の平均値は特
に後者の電流に影響を及ぼすパラメータの広がり、例え
ば温度に影響されやすい。NMOSトランジスタを低電源電
圧点に接続する抵抗は、大きな基板表面積を必要とする
不所望な素子である。殆ど温度に依存しない動作を必要
とする場合には、抵抗を金属膜抵抗として構成すること
ができ、この場合追加の接続ピンを集積回路上に設ける
必要がある。
本発明の第１の目的は、セット・アップが簡単で素子
数を減少せしめた前述した種類の発振回路を提供せんと
するにある。
数を減少せしめた前述した種類の発振回路を提供せんと
するにある。
本発明の第２の目的は、抵抗が設けられておらず、す
べての同じ温度特性を有する素子の個数を少なくでき、
指数関数的温度依存性が少なく、従ってより一層安定な
制御を行いうる発振回路を提供せんとするにある。
べての同じ温度特性を有する素子の個数を少なくでき、
指数関数的温度依存性が少なく、従ってより一層安定な
制御を行いうる発振回路を提供せんとするにある。
本発明発振回路は、制御端子における制御電圧により
制御しうる増幅器であって、この増幅器の入力端および
出力端間に配置した帰還回路を有する増幅器と、それぞ
れ第１および第２導電型の第１および第２トランジスタ
の電流通路の直列回路を有する振幅検出器であって、第
１トランジスタの制御電極が前記帰還回路に接続され、
第２トランジスタの制御電極がこれら第１および第２ト
ランジスタ間の第１相互接続点に接続され、発振周期の
多くとも２分の１の期間中に第１および第２トランジス
タにより振幅を検出するようにした当該振幅検出器と、
互いに逆の極性の電流を前記制御端子に供給する第１お
よび第２電流源を有する振幅制御器であって、これら第
１および第２電流源のうちの少なくとも一方の電流源
が、検出された振幅に応じて発振振幅を制御するように
この一方の電流源によって生ぜしめられる電流を制御す
るために前記第１相互接続点に結合されている当該振幅
制御器とを具えていることを特徴とする。
制御しうる増幅器であって、この増幅器の入力端および
出力端間に配置した帰還回路を有する増幅器と、それぞ
れ第１および第２導電型の第１および第２トランジスタ
の電流通路の直列回路を有する振幅検出器であって、第
１トランジスタの制御電極が前記帰還回路に接続され、
第２トランジスタの制御電極がこれら第１および第２ト
ランジスタ間の第１相互接続点に接続され、発振周期の
多くとも２分の１の期間中に第１および第２トランジス
タにより振幅を検出するようにした当該振幅検出器と、
互いに逆の極性の電流を前記制御端子に供給する第１お
よび第２電流源を有する振幅制御器であって、これら第
１および第２電流源のうちの少なくとも一方の電流源
が、検出された振幅に応じて発振振幅を制御するように
この一方の電流源によって生ぜしめられる電流を制御す
るために前記第１相互接続点に結合されている当該振幅
制御器とを具えていることを特徴とする。
本発明によれば所定の一方の極性のゆらぎに基づいて
制御を行なう為に、必要とする素子数は少なくて足り
る。その理由は、振幅の大きさを最早や平均（浮動）値
と比較する必要がなく、例えば電源電圧の一方或いはト
ランジスタのしきい値電圧と比較すれば良いためであ
る。
制御を行なう為に、必要とする素子数は少なくて足り
る。その理由は、振幅の大きさを最早や平均（浮動）値
と比較する必要がなく、例えば電源電圧の一方或いはト
ランジスタのしきい値電圧と比較すれば良いためであ
る。
図面につき本発明を説明する。
第１図は、本発明による発振回路の一例を示す。この
発振回路は電源端子VDDおよびVSS間に直列に接続された
トランジスタN1およびP1を有する増幅器を具えている。
これらトランジスタの相互接続点K1とトランジスタN1の
制御端子との間には例えば半導体遅延線DLの形態の帰還
回路網が接続されている。この遅延線DLの長さと、この
遅延線の、シート抵抗およびシートキャパシタンスのよ
うな処理変数とが発振周波数を決定する。トランジスタ
N2およびP2の直列接続回路より成る振幅検出器の入力端
は前記の相互接続点K1に接続されている。これらトラン
ジスタN2およびP2の相互接続点K2である振幅検出器の出
力端子はトランジスタP3の制御電極に接続されており、
このトランジスタP3はトランジスタN3と直列に接続され
ている。トランジスタN3の制御端子は、Irefに等しい或
いは比例する導通電流と関連する基準電圧を受ける。従
ってトランジスタP3およびN3は電流源を構成する。これ
らトランジスタP3およびN3の相互接続点K3はトランジス
タP1の制御端子に接続されている。前記の相互接続点K2
およびK3には緩衝キャパシタC2およびC3がそれぞれ接続
されている。これらキャパシタの積分効果の為に、これ
らキャパシタは制御感度をわずかに減少させる。
発振回路は電源端子VDDおよびVSS間に直列に接続された
トランジスタN1およびP1を有する増幅器を具えている。
これらトランジスタの相互接続点K1とトランジスタN1の
制御端子との間には例えば半導体遅延線DLの形態の帰還
回路網が接続されている。この遅延線DLの長さと、この
遅延線の、シート抵抗およびシートキャパシタンスのよ
うな処理変数とが発振周波数を決定する。トランジスタ
N2およびP2の直列接続回路より成る振幅検出器の入力端
は前記の相互接続点K1に接続されている。これらトラン
ジスタN2およびP2の相互接続点K2である振幅検出器の出
力端子はトランジスタP3の制御電極に接続されており、
このトランジスタP3はトランジスタN3と直列に接続され
ている。トランジスタN3の制御端子は、Irefに等しい或
いは比例する導通電流と関連する基準電圧を受ける。従
ってトランジスタP3およびN3は電流源を構成する。これ
らトランジスタP3およびN3の相互接続点K3はトランジス
タP1の制御端子に接続されている。前記の相互接続点K2
およびK3には緩衝キャパシタC2およびC3がそれぞれ接続
されている。これらキャパシタの積分効果の為に、これ
らキャパシタは制御感度をわずかに減少させる。
第１図に示す回路の動作は以下の通りである。始動時
にトランジスタN2,P2およびP3は阻止状態にある。次に
基準電流がトランジスタN3をして相互接続点K3における
制御電圧を減少せしめる為、トランジスタP1が高程度に
導通する。このトランジスタP1を流れる電流が発振条件
を満足させる程度に十分大きくなると直ちに発振が開始
する。次にトランジスタN2が正の発振ゆらぎを電流に変
換し、この電流をキャパシタC2で積分せしめる。従っ
て、キャパシタC2の両端間の電圧が減少し、その結果ト
ランジスタP3が導通する。従って、相互接続点K3におけ
る電位が増大し、トランジスタP1を通る電流通路が低い
値に調整される。
にトランジスタN2,P2およびP3は阻止状態にある。次に
基準電流がトランジスタN3をして相互接続点K3における
制御電圧を減少せしめる為、トランジスタP1が高程度に
導通する。このトランジスタP1を流れる電流が発振条件
を満足させる程度に十分大きくなると直ちに発振が開始
する。次にトランジスタN2が正の発振ゆらぎを電流に変
換し、この電流をキャパシタC2で積分せしめる。従っ
て、キャパシタC2の両端間の電圧が減少し、その結果ト
ランジスタP3が導通する。従って、相互接続点K3におけ
る電位が増大し、トランジスタP1を通る電流通路が低い
値に調整される。
第２図は本発明による発振回路の第２の例を示す。こ
の発振回路は例えば遅延線DLを介して帰還される増幅器
N1/P1を有する。この増幅器の出力端に接続され振幅検
出器N2/P2は基準電流源N3と直列に接続された電流源P3
を制御する。増幅器N1/P1はトランジスタP4を経て給電
される。このトランジスタP4の制御電極は電流源P3およ
びN3間の相互接続点K3に接続されている。このトランジ
スタP4は当業者にとって明らかなように迅速な始動を達
成するためにも設けられているものである。尚、第１お
よび２図におけるトランジスタN4はトランジスタN3とで
電流ミラーを構成し、基準電流でトランジスタN3をバイ
アスする作用をする。
の発振回路は例えば遅延線DLを介して帰還される増幅器
N1/P1を有する。この増幅器の出力端に接続され振幅検
出器N2/P2は基準電流源N3と直列に接続された電流源P3
を制御する。増幅器N1/P1はトランジスタP4を経て給電
される。このトランジスタP4の制御電極は電流源P3およ
びN3間の相互接続点K3に接続されている。このトランジ
スタP4は当業者にとって明らかなように迅速な始動を達
成するためにも設けられているものである。尚、第１お
よび２図におけるトランジスタN4はトランジスタN3とで
電流ミラーを構成し、基準電流でトランジスタN3をバイ
アスする作用をする。
第１図は、本発明による発振回路の第１実施例を示す回
路図、 第２図は、本発明による発振回路の第２実施例を示す回
路図である。 DL……遅延線 N1/P1……増幅器 N2/P2……振幅検出器 N3/P3……電流源
路図、 第２図は、本発明による発振回路の第２実施例を示す回
路図である。 DL……遅延線 N1/P1……増幅器 N2/P2……振幅検出器 N3/P3……電流源
Claims (2)
- 【請求項１】制御端子（K3）における制御電圧により制
御しうる増幅器（N1）であって、この増幅器の入力端お
よび出力端（K1）間に配置した帰還回路（DL）を有する
増幅器（N1）と、 それぞれ第１および第２導電型の第１および第２トラン
ジスタ（N2,P2）の電流通路の直列回路を有する振幅検
出器であって、第１トランジスタ（N2）の制御電極が前
記帰還回路（DL）に接続され、第２トランジスタ（P2）
の制御電極がこれら第１および第２トランジスタ（N2,P
2）間の第１相互接続点（K2）に接続され、発振周期の
多くとも２分の１の期間中に第１および第２トランジス
タ（N2,P2）により振幅を検出するようにした当該振幅
検出器と、 互いに逆の極性の電流を前記制御端子（K3）に供給する
第１および第２電流源（N3,P3）を有する振幅制御器（N
3,P3）であって、これら第１および第２電流源（N3,
P3）のうちの少なくとも一方の電流源が、検出された振
幅に応じて発振振幅を制御するようにこの一方の電流源
によって生ぜしめられる電流を制御するために前記第１
相互接続点（K2）に結合されている当該振幅制御器
（N3,P3）と を具えていることを特徴とする発振回路。 - 【請求項２】請求項１に記載の発振回路において、前記
第１相互接続点（K2）と２つの電源端子（VDD,VSS）の
うちの一方の電源端子との間に第１緩衝キャパシタ
（C2）が設けられているか、あるいは前記制御端子
（K3）と２つの電源端子のうちの一方の電源端子との間
に第２緩衝キャパシタ（C3）が設けられているか、或い
は前記の第１および第２緩衝キャパシタの双方が設けら
れていることを特徴とする発振回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8702122 | 1987-09-08 | ||
| NL8702122A NL8702122A (nl) | 1987-09-08 | 1987-09-08 | Oscillatorschakeling met amplituderegelaar. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6472603A JPS6472603A (en) | 1989-03-17 |
| JP3004019B2 true JP3004019B2 (ja) | 2000-01-31 |
Family
ID=19850572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63221492A Expired - Lifetime JP3004019B2 (ja) | 1987-09-08 | 1988-09-06 | 発振回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4901037A (ja) |
| EP (1) | EP0307988B1 (ja) |
| JP (1) | JP3004019B2 (ja) |
| KR (1) | KR970004438B1 (ja) |
| DE (1) | DE3879832T2 (ja) |
| NL (1) | NL8702122A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5073900A (en) * | 1990-03-19 | 1991-12-17 | Mallinckrodt Albert J | Integrated cellular communications system |
| JPH11514184A (ja) * | 1996-08-07 | 1999-11-30 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 発振器 |
| US7295081B2 (en) * | 2005-08-29 | 2007-11-13 | Micron Technology, Inc. | Time delay oscillator for integrated circuits |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH642228B (fr) * | 1980-10-16 | Ebauches Electroniques Sa | Convertisseur d'une tension alternative en un courant continu et circuit oscillateur comprenant de convertisseur. | |
| DE3223338C2 (de) * | 1982-06-23 | 1987-02-19 | EUROSIL electronic GmbH, 8057 Eching | Integrierte Feldeffekttransistor-Oszillatorschaltung |
| NL8304085A (nl) * | 1983-11-29 | 1985-06-17 | Philips Nv | Oscillatorschakeling. |
| US4560958A (en) * | 1984-02-24 | 1985-12-24 | Tektronix, Inc. | State variable oscillator having improved rejection of leveler-induced distortion |
-
1987
- 1987-09-08 NL NL8702122A patent/NL8702122A/nl not_active Application Discontinuation
-
1988
- 1988-08-31 DE DE88201860T patent/DE3879832T2/de not_active Expired - Fee Related
- 1988-08-31 EP EP88201860A patent/EP0307988B1/en not_active Expired - Lifetime
- 1988-09-01 US US07/239,574 patent/US4901037A/en not_active Expired - Lifetime
- 1988-09-06 KR KR1019880011481A patent/KR970004438B1/ko not_active IP Right Cessation
- 1988-09-06 JP JP63221492A patent/JP3004019B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR970004438B1 (ko) | 1997-03-27 |
| DE3879832D1 (de) | 1993-05-06 |
| JPS6472603A (en) | 1989-03-17 |
| KR890005967A (ko) | 1989-05-18 |
| NL8702122A (nl) | 1989-04-03 |
| EP0307988A1 (en) | 1989-03-22 |
| EP0307988B1 (en) | 1993-03-31 |
| US4901037A (en) | 1990-02-13 |
| DE3879832T2 (de) | 1993-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2592234B2 (ja) | 半導体装置 | |
| EP0000844B1 (en) | Semiconductor circuit arrangement for controlling a controlled device. | |
| US5130635A (en) | Voltage regulator having bias current control circuit | |
| US4051392A (en) | Circuit for starting current flow in current amplifier circuits | |
| US5084668A (en) | System for sensing and/or controlling the level of current in a transistor | |
| US5365161A (en) | Stabilized voltage supply | |
| KR100292898B1 (ko) | 회로출력단자에서오버슈트를방지할수있는정전압회로 | |
| US4437023A (en) | Current mirror source circuitry | |
| JPH1153039A (ja) | 定電圧発生回路 | |
| EP0121793B1 (en) | Cmos circuits with parameter adapted voltage regulator | |
| JP3822781B2 (ja) | 安定化電源回路 | |
| JP3004019B2 (ja) | 発振回路 | |
| US20020158679A1 (en) | Voltage control circuit | |
| US6329884B1 (en) | Oscillator circuit with current limiting devices | |
| JP3531129B2 (ja) | 電源回路 | |
| JPS6234281B2 (ja) | ||
| US5617056A (en) | Base current compensation circuit | |
| US4996499A (en) | Amplitude stabilized oscillator amplifier | |
| US6072306A (en) | Variation-compensated bias current generator | |
| US5892376A (en) | High-speed/high-slew-rate tri-modal all bipolar buffer/switch and method thereof | |
| JP2565528B2 (ja) | ヒステリシスコンパレータ回路 | |
| JPH06100939B2 (ja) | 電源回路 | |
| JP2647208B2 (ja) | Ａ級プッシュプル出力回路 | |
| JPS61117613A (ja) | 電流制限付定電圧電源回路 | |
| JPH0424813A (ja) | 定電圧回路 |