JPS5924267A - 複数電圧チエツク方式 - Google Patents
複数電圧チエツク方式Info
- Publication number
- JPS5924267A JPS5924267A JP57134468A JP13446882A JPS5924267A JP S5924267 A JPS5924267 A JP S5924267A JP 57134468 A JP57134468 A JP 57134468A JP 13446882 A JP13446882 A JP 13446882A JP S5924267 A JPS5924267 A JP S5924267A
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- JP
- Japan
- Prior art keywords
- reference value
- signal
- signals
- output
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/0038—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller (comparing pulses or pulse trains according to amplitude)
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measuring Instrument Details And Bridges, And Automatic Balancing Devices (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電圧チェック方式に関し、特に複数の電圧信号
を同時にチェックするための電圧チェック方式に関する
ものである。
を同時にチェックするための電圧チェック方式に関する
ものである。
電圧チェック回路は、入力信号のレベル會予め定められ
ている基準値と比較することにより良否を判別するもの
であって、各種の錯視回路に多く用いられている。そし
て、近年に於いては、監視個所を増加することによって
より精度の高い監視が行なわれており、これに伴なって
電圧チェックを必要とする入力信号数も大幅に増加して
いる。
ている基準値と比較することにより良否を判別するもの
であって、各種の錯視回路に多く用いられている。そし
て、近年に於いては、監視個所を増加することによって
より精度の高い監視が行なわれており、これに伴なって
電圧チェックを必要とする入力信号数も大幅に増加して
いる。
この場合、従来一般に用いられている電圧チェックは、
入力信号を順次選択的に取り込むことにより、ｎ個の入
力信号をシリアルにチェックするものあるいは入力信号
の数に一致する電圧チェック回路を用いてパラレルにチ
ェックを行なうものが用いられていた。
入力信号を順次選択的に取り込むことにより、ｎ個の入
力信号をシリアルにチェックするものあるいは入力信号
の数に一致する電圧チェック回路を用いてパラレルにチ
ェックを行なうものが用いられていた。
しかしながら、前者の方法に於いては、電圧チェック回
路が１個で良いために回路構成が簡略化されるとともに
、安価に構成することが出来る反面、ランダムに発生さ
れるｎ個の入力信号をチェックする場合に、非選択の入
力信号の変化、を十分にチェックすることが出来ない問
題を有している。また、後者に於いては、ランダムに変
化する複数信号の電圧チェックが同時に行なえる反面、
装置が複雑でかつ極めて高価なものとなってしまう問題
を有している。
路が１個で良いために回路構成が簡略化されるとともに
、安価に構成することが出来る反面、ランダムに発生さ
れるｎ個の入力信号をチェックする場合に、非選択の入
力信号の変化、を十分にチェックすることが出来ない問
題を有している。また、後者に於いては、ランダムに変
化する複数信号の電圧チェックが同時に行なえる反面、
装置が複雑でかつ極めて高価なものとなってしまう問題
を有している。
従って、本発明による目的は、複数の入力信号に対する
電圧チェックが容易にかつ確実に行なえる複数電圧チェ
ック方式を提供することである。以下、図面を用いて本
発明による電圧チェック方式を詳細に説明する。
電圧チェックが容易にかつ確実に行なえる複数電圧チェ
ック方式を提供することである。以下、図面を用いて本
発明による電圧チェック方式を詳細に説明する。
第１図は本発明による複数電圧チェック方式の一実施例
を示す回路図である。同図に於いてＩＩ〜１ｎは複数の
入力信号１１〜Ｉｎ をそ詐ぞれ基準値ＶＲと比較す
るコンノぐレータ、２は前記各コンノぐレータ１１〜１
ｎ に対して基準値ＶＢを共通に供給する基準値発生
回路であって、後述すルマイクロコンビヱータの指示に
より上限基準値ＶＲＨと下限基準値ＶＲＬを発生する様
に構成されている。つまり、この基準値発生回路２は、
電源＋ＶＣＣとアース間に直列接続されて、その分圧点
電圧を基準値ＶＲとして出力する抵抗２ａ。
を示す回路図である。同図に於いてＩＩ〜１ｎは複数の
入力信号１１〜Ｉｎ をそ詐ぞれ基準値ＶＲと比較す
るコンノぐレータ、２は前記各コンノぐレータ１１〜１
ｎ に対して基準値ＶＢを共通に供給する基準値発生
回路であって、後述すルマイクロコンビヱータの指示に
より上限基準値ＶＲＨと下限基準値ＶＲＬを発生する様
に構成されている。つまり、この基準値発生回路２は、
電源＋ＶＣＣとアース間に直列接続されて、その分圧点
電圧を基準値ＶＲとして出力する抵抗２ａ。
２ｂの直列体と、抵抗２ａに対してアナログスイッチ２
ｃを介して並列接続された抵抗２ｄとによって構成され
ており、前記アナログスイッチ２Ｃは後述するマイクロ
コンピュータによって開閉制御される。３１〜３ｎは前
記各コンパレータ１１〜１ｎの出力信号をそれぞ九保持
する保持回路であって、Ｄタイプのフリップフロップ回
路４と、各コンパレータ１１〜１ｎの出力信号とフリッ
プフロップ回路４のリセット出力信号との一致を求め、
その出力信号をフリップフロップ回路４のクロック入力
端に供給するアンドゲート５とによって構成されており
、フリップフロップ回路４のセット出力端Ｑの出力信号
を保持出力としている。なお、フリップフロップ回路４
のＤ入力は電源＋ＶＣＣに接続されている。６はマイク
ロコンピュータであって、各保持回路３１〜３ｎ の出
力信号を入カポ−） ＰＨ−Ｐ ｎにそれぞれ入力する
とともに、出力ポートＰｘに発生されるリセット信号Ｒ
８Ｋよって各保持回路３１〜３ｎを構成するフリップフ
ロップ回路４をリセットし、出力ポートＰ腔ら発生され
る切換信号Ｓによって基準値発生回路２のアナログスイ
ッチ２ｃを切り換える。以下、上記構成による回路の動
作を第２図に示すフローチャートを用いて説明する。
ｃを介して並列接続された抵抗２ｄとによって構成され
ており、前記アナログスイッチ２Ｃは後述するマイクロ
コンピュータによって開閉制御される。３１〜３ｎは前
記各コンパレータ１１〜１ｎの出力信号をそれぞ九保持
する保持回路であって、Ｄタイプのフリップフロップ回
路４と、各コンパレータ１１〜１ｎの出力信号とフリッ
プフロップ回路４のリセット出力信号との一致を求め、
その出力信号をフリップフロップ回路４のクロック入力
端に供給するアンドゲート５とによって構成されており
、フリップフロップ回路４のセット出力端Ｑの出力信号
を保持出力としている。なお、フリップフロップ回路４
のＤ入力は電源＋ＶＣＣに接続されている。６はマイク
ロコンピュータであって、各保持回路３１〜３ｎ の出
力信号を入カポ−） ＰＨ−Ｐ ｎにそれぞれ入力する
とともに、出力ポートＰｘに発生されるリセット信号Ｒ
８Ｋよって各保持回路３１〜３ｎを構成するフリップフ
ロップ回路４をリセットし、出力ポートＰ腔ら発生され
る切換信号Ｓによって基準値発生回路２のアナログスイ
ッチ２ｃを切り換える。以下、上記構成による回路の動
作を第２図に示すフローチャートを用いて説明する。
マス、マイクロコンピュータ６がスタートされると、第
２図に示すフローチャートのステップＳｌに於いて出力
ポートＰｙ力ら出力されるセレクト信号Ｓが”Ｌ” と
なって基準値発生回路２のアナログスイッチ２ｃが開か
れる。従って、基準値発生回路２から出力される基準値
ｖＲは、電源子ＶＣＣを抵抗２ａ、２ｂによって分圧し
た低いレベルの信号となシ、これが下限基準値ＶＲＬ
（！：して各コンパレータ１１〜１ｎにそれぞれ供給さ
れることになる。そして、マイクロコンピュータ６は第
２図に示すステップＳ２に移行し、この状態を予め定め
られた一定時間Ｔｏにわたって保持する。この状態に於
いて入力信号■１〜Ｉｎがランダムに変化すると、各コ
ンパレータ１１〜１ｎはそれぞれの入力信号１ｌ−Ｉｎ
と基準値ＶＲＬとを比較しておシ、入力信号工１〜Ｉｎ
が基準値ＶＲｆを越えるとそのコンパレータの出力信号
が”Ｌ″から”Ｈ″に反転する。そして、例えばコンパ
レータ１１の出力信号が”Ｈ″に反転すると、保持回路
３１のフリップフロップ回路４は先にリセットされてそ
のリセット出力が＠Ｈ”となっているために、アンドゲ
ート５の出力信号が＠Ｈ′に反転されてフリップフロッ
プ回路４がセットされる。フリップフロップ回路４がセ
ットされると、そのセット出力端Ｑから°Ｈ″信号が出
力され、この出力信号はリセット信号Ｒ８が供給される
まで保持し続けられることから、コンノぐレータ１１の
出力信号を保持したことになる。この様な動作を順次行
なうことにより、各保持回路３１〜３ｎからは、各コン
パレータ１１〜１ｎの予め定められた一定時間内に於け
る比較結果が保持されて出力し続けられることになる。
２図に示すフローチャートのステップＳｌに於いて出力
ポートＰｙ力ら出力されるセレクト信号Ｓが”Ｌ” と
なって基準値発生回路２のアナログスイッチ２ｃが開か
れる。従って、基準値発生回路２から出力される基準値
ｖＲは、電源子ＶＣＣを抵抗２ａ、２ｂによって分圧し
た低いレベルの信号となシ、これが下限基準値ＶＲＬ
（！：して各コンパレータ１１〜１ｎにそれぞれ供給さ
れることになる。そして、マイクロコンピュータ６は第
２図に示すステップＳ２に移行し、この状態を予め定め
られた一定時間Ｔｏにわたって保持する。この状態に於
いて入力信号■１〜Ｉｎがランダムに変化すると、各コ
ンパレータ１１〜１ｎはそれぞれの入力信号１ｌ−Ｉｎ
と基準値ＶＲＬとを比較しておシ、入力信号工１〜Ｉｎ
が基準値ＶＲｆを越えるとそのコンパレータの出力信号
が”Ｌ″から”Ｈ″に反転する。そして、例えばコンパ
レータ１１の出力信号が”Ｈ″に反転すると、保持回路
３１のフリップフロップ回路４は先にリセットされてそ
のリセット出力が＠Ｈ”となっているために、アンドゲ
ート５の出力信号が＠Ｈ′に反転されてフリップフロッ
プ回路４がセットされる。フリップフロップ回路４がセ
ットされると、そのセット出力端Ｑから°Ｈ″信号が出
力され、この出力信号はリセット信号Ｒ８が供給される
まで保持し続けられることから、コンノぐレータ１１の
出力信号を保持したことになる。この様な動作を順次行
なうことにより、各保持回路３１〜３ｎからは、各コン
パレータ１１〜１ｎの予め定められた一定時間内に於け
る比較結果が保持されて出力し続けられることになる。
そして、ステップＳ２に於ける一定時間Ｔｏが経過する
とマイクロコンピュータ６社ステップ８３に移行して各
保持回路３１〜３ｎの出力信号がそれぞれ供給される入
カポ−） ＰＩ〜Ｐｎの信号が取り込まれる。
とマイクロコンピュータ６社ステップ８３に移行して各
保持回路３１〜３ｎの出力信号がそれぞれ供給される入
カポ−） ＰＩ〜Ｐｎの信号が取り込まれる。
入カポ−） Ｐ！〜Ｐｎ の信号取り込みが完了する
ト、マイクロコンピュータ６はスアツプＳ４に移行して
入カポ−） ＰＩ −Ｐ ｎの信号が全て°Ｈ″である
か否かの判別を行なう。この場合、下現基準値ＶＲＬと
の比較を行なっているわけであるから、入力信号Ｉ、〜
Ｉｎが全て正常である場合には、各コンパレータ１１〜
１ｎの出力信号は一定時間Ｔｏの期間内に於いてすべて
その出力信号が”Ｈ″となっているはずであり、この”
Ｈ”信号が各保持回路３１〜３ｎに於いて保持されて出
力されているは′ずである。従って、マイクロコンピュ
ータ６は、このステップＳ４に於ける判別結果がＮであ
った場合には、入力信号１．〜Ｉｎのいずれかが下限基
準値ＶＲＬ以下であるとしてステップＳ５に移行して警
報発生を行なう。
ト、マイクロコンピュータ６はスアツプＳ４に移行して
入カポ−） ＰＩ −Ｐ ｎの信号が全て°Ｈ″である
か否かの判別を行なう。この場合、下現基準値ＶＲＬと
の比較を行なっているわけであるから、入力信号Ｉ、〜
Ｉｎが全て正常である場合には、各コンパレータ１１〜
１ｎの出力信号は一定時間Ｔｏの期間内に於いてすべて
その出力信号が”Ｈ″となっているはずであり、この”
Ｈ”信号が各保持回路３１〜３ｎに於いて保持されて出
力されているは′ずである。従って、マイクロコンピュ
ータ６は、このステップＳ４に於ける判別結果がＮであ
った場合には、入力信号１．〜Ｉｎのいずれかが下限基
準値ＶＲＬ以下であるとしてステップＳ５に移行して警
報発生を行なう。
また、ステップＳ４に於ける判別がＹである場合には、
全入力信号工１〜Ｉｎが下限基準値ＶＲＬをクリアして
いるものとして上限比較のためにステップＳ６に移行す
る。ステップＳ６に於いては、出力ポートＰｙから発生
されるセレクト信号Ｓを”Ｈ″にセットすることにより
アナログスイッチ２ｃをオンにセットする。アナログス
イッチ２ｃがオンされると、抵抗２ａに対して抵抗２
＋ｄが並列に接続されることになる。この結果、合成抵
抗値が下げられてその分圧出力が高められ、これに伴な
って基準値発生回路２から発生される基準値ｖＢが上限
基準値ＶＲＨにセットされる。そして、この上限基準値
ＶＢＨの設定が完了すると、ステップＳ７に移行して一
定時間Ｔｏ の計時が行なわれ、この期間内に於いて各
入力信号１１〜Ｉｎと上限基準値ＶＢＨの比較が各コン
パレータ１１〜１ｎに於いて行なわれ、その比較結果が
前述した場合と同様に各保持回路３１〜３ｎにそれぞれ
保持される。この様にして、一定時間Ｔｏの計時が完了
すると、マイクロコンピュータ６はステップＳ８に移行
して入力ポートＰ１ ＝Ｐ ｎに供給される各保持回路
出力の取り込みを行なった後にステップＳ９に移行する
。ステップＳ９に於いては、入力ボートＰ１〜Ｐｎの信
号がすべて＠Ｌ＃であるか否かの判別を行なう。つまシ
、この場合には上限基準値ＶＲＨを各入力信号工１〜Ｉ
ｒ＋との比較を行なっているわけであるから、各入力信
号Ｉｌ〜Ｉｎが正常であれば各コンノぞレータ１１〜１
ｎの出力信号は常に“Ｌ″となり、これに伴なって各保
持回路３１〜３ｎの出力信号を全て“Ｌ”となるはずで
ある。従って、ステップＳ９に於ける判別がＹである場
合には、全てが正常であるとしてステップ８１６に移行
し、ここに於いてリセット信号Ｒ８を発生して各保持回
路３１〜３ｎの７リツプフロツゾ回路４をリセットして
次のチェック動作に備える。また、ステップ島に於ける
判別結果がＮである場合には、入力信号ｌｌ−Ｉｎのい
ずれかに上限基準値ＶＲＨを越えるものが存在するとし
てステップＳ５に於ける警報発生動作に移行する。
全入力信号工１〜Ｉｎが下限基準値ＶＲＬをクリアして
いるものとして上限比較のためにステップＳ６に移行す
る。ステップＳ６に於いては、出力ポートＰｙから発生
されるセレクト信号Ｓを”Ｈ″にセットすることにより
アナログスイッチ２ｃをオンにセットする。アナログス
イッチ２ｃがオンされると、抵抗２ａに対して抵抗２
＋ｄが並列に接続されることになる。この結果、合成抵
抗値が下げられてその分圧出力が高められ、これに伴な
って基準値発生回路２から発生される基準値ｖＢが上限
基準値ＶＲＨにセットされる。そして、この上限基準値
ＶＢＨの設定が完了すると、ステップＳ７に移行して一
定時間Ｔｏ の計時が行なわれ、この期間内に於いて各
入力信号１１〜Ｉｎと上限基準値ＶＢＨの比較が各コン
パレータ１１〜１ｎに於いて行なわれ、その比較結果が
前述した場合と同様に各保持回路３１〜３ｎにそれぞれ
保持される。この様にして、一定時間Ｔｏの計時が完了
すると、マイクロコンピュータ６はステップＳ８に移行
して入力ポートＰ１ ＝Ｐ ｎに供給される各保持回路
出力の取り込みを行なった後にステップＳ９に移行する
。ステップＳ９に於いては、入力ボートＰ１〜Ｐｎの信
号がすべて＠Ｌ＃であるか否かの判別を行なう。つまシ
、この場合には上限基準値ＶＲＨを各入力信号工１〜Ｉ
ｒ＋との比較を行なっているわけであるから、各入力信
号Ｉｌ〜Ｉｎが正常であれば各コンノぞレータ１１〜１
ｎの出力信号は常に“Ｌ″となり、これに伴なって各保
持回路３１〜３ｎの出力信号を全て“Ｌ”となるはずで
ある。従って、ステップＳ９に於ける判別がＹである場
合には、全てが正常であるとしてステップ８１６に移行
し、ここに於いてリセット信号Ｒ８を発生して各保持回
路３１〜３ｎの７リツプフロツゾ回路４をリセットして
次のチェック動作に備える。また、ステップ島に於ける
判別結果がＮである場合には、入力信号ｌｌ−Ｉｎのい
ずれかに上限基準値ＶＲＨを越えるものが存在するとし
てステップＳ５に於ける警報発生動作に移行する。
なお、上記実施例に於いては、下限基準値ＶＲＬの比較
を行なった後に上限基準値ＶＢＨの比較を行なった場合
について説明したが、その順序は逆であっても良い。
を行なった後に上限基準値ＶＢＨの比較を行なった場合
について説明したが、その順序は逆であっても良い。
以上説明した様に、本発明による複数電圧チェック方式
は、各入力信号と基準値との比較をコンパレータを用い
て行ない、各コンノぞレータの比較結果を保持回路に供
給して保持させ、この保持回路の保持出力をマイクロコ
ンピュータに取り込んで判別する動作を基準値を下限基
準値を上限基準値に変えて行なうものである。よってこ
の様な方式によれば、簡単な構成でありながら、ランダ
ムに発生される複数電圧信号のチェックが容易にかつ確
実に行なえる優れた効果を有する。
は、各入力信号と基準値との比較をコンパレータを用い
て行ない、各コンノぞレータの比較結果を保持回路に供
給して保持させ、この保持回路の保持出力をマイクロコ
ンピュータに取り込んで判別する動作を基準値を下限基
準値を上限基準値に変えて行なうものである。よってこ
の様な方式によれば、簡単な構成でありながら、ランダ
ムに発生される複数電圧信号のチェックが容易にかつ確
実に行なえる優れた効果を有する。
第１図は本発明による複数電圧チェック方式の一実施例
を示す回路図、第２図は第１図の動作を説明するための
フローチャート図である。 １！〜１ｎ・・・コンパレータ、２・・・基準値発生回
路、２ａ、 ２ｂ、 ２ｄ・・・抵抗、２Ｃ・・・アナ
ログスイッチ、３１〜３ｎ・・・保持回路、４・・・フ
リツプフロツゾ回路、５・・・アンｌ’ケ−）、６・・
・マイクロコンピュータ。 出 願 人 新日本電気株式会社
を示す回路図、第２図は第１図の動作を説明するための
フローチャート図である。 １！〜１ｎ・・・コンパレータ、２・・・基準値発生回
路、２ａ、 ２ｂ、 ２ｄ・・・抵抗、２Ｃ・・・アナ
ログスイッチ、３１〜３ｎ・・・保持回路、４・・・フ
リツプフロツゾ回路、５・・・アンｌ’ケ−）、６・・
・マイクロコンピュータ。 出 願 人 新日本電気株式会社
Claims (1)
- （１） 基準値を発生する基準値発生回路と、複数の
電圧信号を前記基準値とそれぞれ比較するコンノぐレー
タと、各コンパレータの出力信号をそれぞれ保持する保
持回路と、各保持回路の出力信号をそれぞれ入力すると
ともにこの各保持回路のリセット制御を前記基準値発生
回路の基準値切り換えを行なうマイクロコンピュータと
を備え、このマイクロコンピュータは指定した基準値に
対する各保持回路の出力状態を判別して複数電圧信号を
一括してチェックすることを特徴とする複数電圧チェッ
ク方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57134468A JPS5924267A (ja) | 1982-07-31 | 1982-07-31 | 複数電圧チエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57134468A JPS5924267A (ja) | 1982-07-31 | 1982-07-31 | 複数電圧チエツク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5924267A true JPS5924267A (ja) | 1984-02-07 |
Family
ID=15129022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57134468A Pending JPS5924267A (ja) | 1982-07-31 | 1982-07-31 | 複数電圧チエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5924267A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0793105A2 (en) * | 1996-02-28 | 1997-09-03 | Sharp Kabushiki Kaisha | Input detector |
-
1982
- 1982-07-31 JP JP57134468A patent/JPS5924267A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0793105A2 (en) * | 1996-02-28 | 1997-09-03 | Sharp Kabushiki Kaisha | Input detector |
| EP0793105A3 (en) * | 1996-02-28 | 1998-09-02 | Sharp Kabushiki Kaisha | Input detector |
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