SU771617A1 - Устройство дл контрол больших интегральных схем - Google Patents

Description

1

Изобретение относитс  к облас-. ти вычислительной техники и может быть использовано дл  автоматического контрол  больших интегральных схем. 5

Известны устройства дл  больших интегральных схем и Г2 , содержащие управл ющую вычислительную машину , блок управлени , устройства статических воздействий, блок 10 коммутации, измеритель токов и напр жений , генератор тактовой частоты , накопители слов, блок синхронизации , блок пам ти, формирователи сигналов, компараторы, изме- 5 ритель временных интервалов.

Недостатками таких устройств  вл етс  их сложность, необходима  дл  обеспечени  заданной точности и быстродействи .20

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  контрол  больших интегральных схем 3, содержащее последовательно соеди- 25 ненные блок ввода-вывода информации , вычислитель, блок управлени  и измерительный блок, второй аыход блока управлени  подключен ко зходу блакэ цифроанашоговых преоб- 30

разователей, а также блок контактировани  и блок синхронизации, первый выход которого подсоединен к первым входам компараторов и первому входу блока пам ти уставок, выходом подключенного ко вторым входам ког-лпараторов, а вторым входом - к первому входу генератора тестовых последовательностей и входу блока синхронизации ,второй выход; которого соединен со вторым входом генератора тестовых последовательностей, а третий выход - с первым входом логического блока, второй вход которого подключен к выходам компараторов ,выходы генератора тестовых последовательностей соединены со входами соответствующих формирователей сигналов,

Недостатками известного устройства  вл ютс  сложность и пониженна  надежность,

Целью изобретени   вл етс  повышение надежности и упрощение устройства дл  контрол  больших интегральных схем,

. Цель достигаетс  тем, что формирователи сигналов, компараторы, блок Пам ти уставок, блок синхронизации , логический блок и генератор

тестовых последовательностей размещены на одном кристалле; с большой интегральной схемой, причем входы блока контактировани  соедине ны с выходами логического блока, блока управлени  и блока цифроаналоговых преобразователей соответственно , а выходы - соответственно с третьими входами компараторов, певым входом генератора тестовых последовательностей и входом измерительного блока.

На чертеже показана блок-схема устройства дл  контрол  больших интегральных схем.

Устройство содержит блок ввода-вывода информации 1,. вычислитель 2, блок управлени  3, блок цифроаналоговых преобразователей 4, блок контактировани  5, генератор тестовых последовательностей б, блок пам ти уставок 7, блок синхронизации 8, формирователи сигналов 9, компараторы 10| функциональный узел большой интегральной схемы 11,логически блок 12, измерительный блок 13.

Устройство работает следующим образом.

Блок 1 предназначен дл  ввода программы контрол  в вычислитель 2 и вывода из него результатов контрол . Вычислитель 2 осуществл ет обмен информацией посредством блока 3, информаци  с которого последовательно в виде двоичного параллельного кода поступает на блок 4, блок 5, генератор 6, блок 7, блок 8 Блок 4 преобразует цифровые коды в аналоговые граничные сигнаЛы, которые поступают на первые входы соответствующих компараторов 10. Блок 5 предназначен дл  подключени  блоков системы к контрольным выводам большой интегральной схемы. Генератор б формирует из кода тестову информацию в виде логических сигнаО

которые поступаю

лов

на входам формирователей 9. Блок 7 формирует эталонную информацию, котора  поступает на соответствующие входы компараторов 10. Блок 8 выдает по командам блока 3 временные импульсы, обеспечивающие синхронную работу всех блоков в каждом тесте.

Формирователи 9 формируют воздействующие импульсы нужных параметров которые непосредственно поступают на входы узла 11, информаци  с выходов которого подаетс  на компараторы 10, где сравниваетс  с ожидаемой в определенный момент времени эталонной информацией. С выходов компараторов информаци  поступает на вход блока 12, который предназначен дл  фор шровани  выходного сигнала и согласовани  его параметров с входом, блока 13.,

Предлагаемое устройство обеспечивает повышение нгщежности и упрощение устройства дл  контрол  больших интегральных схем по сравнению с прототипом за счет максимально возможного приближени  задающих и контролируемых устройств к выводам большой интегральной схемы, обеспечени  их наилучшим согласованием и устранени  блока коммутации и согласовани  .

Claims (3)

1. Авторское свидетельство СССР № 451065, кл. G 05 В 23/02, 1974.

60 2. Авторское свидетельство СССР 377738, кл. 6 05 В 23/02, 1971.

3. Авторское свидетельство СССР ( 419852, кл. G 05 В 23/02, 1972 65 (прототип).