TWI452573B - 提供補充電源予感應放大器之電路及其驅動方法 - Google Patents

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TWI452573B TW097123428A TW97123428A TWI452573B TW I452573 B TWI452573 B TW I452573B TW 097123428 A TW097123428 A TW 097123428A TW 97123428 A TW97123428 A TW 97123428A TW I452573 B TWI452573 B TW I452573B
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Description

提供補充電源予感應放大器之電路及其驅動方法
本發明係關於一種半導體記憶元件，特別是有關一種在感應放大器以一任意產生的去耦雜訊(decompling noise)操作時，藉由補充一產生在電源電壓中的雜訊而提供至感應放大器之電源電壓穩定電路。
在動態隨機存取記憶體(DRAM)中，細胞電晶否(cell transistors)係通過晶元電晶體連接至字線。當一特定的字線被閉路，多數個晶元電晶體即運作。被充電於細胞電晶體之儲存節點中的電荷即依照細胞電晶體的操作狀況被分配於位元線中。然後一感應放大器被驅動，並感應且放大分配在位元線中的電荷。
以下參照第1圖說明傳統的感應放大器。
如果一拉升驅動控制信號SAEP與一拉下驅動控制信號SAEN被傳輸，或被接通至〝高位〞，則一拉升驅動電晶體N10及一拉下驅動電晶體N12乃被開啟。
一電源電壓VDD與一接地電壓VSS乃在拉升驅動電晶體N10與拉下驅動電晶體N12被開啟時分別被施加於一感應放大器10之拉上驅動端RTO與拉下驅動端SB。在此時，一均等化電路(equalization circuit)12並不運作。可作為參考的均等化電路12包括一多數依照一位元線均等化控制信號BLEQ運作的電晶體。此位元線均等化控制信號BLEQ在感應放大器10被驅動時維持一不致能的狀態。
感應放大器10在電源電壓VDD與接地電壓VSS分別被供應至拉上驅動端RT與拉下驅動端SB時，感應並放大在位元線BL與BLb之間的電壓差。
在感應放大器10中，當在位元線BLb的電壓少於在位元線BL的電壓一預定差△V，則當閘極與源極之間相對於源極(亦即，相對於拉上驅動端RTO)的電壓差Vgs以△V產生時，在感應放大器10中的PMOS電晶體MP1開始被開啟。藉此，逐漸升高具有一位元線預定電壓位準的電壓位準。
當位元線BL的電壓位準增加，感應放大器10的PMOS電晶體MP2開始被關閉，而當閘極與源極之間相對於源極(亦即，相對於拉下驅動端SB)的電壓差Vgs以△V產生時，一NMOS電晶體MN2開始被開啟，藉此，逐漸降低位元線BLb的電壓位準。
以此正向反饋狀態，PMOS電晶體MP1與NMOS電晶體MN2乃被開啟，而PMOS電晶體MP2與NMOS電晶體MN1被關閉。
因此，感應放大器10運作直到位元線BL到達施加於拉上驅動端RTO的電源電壓VDD的位準，並且 直到位元線BLb到達施加於拉下驅動端SB的接地電壓VSS的位準。
電流I1與I2在位元線BL與BLb到達電源電壓VDD位準或接地電壓VSS位準時產生。這些電流直接流向一電源電壓VDD施加端與一接地電壓VSS施加端之間，且當施加至位元線BL與BLb的電壓等於VDD/2時，有一最大的峰頂電流值。
在此時產生的電流在操作DRAM中最大的峰頂電流，且亦係最大的電流耗損元素。
如上述，當一字線(word line)被活性化了，一相關的多數感應放大器乃被動作。而位元線BL與BLb乃依照感應放大器10，電源電壓VDD與接地電壓VSS位準，或接地電壓VSS與依照充電於細胞中之電荷的電源電壓VDD位準被放大。
在此時，一依照多數感應放大器的操作而決定且與字線相關的電流乃於電源電壓VDD施加端點及接地電壓VSS施加端之間流動。因此，電源電壓VDD乃如第2圖之〝A期間〞所示而短暫地下降，接地電壓VSS則如第2圖所示，短暫地彈升或作改變。
一電容器MC1乃設於電源電壓VDD施加端與接地電壓VSS施加端之間以防止短暫的彈升。結果，一由於峰頂電流所形成的電源電壓VDD的雜訊可因為瞬間所需電荷在感應放大器10動作時，從電容器MC1 被供應而降低。
同時，一排組壓縮模式(bank compress mode)係使用於DRAM測試以縮短測試時間。依照排組壓縮模式，細胞的失效並不能引用在一排組單元中執行一操作而測試到，於是較好的是同時利用操作多數個排組(例如，四個排組)來檢查細胞是否失效。
因此，在排組壓縮模式中，多數排組的資料乃被壓縮而此壓縮的資料被輸出至一個資料輸出埠，藉此可縮短測試時間至現存方法的1/4。
然而，在此場合，由於多數個排組的感應放大器係同時動作，電源電壓VDD的下降乃呈數倍的增加，因此列存取選通(row access strobe，RAS)到行存取選通(CAS)的延遲時間tRCD乃增加。
現在，供應到DDR2－DRAM之電源電壓VDD為1.8V，供應到DDR3之電源電壓VDD為1.5V。依照此電源消耗趨勢，吾人可期望此後所供應之電源電壓VDD將會低到小於1.2V。
如上所述，由於電源電壓VDD的降低，在感應放大器之操作期間，電源電壓VDD的過度降低將可能導致交流特性(AC character)的劣化與元件安定化的阻礙。
本發明即在揭示一提供電源予一感應放大器之 電路，當感應放大器被驅動時，抑制了在一電源電壓中之峰頂電流所產生的雜訊，同時，本發明並提供一驅動方法。
依照本發明的第一項重點，提供了一電路，該電路提供一電源予一感應放大器，包含一感應放大電路，其以一第一電源，感應並放大負載在一位元線上的資料，一供應第一電源至感應放大電路之電源供應單元，以及一去耦單元，其以一第二電源產生一去耦雜訊並提供此去耦雜訊至第一電源電壓。去耦雜訊係維持在一包含感應放大器的操作時間點與其後的一預定時間的期間。
較佳的是，此去耦單元係由所述第二電源電壓與接電電壓及作為資訊輸出緩衝器用的電源電壓與接地電壓所驅動，而所述第二電源電壓與接地電壓則由DLL電路用電源電壓與接地電壓所驅動。
較佳的是，此去耦單元包括：一由第二電源電壓與接地電壓所驅動的驅動電路，而驅動電路輸出一輸入信號，該信號在感應放大器的操作時間點與其後預定時間的期間轉換至高位準。去耦單元更包括一電容器，其利用所述驅動電路與此驅動電路的輸出，充電一電壓，並在對應輸入信號轉換至高位準的期間，提供此去耦雜訊至電源供應單元之第一電源電壓。
較佳的是，驅動電路包括一多數個彼此串聯的轉 換器，其以第二電源電壓與接地電壓驅動並且驅動輸入信號而輸出至電容器。
較佳的是，驅動電路包括兩段轉換器，而電容器為一NMOS電晶體型的電容器，其閘極係施加電源供應單元的第一電源電壓，其源極、汲極與基底係連接至驅動電路的輸出。
依照本發明的第二個重點，提供了一種電路的驅動方法，該電路提供一電源予一感應放大器，其包括產生一控制感應放大器動作命令之步驟，與此命令同步地，提供一輸入信號，該輸入信號在感應放大器動作的時間點與其後一預定時間的期間，轉換成高位準之步驟，以及，以電源電壓和具有與電源電壓不同用途之接地電壓及使用在感應放大器之操作的接地電壓驅動輸入信號之步驟，以及，提供一使用於感應放大器操作之電源電壓的去耦雜訊之步驟。
較佳的是，去耦雜訊是由一資料輸出緩衝器的電源電壓與接地電壓，或DLL電路的電源電壓與接地電壓所驅動。
較佳的是，去耦雜訊是藉由以操作所述感應放大器之電源電壓及接地電壓，與其他不同用途之電源電壓及接地電壓驅動輸入信號的步驟；以及將所述被驅動的輸入信號充電，並將其施加至操作所述感應放大器使用的電源電壓的步驟而產生。
依照上述之本發明，因為藉由一在電源電壓上之峰頂電流所產生的雜訊是利用在感應放大器被驅動時產生的去耦雜訊來補償，電源電壓降的發生也可以得到抑制。
因此，以低電源電壓驅動的動態隨機存取記憶體(DRAM)中列存取選通(RAS)至行存取選通(CAS)延遲時間tRCD之劣化以及例如排組壓縮模式之平行測試(parallel test)中所產生的存取選通(RAS)的劣化均可被補償。
以下，參照附圖詳細說明本發明之較佳具體實施例。
本發明揭示一種技術，其以一從操作一感應放大器獨立出來的電源產生一去耦雜訊並且補償一形成在施加來操作感應放大器之電源電壓上的雜訊。
參照第3圖，本發明包含一感應放大器電路30，一電源供應單元32，以及一去耦單元34，感應放大器電路30係通過一均等化單元36與電源供應單元32相連接。
更特別地，感應放大器電路30包括拉上驅動PMOS電晶體MP1與MP2以及拉下驅動NMOS電晶體MN1與MN2，其係設在一拉上驅動端RTO與一拉下驅動端SB之間。拉上驅動PMOS電晶體MP1 與拉下驅動NMOS電晶體MN1係通過一共用汲極彼此相連接。同樣地，拉上驅動PMOS電晶體MP2與拉下驅動NMOS電晶體MN2係通過另一共用汲極彼此相連接。拉上驅動PMOS電晶體MP1與拉下驅動NMOS電晶體MN1的閘極係耦接至拉上驅動PMOS電晶體MP2與拉下驅動NMOS電晶體MN2的共用汲極。拉上驅動PMOS電晶體MP2的閘極與拉下驅動NMOS電晶體MN2的閘極係耦接至拉上驅動PMOS電晶體MP1與拉下驅動NMOS電晶體MN1的共用汲極。換句話說，感應放大器電路30有一具交叉耦合內電晶體的鎖閂構造，介於拉上驅動PMOS電晶體MP1與拉下驅動NMOS電晶體MN1之間的共用汲極係連接於一位元線BL，而在拉上驅動PMOS電晶體MP2與拉下驅動NMOS電晶體MN2之間的共用汲極則是連接至另一位元線BL6。
而且，一拉升電壓驅動交換元件之NMOS電晶體N20，係裝設在感應放大器電路30之拉升驅動端RTO與電源電壓VDD施加端之間。一拉下電壓驅動交換元件之NMOS電晶體N22，係裝設在感應放大器電路30的拉下驅動端SB與一接地電壓VBB施加端之間。一NMOS電晶體型電容器MC1係設在電源電壓VDD施加端與接地電壓VSS施加端之間。在此處，NMOS電晶體N20，拉下電壓驅動交換元件之 NMOS電晶體N22，與NMOS電晶體型電容器MC1形成電源供應單元32，其提供操作感應放大器電路30所需的電源電壓VDD與接地電壓VSS。
甚且，一均等化單元36係設於感應放大器電路30與NMOS電晶體N20，N22之間。均等化單元36係由一位元線均等化信號BLEG所控制，並包括一多數的用以關閉介於拉上驅動端RTO與拉下驅動端SB之間的連接。
又，去耦單元34係設於電源供應單元32之電源電壓VDD施加端。去耦單元34包含一驅動電路，其具有驅動一輸入信號之串聯著的兩個階段轉換器IV1與IV2，以及一電容器MC2，其利用所驅動的輸入信號，充電一電壓，而因此提供一補償一形成在電源電壓VDD施加信號的雜訊的去耦雜訊。
形成驅動電壓之轉換器IV1與IV2，係被從提供至感應放大器電路30的電源電壓VDD與接地電壓VSS獨立出來的電源所驅動。例如，在本實施例中，一資料輸出緩衝器之電源電壓VDDQ與接地電壓VSSQ乃被提供。一並不與供應至感應放大器電路分配雜訊之獨立電源，例如一DLL電路用的電源電壓VDDL與接地電壓VSSL可被使用作為驅動轉換器IV1與IV2的電源。
電容器MC2可為一NMOS電晶體型電容器。電 容器MC2之閘極係連接至電源電壓VDD施加端，而電容器MC2的源極，汲極與基底乃被連接至轉換器IV2的輸出端。
此處，參照第4圖，輸入信號IN在操作感應放大器電路30的時間點係轉移至一高位準，維持此高位準一預定時間，然後轉移至一低位準。輸入信號IN可維持在高位準一段時間，該時間可由設計者設定。
此處，較佳的是，輸入信號IN係與提供驅動電壓至感應放大電路30之一拉升驅動控制信號SEAP及一拉下驅動控制信號SEAN的致能時間點同步地轉移至高位準。
換句話說，如果電源供應單元32的NMOS電晶體N20與N22係開啟而拉升驅動控制信號SEAP及拉下驅動控制信號SEAN被致能(轉換至高位準)，依照峰頂電流供應至感應放大電路30的電源電壓VDD乃降低，而接地電壓VSS彈升，或改變一預定期間(A期間)，如此，形成了雜訊。
雜訊的產生在一大數量的感應放大器被驅動時會更嚴重，例如，當確認在例如一排組壓縮模式的多數排組中的細胞失效時。
依照本發明，去耦單元34依照輸入信號IN提供一取耦雜訊補償在電源電壓VDD上所產生的雜訊 (如第4圖的點線所示)，而同時驅動感應放大電路30。
換句話說，當輸入信號IN轉換成高位準時，去耦單元轉換器IN1與IN2乃被驅動以供應一電荷至電容器MC2。去耦單元34的電容器MC2供應電荷至電源電壓施加端，藉此提升電源電壓施加端的位準。
如以上所討論的，去耦單元34的去耦單元轉換器IN1與IN2係以從驅動感應放大電路30的電源電壓VDD與接地電壓VSS獨立出來的電源所驅動。因此，去耦單元轉換器IN1與IN2並不分配形成在電源電壓VDD的雜訊。
換句話說，去耦雜訊係利用獨立電源而產生，該電源在封裝中係使用作為一分離的電源，而如此，藉由去耦單元34所產生的去耦雜訊提供了施加到感應放大電路30之電源電壓VDD之雜訊的補償。
總結本發明的操作，拉升驅動控制信號SEAP與拉下驅動控制信號SEAN係依照一控制驅動感應放大電路30操作的指令而被致能。輸入信號IN在A期間內被轉換，該A期間包含感應放大電路30的操作時間點與其後之預定時間，而輸入信號IN係與指令同步被提供至去耦單元34。
然後，形成在施加至感應放大電路30之電源電 壓VDD上的雜訊乃藉由利用去耦單元34所產生的去耦信號而補償該去耦單元並提供取耦雜訊至電源電壓VDD施加端。
如上述，依照本發明，當感應放大電路操作時，電源電壓VDD中的電壓降即可予以補償。且在一低的電源電壓VDD，可防止列至行延遲時間tRCD的劣化，並且補償產生於一平行測試中的列至行延遲時間tRCD的劣化。
對於熟悉本發明技藝的人士而言，本案說明書所揭示的實施例均可利用修正或設計來達成實施本發明的目的，因此，熟悉本發明技藝的人士所作的對等實施，若未超出本發明的精神時，應該仍然在本發明的申請專利範圍內。
VDD‧‧‧電源電壓
SAEP‧‧‧拉升驅動控制信號
N10‧‧‧拉升驅動電晶體
RTO‧‧‧拉上驅動端
12‧‧‧均等化電路
BL‧‧‧位元線
10‧‧‧感應放大器
BLb‧‧‧位元線
MC1‧‧‧電容器
I1、I2‧‧‧電流
MP1、MP2‧‧‧PMOS電晶體
MN1、MN2‧‧‧NMOS電晶體
SB‧‧‧拉下驅動端
SAEN‧‧‧拉下驅動控制信號
N12‧‧‧拉下驅動電晶體
BLEQ‧‧‧位元線均等化信號
VSS‧‧‧接地電壓
34‧‧‧去耦單元
VDDQ‧‧‧電源電壓
IV1、IV2‧‧‧轉換器
VSSQ‧‧‧接地電壓
MC2‧‧‧電容器
32‧‧‧電源供應單元
N20‧‧‧NMOS電晶體
N22‧‧‧NMOS電晶體
36‧‧‧均等化單元
30‧‧‧感應放大器電路
IN‧‧‧輸入信號
第1圖為一顯示傳統的感應放大器電路之電路圖。
第2圖為顯示第1圖的感應放大器之波形圖。
第3圖為一顯示依照本發明一實施例提供操作電壓予一感應大器電路之電路圖。
第4圖為一顯示依照本發明一實施例提供操作電壓予一感應大器之電路的動作之波形圖。
34‧‧‧去耦單元
VDDQ‧‧‧電源電壓
IV1、IV2‧‧‧轉換器
VSSQ‧‧‧接地電壓
MC2‧‧‧電容器
32‧‧‧電源供應單元
VDD‧‧‧電源電壓
SAEP‧‧‧拉升驅動控制信號
N20‧‧‧NMOS電晶體
RTO‧‧‧拉上驅動端
MC1‧‧‧電容器
SB‧‧‧拉下驅動端
SAEN‧‧‧拉下驅動控制信號
N22‧‧‧NMOS電晶體
VSS‧‧‧接地電壓
36‧‧‧均等化單元
BLEQ‧‧‧位元線均等化信號
BL‧‧‧位元線
30‧‧‧感應放大器電路
I1‧‧‧電流
MP1‧‧‧PMOS電晶體
MN1‧‧‧NMOS電晶體
MP2‧‧‧PMOS電晶體
MN2‧‧‧NMOS電晶體
I2‧‧‧電流
BLb‧‧‧位元線

Claims (11)

  1. 一種提供電源予感應放大器之電路，包括：一感應放大電路，其以一第一電源電壓，感應並放大負載在一位元線上的資料；一電源供應單元，供應該第一電源電壓至感應放大電路；以及一去耦單元，其產生一具有一第二電源電壓之去耦雜訊，並藉由該去耦雜訊補償該第一電源電壓之雜訊；其中，該去耦雜訊係維持在一包含感應放大器的操作時間點與其後的一預定時間的期間；以及其中，所述去耦單元包括：一由第二電源電壓與接地電壓所驅動的驅動電路，而驅動電路輸出一輸入信號，該輸入信號在感應放大器的操作時間點與其後預定時間的期間轉換至高位準；以及一電容器，其利用所述驅動電路與此驅動電路的輸出，充電一電壓，並在對應輸入信號轉換至高位準的期間，提供此去耦雜訊至電源供應單元之第一電源電壓。
  2. 如申請專利範圍第1項之提供電源予感應放大器之電路，其中所述去耦單元從所述感應放大電 路的操作時間點開始的一預定時間，提供去耦雜訊至所述第一電源電壓。
  3. 如申請專利範圍第1項之提供電源予感應放大器之電路，其中所述去耦單元係由所述第二電源電壓所驅動，而所述第二電源電壓包括一資料輸出緩衝器用的電源電壓與接地電壓。
  4. 如申請專利範圍第1項之提供電源予感應放大器之電路，其中所述去耦單元係由所述第二電源電壓所驅動，而所述第二電源電壓包括一DLL電路用的電源電壓與接地電壓。
  5. 如申請專利範圍第1項之提供電源予感應放大器之電路，其中所述驅動電路包括一多數個彼此串聯的轉換器，其以第二電源電壓與接地電壓驅動並且驅動輸入信號而輸出至該電容器。
  6. 如申請專利範圍第5項之提供電源予感應放大器之電路，其中所述驅動電路包括兩段轉換器。
  7. 如申請專利範圍第1項之提供電源予感應放大器之電路，其中所述電容器為一NMOS電晶體型的電容器，且其中NMOS電晶體型電容器之閘極係施加電源供應單元的第一電源電壓，其源極、汲極與基底係連接至驅動電路的輸出。
  8. 一種驅動提供補充電源予感應放大器之電路之方法，包括下列步驟： 產生一控制感應放大器動作命令之步驟，此感應放大器使用一第一電源電壓與一第一接地電壓；與前述命令同步地，提供一輸入信號，該輸入信號在感應放大器動作的時間點與其後一預定時間的期間，轉換成高位準之步驟；以及以一第二電源電壓與一第二接地電壓驅動該輸入信號，並提供一去耦雜訊至使用在操作感應放大器之第一電源電壓之步驟，其中第二電源電壓與第二接地電壓和第一電源電壓及第一接地電壓，在感應放大器和去耦雜訊補償該第一電源電壓之雜訊的操作用途不同；其中所述產生去耦雜訊的步驟包括：以第二電源電壓與第二接地電壓驅動該輸入信號之步驟；以及將所述驅動輸入信號充電並將此驅動信號施加到使用於操作感應放大器之第一電源電壓與第一接地電壓的步驟。
  9. 如申請專利範圍第8項之驅動提供補充電源予感應放大器之電路之方法，其中所述去耦雜訊是由一供應予一資料輸入緩衝器的第二電源電壓與第二接地電壓所驅動。
  10. 如申請專利範圍第8項之驅動提供補充電源予 感應放大器之電路之方法，其中所述去耦雜訊是由供應予一DLL電路之第二電源電壓與第二接地電壓所驅動。
  11. 如申請專利範圍第8項之驅動提供補充電源予感應放大器之電路之方法，其中所述輸入信號的驅動是利用兩段轉換器補償。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012027250A1 (en) * 2010-08-27 2012-03-01 Rambus Inc. Memory methods and systems with adiabatic switching
KR101282722B1 (ko) * 2011-03-09 2013-07-04 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 테스트 방법
US8320211B1 (en) * 2011-05-16 2012-11-27 National Tsing Hua University Current-sense amplifier with low-offset adjustment and method of low-offset adjustment thereof
US8378716B2 (en) * 2011-07-08 2013-02-19 National Tsing Hua University Bulk-driven current-sense amplifier and operating method thereof
KR102076602B1 (ko) 2013-02-19 2020-02-13 삼성전자주식회사 센스앰프회로 및 반도체 메모리 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030214345A1 (en) * 2002-05-20 2003-11-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having internal voltage generated stably
US20040145955A1 (en) * 1999-10-14 2004-07-29 Renesas Technology Corporation Semiconductor device
US20050013175A1 (en) * 2003-07-15 2005-01-20 Seung-Cheol Bae Semiconductor memory device having over-driving scheme

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5950225B2 (ja) * 1979-05-21 1984-12-07 日本電信電話株式会社 半導体装置
JPS57115859A (en) * 1981-01-10 1982-07-19 Mitsubishi Electric Corp Semiconductor device
US5508965A (en) * 1993-09-14 1996-04-16 Fujitsu Limited Semiconductor memory device
JP2000030458A (ja) * 1998-06-02 2000-01-28 Texas Instr Inc <Ti> 増加したドライブ電流能力を有するセンス増幅器
US6643200B2 (en) * 2000-04-05 2003-11-04 Intel Corporation Sense amplifier having integrated y multiplexor and method therefor
JP2002112455A (ja) * 2000-09-28 2002-04-12 Kawasaki Microelectronics Kk 電源補強回路
US6920312B1 (en) * 2001-05-31 2005-07-19 Lam Research Corporation RF generating system with fast loop control
KR100562497B1 (ko) * 2003-01-22 2006-03-21 삼성전자주식회사 디커플링 커패시터를 포함하는 반도체 메모리 장치
JP4795670B2 (ja) * 2004-06-18 2011-10-19 三星電子株式会社 共有ディカップリングキャパシタンス
KR100869541B1 (ko) * 2006-05-26 2008-11-19 삼성전자주식회사 오픈 비트라인 구조의 메모리 장치 및 이 장치의 비트라인데이터 센싱 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040145955A1 (en) * 1999-10-14 2004-07-29 Renesas Technology Corporation Semiconductor device
US20030214345A1 (en) * 2002-05-20 2003-11-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having internal voltage generated stably
US20050013175A1 (en) * 2003-07-15 2005-01-20 Seung-Cheol Bae Semiconductor memory device having over-driving scheme

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