KR100224687B1 - 반향 클락 수파기를 구비한 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반향 클락 수파기를 구비하여 클락 사이클 주기를 단축시키는 동기식 반도체 메모리 장치의 데이터 입력 회로에 관한 것이다.
본 발명의 동기식 반도체 메모리 장치는 입력 데이터 시점과 같은 시점에서 입력되는 시스템 클락 신호에 의하여 발생되는 반향 클락 신호에 동기되어 데이터를 입력하는 데이터 입력 회로를 구비하는 것을 특징으로 한다. 그리고 본 발명에 의하여 메모리에서 데이터 입력시에 클락에서 데이터 출력 까지의 소요 시간(DATA ACCESS TIME, tAC), 및 데이터가 메모리에서 컨트롤러까지 비행하는데 소요되는 시간(이하, tFL이라 함)의 영향을 배제함으로써 동기식 반도체 메모리 장치의 동작 속도를 개선할 수 있다.

Description

반향 클락 수파기를 구비한 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반향 클락 수파기를 구비하여 클락 사이클 주기를 단축시키는 동기식 반도체 메모리 장치의 데이터 입력 회로에 관한 것이다.
컴퓨터 시스템은 주어진 작업들에 대한 명령들을 실행하기 위한 중앙 처리 장치(CPU)와, CPU가 요구하는 데이터, 프로그램 등을 저장하기 위한 주 메모리를 일반적으로 가지고 있다. 그러므로 컴퓨터 시스템의 성능 향상을 위해서는 CPU의 동작 속도를 향상시키는 것과 CPU가 대기 시간없이 동작하여 주 메모리로의 억세스 시간이 가능한 한 짧게 만드는 것이 요구된다. 이와 같은 요구에 의하여 시스템 클락의 제어를 받아 동작하여 주 메모리로의 억세스 시간이 매우 짧은 동기식 디램(SDRAM)이 출현하게 되었다.
통상적으로 SDRAM은 시스템 클락의 천이에 의해 발생되는 펄스 신호에 응답하여 동작이 제어되는 것을 특징으로 한다. 그런데, 클락에 동기되어 동작하는 동기식 반도체 메모리 장치에서 클락 사이클 타임(CLOCK CYCLE TIME, 이하 tCC라 함)은 여러 가지 요소들에 의하여 한계를 가진다.
즉, tCC의 한계는 메모리와 데이터 컨트롤러에 입력되는 클락의 소요 시간의 차이(이하 tSW라 함), 클락에서 데이터 출력 까지의 소요 시간(DATA ACCESS TIME, 이하 tAC), 데이터가 메모리에서 컨트롤러까지 비행하는데 소요되는 시간(이하, tFL이라 함), 컨트롤러에서의 데이터 셋-업 타임( 이하, tSS라 함) 등의 합에 의하여 결정된다.
도 1은 종래 기술에서 데이터 입출력 회로의 블락도를 나타낸 도면으로써, 외부에서 입력되는 데이터는 단순히 데이터 입력 버퍼를 거쳐 메모리 장치로 입력됨을 보여준다.
그리고 도 2는 종래 기술에서 tCC의 한계를 가져오는 각종 소요 시간을 나타내는 도면이다. 여기에서 CLK_SYS는 시스템 클락의 파형을, CLK_CNTR는 컨트롤러에 입력되는 클락의 파형을, CLK_DRAM은 DRAM에 입력되는 클락의 파형을, DATA_DRAM은 DRAM에서 출력되는 데이터를, DATA_CNTR는 컨트롤러에서 수파하는 데이터를 각각 나타낸다.
이를 참조하면, 시스템상에서 tCC는 tSW, tAC, tFL 및 tSS의 합 이상이 되어야 한다는 한계를 지니게 된다. 그러므로 종래의 데이터 입출력 회로로는 300MHz 이상의 주파수를 지니는 SDRAM을 실현하는 것이 불가능하였다.
따라서 본 발명의 목적은 클락의 사이클 타임을 단축할 수 있는 동기식 반도체 메모리 장치의 데이터 입력 회로를 제공하는 데 있다.
도 1은 종래 기술의 데이터 입출력 회로의 블락도이다.
도 2는 종래 기술에서 tCC의 한계를 가져오는 각종 소요 시간을 나타내는 도면이다.
도 3은 본 발명의 반향 클락 수파기를 가지는 데이터 입력 회로의 블락도이다.
도 4는 도 3의 입력 데이터 전송 수단(305)의 실시예를 나타낸 도면이다.
도 5는 본 발명의 반도체 메모리 장치의 반향 클락 수파기의 실시예를 나타낸 도면이다.
도 6은 도 5의 반향 클락 버퍼(501)의 실시예를 나타낸 도면이다.
도 7은 도 5의 반향 펄스 발생부(503)을 나타낸 도면이다.
도 8은 상기 신호 XPUL의 천이에 따른 도 7의 반향 펄스 발생부의 주요 단자의 타이밍도이다.
도 9는 도 5의 리셋 펄스 발생부(509)의 실시예를 나타낸 도면이다.
도 10은 도 5의 버스트 길이 카운터(505)의 실시예를 나타낸 도면이다.
도 11은 도 10의 카운팅 신호 발생부(1001)의 실시예를 나타낸 도면이다.
도 12는 도 11의 A형 카운터(1101)의 실시예를 나타낸 도면이다.
도 13는 도 11의 B형 카운터(1102,1103,…)의 실시예를 나타낸 도면이다.
도 14는 도 10의 버스트 길이 카운터의 버스트 신호 발생부(1003)를 나타낸 도면이다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 다음과 같은 특징을 가진다. 첫째, 본 발명의 동기식 반도체 메모리 장치는 입력 데이터 시점과 같은 시점에서 입력되는 시스템 클락 신호에 의하여 발생되는 반향 클락 신호에 동기되어 데이터를 입력하는 데이터 입력 회로를 구비하는 것을 특징으로 한다.
둘째, 본 발명의 반도체 메모리 장치의 반향 클락 수파기 회로는 외부 시스템 클락 신호의 천이에 응답하여 펄스를 발생하는 반향 펄스 발생부; 및 상기 반향 펄스 발생부에서 발생하는 출력 신호의 펄스의 수가 지정된 수에 일치할 때 그 자신의 출력 신호가 천이되는 버스트 길이 카운터를 구비하는 것을 특징으로 한다.
셋째, 본 발명의 반도체 메모리 장치는 하위 기준 전압과 상기 하위 기준 전압 보다 높은 고위 기준 전압을 가지며, 외부 입력 신호의 레벨이 상기 하위 기준 전압 이하로 하강시 및 상기 고위 전압 이상으로 상승시에만 출력 신호의 레벨이 천이되는 이중 레벨 버퍼를 구비하는 것을 특징으로 한다.
이어서, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 여기서 각 도면에 대하여 부호와 숫자가 같은 것은 동일한 회로임을 나타낸다.
도 3은 본 발명의 반향 클락 수파기를 가지는 데이터 입력 회로의 블락도이다. 이를 참조하면, 본 발명의 반도체 메모리 장치의 데이터 입출력 회로의 실시예는 데이터 입력 버퍼(10), 반향 클락 수파기(303), 및 입력 데이터 전송 수단(305)로 구성된다.
상기 데이터 입력 버퍼(10)는 외부에서 입력되는 입력 데이터 DIN을 버퍼링한다. 그리고 상기 반향 클락 수파기(303)는 외부 데이터 클락의 수가 지정된 수에 도달할 때까지, 상기 외부 데이터 클락의 천이에 응답하여 펄스를 발생한다.
그리고 상기 입력 데이터 전송 수단(305)은 상기 반향 클락 수파기(303)의 출력 신호 XCON의 펄스에 응답하여 상기 데이터 입력 버퍼(10)의 출력 신호 DI를 전송한다.
그리고, 도 4는 도 3의 입력 데이터 전송 수단(305)의 실시예를 나타낸 도면이다. 이를 참조하면, 상기 입력 데이터 전송 수단(305)은 제1 반전 버퍼(401), 전송 게이트(403), 및 제2 반전 버퍼(405)로 구성된다. 상기 제1 반전 버퍼(401)는 상기 데이터 입력 버퍼(10)의 출력 신호를 버퍼링하여 반전시킨다.
그리고 상기 전송 게이트(403)는 상기 반향 클락 수파기(303)의 출력 신호 XCON의 펄스에 응답하여 상기 제1 반전 버퍼(401)의 출력(N402) 신호를 전송한다.그리고 상기 제2 반전 버퍼(405)는 상기 전송 게이트(403)에 의하여 전송된 상기 제1 반전 버퍼(401)의 출력(N402) 신호를 버퍼링하여 반전시킨다.
따라서 상기 외부 데이터 클락의 천이가 발생할 때 마다 상기 반향 클락 수파기(303)의 출력 신호인 XCON은 펄스를 발생하게 된다. 이에 따라 상기 입력 데이터 전송 수단(305)의 전송 게이트(403)이 턴온되어 상기 데이터 입력 버퍼(10)의 출력 신호 DI를 메모리 칩의 내부로 전송하게 된다. 그런데 상기 반향 클락 수파기(303)은 외부 시스템에 의하여 결정된 일정한 수에 도달하게 되면 더 이상의 펄스는 발생시키지 않는다. 그러므로 상기 입력 데이터 DIN은 외부 시스템에서 결정한 일정한 수의 데이터만 칩의 내부로 입력된다.
도 5는 본 발명의 반도체 메모리 장치의 반향 클락 수파기의 실시예를 나타낸 도면이다. 이를 참조하면, 본 실시예의 반도체 메모리 장치의 반향 클락 수파기 회로는 반향 클락 버퍼(501), 반향 펄스 발생부(503), 버스트 길이 카운터(505), 래치부(507), 및 리셋 펄스 발생부(509)로 구성된다.
상기 반향 클락 버퍼(501)는 외부의 데이터 클락 신호 DCLK를 버퍼링하여 XPUL을 출력한다. 그리고 상기 반향 펄스 발생부(503)는 소정의 펄스 인에이블 신호 PULEN에 의하여 인에이블되고, 상기 반향 클락 버퍼(501)의 출력 신호 XPUL의 천이에 응답하여 그 자신의 출력 신호 XCON은 펄스를 발생한다.
그리고 상기 버스트 길이 카운터(505)는 소정의 리셋 펄스 RESET에 의하여 프리차아지되고, 상기 반향 펄스 발생부(503)에서 발생하는 출력 신호 XCON의 펄스의 수가 지정된 수에 일치할 때 그 자신의 출력 신호 BLCNT가 천이된다.
그리고 래치부(507)는 상기 리셋 펄스 RESET에 의하여 프리차아지되며, 상기 반향 클락 버퍼(501)의 출력 신호 XPUL의 최초 천이에 의하여 래치되고 상기 버스트 길이 카운터(505)의 출력 신호 BLCNT의 천이에 의하여 래치가 해제되는 상기 펄스 인에이블 신호 PULEN를 발생한다. 상기 래치부(507)의 구체적으로 설명하면, 다음과 같다.
상기 래치부(507)는 제1 논리합 반전 수단(511), 및 제2 논리합 반전 수단(513)를 구비한다.
상기 제1 논리합 반전 수단(511)은 상기 시스템 클락 신호 DCLK 또는 상기 DCLK에 응답하는 신호 XPUL를 제1 입력 신호로 한다. 그리고 상기 제2 논리합 반전 수단(513)는 상기 버스트 길이 카운터(505)의 출력 신호 BLCNT와 상기 제1 논리합 반전 수단(513)의 출력(N512) 신호를 입력 신호로 한다.
그리고 상기 래치부(507)의 동작을 설명하면, 다음과 같다. 상기 래치부(507)는 동작 초기에 상기 버스트 길이 카운터(505)의 출력 신호 BLCNT는 로우 상태이다. 그리고 상기 반향 클락 버퍼(501)의 출력 신호 XPUL이 하이로 천이되면, 상기 제1 논리합 반전 수단(511)의 출력(N512)는 로우 상태가 된다. 그리고 상기 제2 논리합 반전 수단(513)의 출력 신호 VPRE는 하이 상태로 래치된다. 따라서 이후에 상기 반향 클락 버퍼(501)의 출력 신호 XPUL이 계속하여 천이되더라도 상기 래치부(507)의 출력 신호 PULEN의 논리 상태는 천이되지 않는다. 그리고 상기 반향 펄스 발생부(503)에서 지정된 수의 펄스 즉, 데이터 버스트 길이 만큼의 펄스가 발생하면, 상기 버스트 길이 카운터(505)의 출력 신호 BLCNT가 하이로 천이된다. 그리고 상기 반향 클락 버퍼(501)의 출력 신호 XPUL이 로우로 될 때, 상기 래치부(507)의 출력 신호 PULEN이 로우로 되고 상기 반향 펄스 발생부(503)의 출력 신호 XCON은 더 이상 펄스를 발생하지 않는다.
그리고 상기 리셋 펄스 발생부(509)는 상기 펄스 인에이블 신호 PULEN의 천이에 응답하여 상기 리셋 펄스 RESET를 발생한다.
도 6은 도 5의 반향 클락 버퍼(501)의 실시예를 나타낸 도면이다. 이를 참조하면, 본 실시예의 반향 클락 버퍼는 하위 전류 미러(601), 고위 전류 미러(603), 및 래치수단(605)로 구성된다. 상기 하위 전류 미러(601)는 소정의 하위 기준 전압 VRL을 기준으로 하여, 상기 데이터 클락 DCLK의 전압을 버퍼링한다.
그리고 상기 고위 전류 미러(603)는 상기 하위 기준 전압 VRL 보다 높은 소정의 고위 기준 전압 VRH을 기준으로 하여, 상기 데이터 클락 DCLK의 전압을 버퍼링한다.
그리고 상기 래치수단(605)은 상기 하위 전류 미러(601)의 출력(N602) 신호를 제1 입력 신호로 하고 상기 고위 전류 미러(603)의 출력(N604) 신호를 제2 입력 신호로 하며, 상기 데이터 클락 신호 DCLK의 레벨이 상기 하위 기준 전압 VRL이하로 하강하는 경우 및 상기 데이터 클락 신호 DCLK의 레벨이 상기 고위 기준 전압 VRH 이상으로 상승하는 경우에 천이되는 상기 반향 클락 버퍼의 출력 신호 XPUL를 발생한다
상기 하위 전류 미러(601)는 풀업 트랜지스터(607), 제1 피모스 트랜지스터(609), 제2 피모스 트랜지스터(611), 제1 앤모스 트랜지스터(613), 및 제2 앤모스 트랜지스터(615)로 구성된다. 상기 풀업 트랜지스터(607)는 그 자신의 소스가 전원 전압 VCC에 접속되며 소정의 반향 클락 인에이블 신호 XEN이 액티브될 때 턴온(TURN-ON)된다. 그리고 상기 제1 피모스 트랜지스터(609)는 그 자신의 소스가 상기 풀업 트랜지스터(607)의 드레인에 접속되고, 그 자신의 게이트에 상기 하위 기준 전압 VRL이 인가된다. 그리고 상기 제2 피모스 트랜지스터(611)는 그 자신의 소스가 상기 풀업 트랜지스터(607)의 드레인에 접속되고, 그 자신의 게이트에 상기 데이터 클락 신호 DCLK이 인가된다.
그리고 상기 제1 앤모스 트랜지스터(613)는 그 자신의 소스가 접지 전압 VSS에 접속되고, 그 자신의 게이트와 드레인이 상기 제1 피모스 트랜지스터(609)의 드레인에 공통 접속되는 공통 접속점(N610)을 가진다. 그리고 상기 제2 앤모스 트랜지스터(615)는 그 자신의 소스가 접지 전압 VSS에 접속되고, 그 자신의 게이트는 상기 공통 접속점(N610)에 접속되며, 그 자신의 드레인은 상기 제2 피모스 트랜지스터(611)의 드레인에 공통 접속되어 상기 하위 전류 미러의 출력(N602) 신호를 발생한다.
따라서 상기 XEN이 하이로 인에이블되면, 상기 하위 전류 미러(601)는 상기 데이터 클락 신호 DCLK에 응답한다. 상기 데이터 클락 신호 DCLK의 레벨이 상기 하위 기준 전압 VRL보다 높은 경우에는 상기 제1 피모스 트랜지스터(609)의 Vgs가 상기 제2 피모스 트랜지스터(611)의 Vgs보다 크게 된다. 따라서 단자 N610의 전압이 상승하게 되어 상기 제2 앤모스 트랜지스터(615)의 영향이 상기 제2 피모스 트랜지스터(611)의 영향보다 크게 된다. 따라서 상기 하위 전류 미러(601)의 출력 단자 N602의 전압은 VSS쪽으로 하강하게 된다.
그리고 상기 데이터 클락 신호 DCLK의 레벨이 상기 하위 기준 전압 VRL보다 낮은 경우에는, 상기 제1 피모스 트랜지스터(609)의 Vgs가 상기 제2 피모스 트랜지스터(611)의 Vgs보다 작게 된다. 따라서 상기 공통 접속점(N610)의 전압이 하강하게 되어 상기 제2 앤모스 트랜지스터(615)의 영향이 상기 제2 피모스 트랜지스터(611)의 영향보다 작게 된다. 따라서 상기 하위 전류 미러(601)의 출력 단자 N602의 전압은 VCC쪽으로 상승하게 된다.
그리고 상기 하위 전류 미러(601)는 그 자신의 소스가 접지 전압 VSS에 접속되며, 그 자신의 드레인은 상기 하위 전류 미러(601)의 출력(N602)에 접속되고, 상기 반향 클락 인에이블 신호 XEN이 디스에이블 될 때 턴온되는 제3 앤모스 트랜지스터(617)를 더 구비한다.
따라서 상기 XEN이 로우로 디스에이블되면, 상기 제3 앤모스 트랜지스터(617)는 턴온되어 상기 하위 전류 미러(601)의 출력(N602) 단자의 레벨은 VSS로 셋팅된다. 그리고 상기 XEN이 하이로 인에이블되면, 상기 제3 앤모스 트랜지스터(617)는 턴오프되어 상기 하위 전류 미러(601)의 출력(N602) 단자의 셋팅이 해제된다.
상기 상위 전류 미러(603)는 풀다운 트랜지스터(619), 제1 앤모스 트랜지스터(621), 제2 앤모스 트랜지스터(623), 제1 피모스 트랜지스터(625), 및 제2 피모스 트랜지스터(627)로 구성된다. 상기 풀다운 트랜지스터(619)는 그 자신의 소스가 접지 전압 VSS에 접속되며 소정의 반향 클락 인에이블 신호 XEN이 액티브될 때 턴온(TURN-ON)된다. 그리고 상기 제1 앤모스 트랜지스터(621)는 그 자신의 소스가 상기 풀다운 트랜지스터(619)의 드레인에 접속되고, 그 자신의 게이트에 상기 상위 기준 전압 VRH이 인가된다. 그리고 상기 제2 앤모스 트랜지스터(623)는 그 자신의 소스가 상기 풀다운 트랜지스터(619)의 드레인에 접속되고, 그 자신의 게이트에 상기 데이터 클락 신호 DCLK이 인가된다.
그리고 상기 제1 피모스 트랜지스터(625)는 그 자신의 소스가 전원 전압 VCC에 접속되고, 그 자신의 게이트와 드레인이 상기 제1 앤모스 트랜지스터(621)의 드레인에 공통 접속되는 공통 접속점(N622)을 가진다. 그리고 상기 제2 피모스 트랜지스터(627)는 그 자신의 소스가 전원 전압 VCC에 접속되고, 그 자신의 게이트는 상기 공통 접속점(N622)에 접속되며, 그 자신의 드레인은 상기 제2 앤모스 트랜지스터(623)의 드레인에 공통 접속되어 상기 상위 전류 미러의 출력(N604) 신호를 발생한다.
따라서 상기 XEN이 하이로 인에이블되면, 상기 상위 전류 미러(603)는 상기 데이터 클락 신호 DCLK에 응답한다. 상기 데이터 클락 신호 DCLK의 레벨이 상기 상위 기준 전압 VRH보다 낮은 경우에는 상기 제1 앤모스 트랜지스터(621)의 Vgs가 상기 제2 앤모스 트랜지스터(623)의 Vgs보다 크게 된다. 따라서 공통 접속점(N622)의 전압이 하강하게 되어, 상기 제2 피모스 트랜지스터(627)의 영향이 상기 제2 앤모스 트랜지스터(623)의 영향보다 크게 된다. 따라서 상기 하위 전류 미러(603)의 출력 단자 N604의 전압은 VCC쪽으로 상승하게 된다.
그리고 상기 데이터 클락 신호 DCLK의 레벨이 상기 상위 기준 전압 VRH보다 높은 경우에는 상기 제1 앤모스 트랜지스터(621)의 Vgs가 상기 제2 앤모스 트랜지스터(623)의 Vgs보다 작게 된다. 따라서 공통 접속점(N622)의 전압이 상승하게 되어, 상기 제2 피모스 트랜지스터(627)의 영향이 상기 제2 앤모스 트랜지스터(623)의 영향보다 작게 된다. 따라서 상기 하위 전류 미러(603)의 출력 단자 N604의 전압은 VSS쪽으로 하강하게 된다.
그리고 상기 상위 전류 미러(603)는 그 자신의 소스가 전원 전압 VCC에 접속되며, 그 자신의 드레인은 상기 상위 전류 미러(603)의 출력(N604)에 접속되고, 상기 반향 클락 인에이블 신호 XEN이 디스에이블 될 때 턴온되는 제3 피모스 트랜지스터(629)를 더 구비한다.
따라서 상기 XEN이 로우로 디스에이블되면, 상기 제3 피모스 트랜지스터(629)는 턴온되어 상기 하위 전류 미러(603)의 출력(N604) 단자의 레벨은 VCC로 셋팅된다. 그리고 상기 XEN이 하이로 인에이블되면, 상기 제3 피모스 트랜지스터(629)는 턴오프되어 상기 상위 전류 미러(603)의 출력(N604) 단자의 셋팅이 해제된다.
그리고 상기 래치수단은 반전 수단(631), 제1 논리곱 반전 수단(633), 제2 논리곱 반전 수단(635), 및 반전 버퍼 수단(637)을 구비한다. 그리고 상기 반전 수단(631)은 상기 하위 전류 미러(601)의 출력(N602) 신호의 레벨을 반전시킨다.
그리고 상기 제1 논리곱 반전 수단(633)은 상기 반전 수단(631)의 출력(N632) 신호를 제1 입력 신호로 한다. 그리고 상기 제2 논리곱 반전 수단(635)은 상기 상위 전류 미러(603)의 출력(N604) 신호와 상기 제1 논리곱 반전 수단(633)의 출력(N634) 신호를 논리곱하여 반전시키고, 그 자신의 출력(N636) 신호를 상기 제1 논리곱 반전 수단(633)의 제2 입력 신호로 한다.
그리고 상기 반전 버퍼 수단(637)은 상기 제1 논리곱 반전 수단(633)의 출력(N634) 신호를 반전시키고 버퍼링하여 상기 반향 클락 버퍼의 출력 신호 XPUL을 발생한다.
상기 데이터 클락 신호 DCLK의 레벨이 상기 하위 기준 전압 VRL보다 낮아지는 경우에는 상기 하위 전류 미러(601)의 출력(N602)의 레벨은 상승하게 된다. 그리고 상기 반전 수단(631)의 출력(N632)의 레벨은 로우로 되어 상기 반향 클락 버퍼의 출력 신호 XPUL의 레벨은 로우로 하강하게 된다. 그리고 이 때 상기 고위 전류 미러(603)의 출력(N604)의 레벨은 하이가 되어 상기 제2 논리곱 반전 수단(635)의 출력(N636) 신호의 논리 상태는 로우로 된다.
그리고 상기 데이터 클락 신호 DCLK의 레벨이 상기 하위 기준 전압 VRL 이하에서 VRL과 VRH 사이의 전압으로 상승하는 경우, 상기 하위 전류 미러(601)의 출력(N602)의 레벨은 하강하게 된다. 따라서 상기 반전 수단(631)의 출력(N632)의 레벨은 하이로 된다. 그러나 상기 제2 논리곱 반전 수단(635)의 출력(N636) 신호의 논리 상태는 로우를 유지하고 있으므로, 상기 반향 클락 버퍼의 출력 신호 XPUL의 레벨은 변하지 않게 된다.
상기 데이터 클락 신호 DCLK의 레벨이 상기 고위 기준 전압 VRH 보다 높아지는 경우에는 상기 하위 전류 미러(601)의 출력(N602)의 레벨은 하강하게 된다. 그리고 상기 반전 수단(631)의 출력(N632)의 레벨은 하이로 된다. 그리고 이 때 상기 고위 전류 미러(603)의 출력(N604)의 레벨은 로우가 되어 상기 제2 논리곱 반전 수단(635)의 출력(N636) 신호의 논리 상태는 하이로 된다. 따라서 상기 반향 클락 버퍼의 출력 신호 XPUL의 레벨은 하이로 상승하게 된다.
그리고 상기 데이터 클락 신호 DCLK의 레벨이 상기 고위 기준 전압 VRH 이상에서 VRL과 VRH 사이의 전압으로 하강하는 경우, 상기 고위 전류 미러(603)의 출력(N604)의 레벨은 상승하게 된다. 그러나 상기 제1 논리곱 반전 수단(633)의 출력(N634) 신호의 논리 상태는 로우를 유지하고 있으므로, 상기 제2 논리곱 반전 수단(635)의 출력(N636) 신호의 논리 상태는 계속 하이 상태를 유지한다. 따라서 상기 반향 클락 버퍼의 출력 신호 XPUL의 레벨은 변하지 않게 된다.
도 7은 도 5의 반향 펄스 발생부(503)을 나타낸 도면이다. 이를 참조하면, 상기 반향 펄스 발생부는 반전 지연 수단(701), 제1 논리곱 수단(703), 논리합 반전 수단(705), 논리합 수단(707), 제2 논리곱 수단(709)로 구성된다.
상기 반전 지연 수단(701)은 상기 반향 클락 버퍼의 출력 신호 XPUL을 반전하여 지연시킨다. 그리고 상기 제1 논리곱 수단(703)은 상기 반향 클락 버퍼의 출력 신호 XPUL와 상기 반전 지연 수단(701)의 출력(N702) 신호를 논리곱한다. 그리고 상기 논리합 반전 수단(705)은 반향 클락 버퍼의 출력 신호 XPUL과 상기 반전 지연 수단(701)의 출력(N702) 신호를 논리합하여 반전시킨다.
그리고 상기 논리합 수단(707)은 상기 제1 논리곱 수단(703)의 출력(N704) 신호와 상기 논리합 반전 수단(705)의 출력(N706) 신호를 논리합하여 반전시킨다. 그리고 상기 제2 논리곱 수단(709)은 상기 펄스 인에이블 신호 PUL_EN에 의하여 인에이블되고 상기 논리합 수단(707)의 출력(N708) 신호에 응답한다.
도 8은 상기 신호 XPUL의 천이에 따른 도 7의 반향 펄스 발생부의 주요 단자의 타이밍도이다. 이를 참조하여 도 7의 반향 펄스 발생부의 동작을 설명하면, 상기 신호 XPUL의 논리 상태가 하이에서 로우로 또는 로우에서 하이로 천이 상태마다 상기 논리합 수단(707)의 출력(N708) 신호는 펄스를 발생하게 된다. 그리고 상기 펄스 인에이블 신호 PULEN의 논리 상태가 하이일 때는, 반향 펄스 발생부의 출력 신호 XCON는 상기 논리합 수단(707)의 출력(N708) 신호의 천이에 응답하여 역시 펄스가 발생된다. 그러나 상기 펄스 인에이블 신호 PULEN의 논리 상태가 로우일 때는, 반향 펄스 발생부는 펄스를 발생하지 않는다.
도 9는 도 5의 리셋 펄스 발생부(509)의 실시예를 나타낸 도면이다. 지정된 수 즉, 데이터 버스트 길이 만큼의 클락 신호가 입력될 때, 리셋 펄스를 발생한다. 도 9를 참조하여 설명하면, 상기 리셋 펄스 발생부(509)는 반전 지연 수단(901), 논리합 반전 수단(903), 및 논리합 수단(905)로 구성된다.
상기 반전 지연 수단(901)은 상기 펄스 인에이블 신호 PULEN를 반전 지연시킨다. 그리고 상기 논리합 반전 수단(903)은 상기 펄스 인에이블 신호 PULEN과 상기 반전 지연 수단(901)의 출력(N902) 신호를 입력 신호로 한다. 따라서 상기 펄스 인에이블 신호 PULEN의 논리 상태가 하이에서 로우로 천이할 때마다 상기 제1 논리합 반전 수단(903)의 출력 신호는 로우에서 하이로의 펄스가 발생된다.
그리고 상기 논리합 수단(905)은 파워-업 시에 펄스가 발생되는 파워-업 신호 VCCHB와 상기 논리합 반전 수단(903)의 출력(N904) 신호를 입력 신호로 한다. 따라서 상기 파워-업 때나 상기 PULEN의 논리 상태가 하이에서 로우로 천이할 때 상기 논리합 수단(905)의 출력 신호인 리셋 신호 RESET는 펄스가 발생하게 된다.
도 10은 도 5의 버스트 길이 카운터(505)의 실시예를 나타낸 도면이다. 이를 참조하면, 상기 버스트 길이 카운터(505)는 카운팅 신호 발생부(1001) 및 버스트 신호 발생부(1003)으로 구성된다.
상기 카운팅 신호 발생부(1001)는 상기 반향 펄스 발생부(503)에서 발생하는 출력 신호 XCON의 펄스의 수를 측정하여 그 출력 신호인 카운팅 신호군 CNT0∼CNT8을 발생한다.
도 11은 도 10의 카운팅 신호 발생부(1001)의 실시예를 나타낸 도면이다. 이를 참조하면, 상기 카운팅 신호 발생부(1001)는 A형 카운터(1101) 및 B형 카운터(1102,1103,…)으로 구성된다.
도 12는 도 11의 A형 카운터(1101)의 실시예를 나타낸 도면이다. 이를 참조하면, 상기 A형 카운터(1101)는 논리합 반전 수단(1201), 제1 반전 수단(1203), 제1 전송 게이트(1205), 제1 래치 수단(1207), 제2 전송 게이트(1209), 제2 래치 수단(1211), 및 앤모스 트랜지스터(1213)로 구성되어 있다.
상기 논리합 반전 수단(1201)은 리셋 펄스 RESET와 상기 반향 펄스 발생부의 출력 신호 XCON을 논리합하여 반전시킨다. 그리고 상기 제1 반전 수단(1203)은 상기 A형 카운터의 출력 신호인 CNT0의 논리 상태를 반전시킨다. 그리고 상기 제1 전송 게이트(1205)는 상기 리셋 펄스가 리셋 펄스 RESET가 로우로 디스에이블된 상태에서 상기 반향 펄스 발생부(503)의 출력 신호 XCON이 로우로 디스에이블될 때, 상기 제1 반전 수단(1203)의 출력(N1204) 신호를 전송한다.
그리고 상기 제1 래치 수단(1207)은 상기 제1 전송 게이트(1205)에 의하여 전송된 신호를 래치시킨다. 그리고 상기 제2 전송 게이트(1209)는 리셋 펄스 RESET가 하이로 인에이블되거나 상기 XCON이 하이로 인에이블될 때, 상기 제1 래치 수단(1207)의 출력(N1208) 신호를 전송한다. 그리고 상기 제2 래치 수단(1211)은 상기 제2 전송 게이트(1207)에 의하여 전송된 신호를 래치시킨다.
그리고 상기 앤모스 트랜지스터(1213)은 그 자신의 소스가 접지 전압 VSS에 접속되고 상기 리셋 펄스 RESET에 의하여 게이팅되어 상기 제1 래치 수단(1207)의 입력 단자(N1206)를 VSS로 프리차아지시킨다.
따라서, 상기 A형 카운터의 동작을 설명하면, 다음과 같다. 먼저 리셋 펄스 RESET가 하이로 액티브되면, 앤모스 트랜지스터(1213)이 턴온된다. 따라서 상기 제1 래치 수단(1207)의 입력 단자(N1206)를 VSS로 프리차아지된다.
그리고, 제2 전송 게이트(1209)은 턴온되고, 상기 A형 카운터(1101)의 출력 신호 CNT0의 논리 상태는 로우이다. 그리고 상기 제1 반전 수단(1203)의 출력(N1204) 신호는 하이이고 상기 제1 전송 게이트(1205)은 턴오프 된다.
그리고 상기 리셋 펄스 RESET가 로우로 디스에이블되면, 앤모스 트랜지스터(1213)이 턴오프된다. 그리고 상기 제1 전송 게이트(1205)은 턴온되며, 상기 제1 래치 수단(1207)의 출력(N1208) 신호의 논리 상태는 로우가 된다. 이 때 상기 제2 전송 게이트(1209)은 턴오프되어 있다.
그리고 상기 반향 펄스 발생부(503)의 출력 신호 XCON이 하이로 액티브될 때 상기 제2 전송 게이트(1209)가 턴온되고, 상기 A형 카운터(1101)의 출력 신호 CNT0의 논리 상태는 하이로 천이된다. 그리고 상기 반향 펄스 발생부(503)의 출력 신호 XCON이 로우로 디스에이블될 때, 상기 제1 전송 게이트(1209)가 턴온되어 상기 제1 래치 수단(1207)의 출력(N1208) 신호의 논리 상태가 천이된다. 이와 같이 상기 반향 펄스 발생부(503)의 출력 신호 XCON이 펄스를 형성할 때 마다, 상기 A형 카운터(1101)의 출력 신호 CNT0의 논리 상태는 천이를 반복하게 된다.
도 13는 도 11의 B형 카운터(1102,1103,…)의 실시예를 나타낸 도면이다. 이를 참조하면, 도 12에서 나타난 A형 카운터와 거의 유사하나, 약간의 차이점이 있다. 즉 상기 A형 카운터의 논리합 반전 수단(1201)은 리셋 펄스 RESET와 상기 반향 펄스 발생부(503)의 출력 신호 XCON을 입력 신호로 한다. 반면, 상기 B형 카운터(1102,1103,…)의 논리합 반전 수단(1301)은 리셋 펄스 RESET와 상기 반향 펄스 발생부(503)의 출력 신호 XCON 및 이전 단계의 카운터의 출력 신호의 논리 상태를 나타내는 신호 CARRYBi-1을 입력 신호로 하고 있다. 이전 단계의 카운터들의 출력 신호의 논리 상태가 모두 하이일 때만, 상기 신호 CARRYBi-1의 논리 상태가 로우로 된다. 그리고 상기 신호 CARRYBi-1의 논리 상태가 로우일 때, 상기 AGUD 카운터와 마찬가지로 동작하게 된다.
상기 설명된 도 12의 A형 카운터와 도 13의 B형 카운터를 참고하여, 도 11의 카운팅 신호 발생부의 동작을 설명하면, 다음과 같다.
먼저 리셋 펄스 RESET에 의하여 리셋 동작이 일어나면, A형 카운터(1101)와 B형 카운터(1102,1103,…)의 출력 신호인 CNT0∼CNT8 모두가 0으로 프리차아지된다. 그리고 상기 신호 XCON가 첫번째 펄스를 발생하면, CNT0의 논리 상태가 1로 된다. 그리고 상기 신호 XCON가 두번째 펄스를 발생하면, CNT0의 논리 상태는 0으로 되고 CNT1의 논리 상태가 1로 된다. 그리고 상기 신호 XCON가 세번째 펄스를 발생하면, CNT0의 논리 상태는 다시 1로 된다. 그리고 상기 신호 XCON가 네번째 펄스를 발생하면, CNT0과 CNT1의 논리 상태는 0으로 되고 CNT2의 논리 상태가 1로 된다. 이와 같이 상기 신호 XCON이 펄스를 발생할 때 마다, 상기 카운팅 신호 발생부의 출력 신호인 CNT0∼CNT8가 순차적으로 변환하여 상기 신호 XCON의 펄스 수를 측정하게 된다. 그리고 상기 XCON이 지정된 수 만큼 펄스를 발생하게 되면, 상기 리셋 신호 RESET가 액티브되어 상기 신호 CNT0∼CNT8 모두가 0으로 프리차아지된다.
도 14는 도 10의 버스트 길이 카운터의 버스트 신호 발생부(1003)를 나타낸 도면이다. 상기 버스트 신호 발생부(1003)는 상기 카운팅 신호군 CNT0∼CNT8에 응답하여, 상기 반향 펄스 발생부(503)에서 발생하는 출력 신호 XCON의 펄스의 수가 지정 입력 펄스 수에 일치할 때 천이되는 출력 신호 BLCNT를 발생한다.
도 14의 SZ2B는 입력 데이터의 버스트 길이가 2 이상인 경우에 하이가 되는 신호이다. 그리고 SZ4B은 입력 데이터의 버스트 길이가 4 이상인 경우에 하이가 되는 신호이며, SZ8B은 입력 데이터의 버스트 길이가 8 이상인 경우에 하이가 되는 신호이다. 그리고 SZFULL은 입력 데이터의 버스트 길이가 FULL인 경우에 하이가 된다.
예를 들어, 입력 데이터의 버스트 길이가 4 인 경우를 가정하자. 이 경우에는 SZ2B와 SZ4B는 하이이고 SZ8B와 SZFULL는 로우이다. 이 때 상기 반향 펄스 발생부(503)에서 발생하는 출력 신호 XCON의 펄스의 수가 네 번째 펄스가 발생되면, CNT2가 하이로 되고 나머지 카운팅 신호군 CNT0, CNT1, CNT3∼CNT8은 로우로 된다. 이 때 출력 신호 BLCNT의 논리 상태는 로우에서 하이로 천이되게 된다.
이상과 같은 본 발명의 반향 클락 수파기를 구비한 반도체 메모리 장치는 데이터 입력시에 반향 클락 수파기(303)에서 지정된 수 즉 데이터 버스트 길이의 펄스를 발생시킨다. 그리고 상기 반향 클락 수파기(303)의 펄스를 이용하여 데이터 입력 버퍼(10)를 거쳐 입력된 외부 데이터 DIN를 칩의 내부로 전송하게 된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상기와 같은 본 발명에 의하여 메모리에서 데이터 입력시에, 클락에서 데이터 출력 까지의 소요 시간(DATA ACCESS TIME, tAC), 및 데이터가 메모리에서 컨트롤러까지 비행하는데 소요되는 시간(이하, tFL이라 함)의 영향을 배제하여 동기식 반도체 메모리 장치의 동작 속도를 개선할 수 있다.

Claims (19)

  1. 입력 데이터 시점과 같은 시점에서 입력되는 시스템 클락 신호에 의하여 발생되는 반향 클락 신호에 동기되어 데이터를 입력하는 데이터 입력 회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 데이터 입력 회로는
    상기 반향 클락 신호에 의하여 외부 입력 데이터의 개수를 카운팅하여 지정된 수의 데이터를 입력하도록 하는 반향 클락 수파기; 및
    상기 반향 클락 버퍼 수파기의 출력 신호에 응답하여 칩의 내부로 외부 입력 데이터를 전송하는 입력 데이터 전송 수단를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 반향 클락 수파기는
    외부 시스템 클락 신호의 천이에 응답하여 펄스를 발생하는 반향 펄스 발생부; 및
    상기 반향 펄스 발생부에서 발생하는 출력 신호의 펄스의 수가 지정된 수에 일치할 때 그 자신의 출력 신호가 천이되는 버스트 길이 카운터를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 반향 클락 수파기는
    상기 시스템 클락 신호의 최초 천이에 의하여 래치되고 상기 버스트 길이 카운터의 출력 신호의 천이에 의하여 래치가 해제되며, 상기 반향 펄스 발생부의 동작 개시와 정지를 조절하는 펄스 인에이블 신호를 발생하는 래치부를 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 반향 클락 수파기는
    상기 펄스 인에이블 신호의 천이에 응답하여 리셋 펄스를 발생하는 리셋 펄스 발생부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  6. 제2 항에 있어서, 상기 반향 클락 수파기 회로는
    복수의 기준 전압으로 외부의 시스템 클락 신호를 버퍼링하는 반향 클락 버퍼를 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 데이터 입력 회로는
    외부의 입력 데이터를 버퍼링하여 상기 입력 데이터 전송 수단으로 공급하는 데이터 입력 버퍼를 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  8. 반도체 메모리 장치에 있어서,
    외부 시스템 클락 신호의 천이에 응답하여 펄스를 발생하는 반향 펄스 발생부; 및
    상기 반향 펄스 발생부에서 발생하는 출력 신호의 펄스의 수가 지정된 수에 일치할 때 그 자신의 출력 신호가 천이되는 버스트 길이 카운터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 반향 클락 수파기 회로.
  9. 제8 항에 있어서, 상기 반향 펄스 발생부는
    입력 신호를 반전시키고 지연시키는 반전 지연 수단;
    상기 입력 신호와 상기 반전 지연 수단의 출력 신호를 논리곱하는 논리곱 수단;
    상기 입력 신호와 상기 반전 지연 수단의 출력 신호를 논리합하여 반전시키는 논리합 반전 수단; 및
    상기 논리곱 수단의 출력 신호와 상기 논리합 반전 수단의 출력 신호를 논리합하여 반전시키는 논리합 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 반향 클락 수파기 회로.
  10. 제8 항에 있어서, 상기 버스트 길이 카운터는
    상기 반향 펄스 발생부에서 발생하는 출력 신호의 펄스의 수를 측정하여 그 출력 신호인 카운팅 신호군을 발생하는 카운팅 신호 발생부; 및
    상기 카운팅 신호군에 응답하여, 상기 반향 펄스 발생부에서 발생하는 출력 신호의 펄스의 수가 지정 입력 펄스 수에 일치할 때 천이되는 출력 신호를 발생하는 버스트 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 반향 클락 수파기 회로.
  11. 제8 항에 있어서, 상기 반향 클락 수파기 회로는
    상기 시스템 클락 신호의 최초 천이에 의하여 래치되고 상기 버스트 길이 카운터의 출력 신호의 천이에 의하여 래치가 해제되며, 상기 반향 펄스 발생부의 동작 개시와 정지를 조절하는 펄스 인에이블 신호를 발생하는 래치부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 반향 클락 수파기 회로.
  12. 제11 항에 있어서, 상기 래치부는
    상기 시스템 클락 신호에 응답하는 신호를 제1 입력 신호로 하는 제1 논리합 반전 수단; 및
    상기 버스트 길이 카운터의 출력 신호와 상기 제1 논리합 반전 수단의 출력 신호를 입력 신호로 하는 제2 논리합 반전 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 반향 클락 수파기 회로.
  13. 제11 항에 있어서, 상기 반향 클락 수파기 회로는
    지정된 수의 클락 신호가 입력될 때, 리셋 펄스를 발생하는 리셋 펄스 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 반향 클락 수파기 회로.
  14. 제13 항에 있어서, 상기 리셋 펄스 발생부는
    상기 펄스 인에이블 신호를 반전 지연시키는 반전 지연 수단; 및
    상기 펄스 인에이블 신호와 상기 반전 지연 수단의 출력 신호를 입력 신호로 하는 논리합 반전 수단를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 반향 클락 수파기 회로.
  15. 제14 항에 있어서, 상기 리셋 펄스 발생부는
    파워-업 시에 펄스가 발생하는 파워-업 신호와 상기 논리합 반전 수단의 출력를 입력 신호로 하는 논리합 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 반향 클락 수파기 회로.
  16. 제8 항에 있어서, 상기 반향 클락 수파기 회로는
    복수의 기준 전압으로 외부의 시스템 클락 신호를 버퍼링하는 반향 클락 버퍼를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 반향 클락 수파기 회로.
  17. 제16 항에 있어서, 상기 반향 클락 버퍼는
    소정의 하위 기준 전압을 기준으로 하여, 상기 데이터 클락의 전압을 버퍼링하는 하위 전류 미러;
    상기 하위 기준 전압 보다 높은 소정의 고위 기준 전압을 기준으로 하여, 상기 데이터 클락의 전압을 버퍼링하는 고위 전류 미러; 및
    상기 하위 전류 미러의 출력 신호를 제1 입력 신호로 하고 상기 고위 전류 미러의 출력 신호를 제2 입력 신호로 하며, 상기 데이터 클락 신호의 레벨이 상기 하위 기준 전압 이하로 하강하는 경우 및 상기 데이터 클락 신호의 레벨이 상기 고위 기준 전압 이상으로 상승하는 경우에 천이되는 상기 반향 클락 버퍼의 출력 신호를 발생하는 래치수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 반향 클락 수파기 회로.
  18. 반도체 메모리 장치에 있어서,
    하위 기준 전압과 상기 하위 기준 전압 보다 높은 고위 기준 전압을 가지며, 외부 입력 신호의 레벨이 상기 하위 기준 전압 이하로 하강시 및 상기 고위 전압 이상으로 상승시에만 출력 신호의 레벨이 천이되는 반향 클락 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18 항에 있어서, 상기 반향 클락 버퍼는
    상기 하위 기준 전압을 기준으로 하여, 외부 입력 신호의 전압을 버퍼링하는 하위 전류 미러;
    상기 고위 기준 전압을 기준으로 하여, 상기 외부 입력 신호의 전압을 버퍼링하는 고위 전류 미러; 및
    상기 하위 전류 미러의 출력 신호를 제1 입력 신호로 하고 상기 고위 전류 미러의 출력 신호를 제2 입력 신호로 하며, 상기 외부 입력 신호의 레벨이 상기 하위 기준 전압 이하로 하강하는 경우 및 상기 외부 입력 신호의 레벨이 상기 고위 기준 전압 이상으로 상승하는 경우에 천이되는 래치수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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