JPS5826394A - 競合回路 - Google Patents
競合回路Info
- Publication number
- JPS5826394A JPS5826394A JP56123423A JP12342381A JPS5826394A JP S5826394 A JPS5826394 A JP S5826394A JP 56123423 A JP56123423 A JP 56123423A JP 12342381 A JP12342381 A JP 12342381A JP S5826394 A JPS5826394 A JP S5826394A
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- output
- request
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明ｉｉ傷信号競合を制御する回路に係り、特に非Ｎ
期ｆ’ｌｔ発生する２つの要求信号の競合回路に関する
。
期ｆ’ｌｔ発生する２つの要求信号の競合回路に関する
。
従来、この種の回路Ｉ／ｒおいては、外部からのアクセ
ス要求は、メモリが誉き込み或いは読み出し動作Ｃ以下
Ｒ／Ｗ動Ａぶ）に入るまで保持する必要があり、その為
の制御回路及びＲ／Ｗ動作に入ったことを外部に通知す
るだめの信号があった。
ス要求は、メモリが誉き込み或いは読み出し動作Ｃ以下
Ｒ／Ｗ動Ａぶ）に入るまで保持する必要があり、その為
の制御回路及びＲ／Ｗ動作に入ったことを外部に通知す
るだめの信号があった。
又通常メモリにおけるリフレッシエ動作はＲ／Ｗ動作よ
りも短いザイクルタイムで実行されるが、該２つの動作
について同じタイミングで制御していたため、リフレッ
シュに占有される割合が高く処理速度がａいという欠点
と、オーブンコレクタゲート、シェミットトリガゲート
、終端抵抗が必要であυ部品数が多いという欠点があっ
た。本発明は前記欠点を解消して処理速度が速く、部品
点数の少ない競合回路を提供することを目的とする＠こ
の目的は互いに非同期に発生する２つの要求ｔ−ｆ゛ 信号（例えがメモリへのアクセス要求信号とリフレッシ
ュ要求信号）が同時期に発生した場合の競録するＦＦ（
フリップフロップ）と、２つの要求信号に対応した２つ
の独立したリセットタイミング信号を有し、該リセット
タイミング信号を用いて前記２つの要求信号を制御する
手段を設けたことを特徴とする競合回路により達成され
る。
りも短いザイクルタイムで実行されるが、該２つの動作
について同じタイミングで制御していたため、リフレッ
シュに占有される割合が高く処理速度がａいという欠点
と、オーブンコレクタゲート、シェミットトリガゲート
、終端抵抗が必要であυ部品数が多いという欠点があっ
た。本発明は前記欠点を解消して処理速度が速く、部品
点数の少ない競合回路を提供することを目的とする＠こ
の目的は互いに非同期に発生する２つの要求ｔ−ｆ゛ 信号（例えがメモリへのアクセス要求信号とリフレッシ
ュ要求信号）が同時期に発生した場合の競録するＦＦ（
フリップフロップ）と、２つの要求信号に対応した２つ
の独立したリセットタイミング信号を有し、該リセット
タイミング信号を用いて前記２つの要求信号を制御する
手段を設けたことを特徴とする競合回路により達成され
る。
以下図面を使って本発明の詳細な説明する。
φ、１図は本発明の一実施例を示す競合回路図である。
図において、１１け０８Ｃ（オシレーター）、１２けＣ
０ＵＮＴ（カウンタ）、１３けＦＦＩ（フリップフロッ
プ１）、１４はＦＩｉ”２（フリップフロップ２）、１
５はＧｌ（ゲート１）、１６けＦＦ３（フリップフロッ
プ３）、１７はＧ３（ゲート３）、１８はＧ２（ゲート
２）、１９はＦＦ４ （フリップフロップ４）、１１０
はタイミング作成回路であるＯ 第２図は本発明の一実施例を示すタイムチャートである
。
０ＵＮＴ（カウンタ）、１３けＦＦＩ（フリップフロッ
プ１）、１４はＦＩｉ”２（フリップフロップ２）、１
５はＧｌ（ゲート１）、１６けＦＦ３（フリップフロッ
プ３）、１７はＧ３（ゲート３）、１８はＧ２（ゲート
２）、１９はＦＦ４ （フリップフロップ４）、１１０
はタイミング作成回路であるＯ 第２図は本発明の一実施例を示すタイムチャートである
。
図において、２１けＯＳＣ出力（ＣＬＫ信号）、２２は
Ｃ０ＵＮＴ出力（ＲＦＲＱ匍号）信号３はＦＦＩのＱ出
力、２４はＦＦ２のＳ人力、２５はＲＦＳＴ、２６は※
ＲＦＲＴ、２７はＲＷＲＱ、２８はＦＦ３のＱ出力、２
９はＦＦ４のＳ入力、２１〇３− であるため、ＮＡＮＤゲートＧ２１８が開かすはＲＷＳ
Ｔ ％ ２１１は米ｔｔＷＲＴ 、 ２１３はリフレ
ッシュのスタート信号、２１５はメモリのＲ／Ｗスター
トである。
Ｃ０ＵＮＴ出力（ＲＦＲＱ匍号）信号３はＦＦＩのＱ出
力、２４はＦＦ２のＳ人力、２５はＲＦＳＴ、２６は※
ＲＦＲＴ、２７はＲＷＲＱ、２８はＦＦ３のＱ出力、２
９はＦＦ４のＳ入力、２１〇３− であるため、ＮＡＮＤゲートＧ２１８が開かすはＲＷＳ
Ｔ ％ ２１１は米ｔｔＷＲＴ 、 ２１３はリフレ
ッシュのスタート信号、２１５はメモリのＲ／Ｗスター
トである。
さて、メモリシステムにおける外部からのＲ／ｗ要求と
内部で発生するりフレッシ：Ｌ要求の競合を例として説
明しよう０ ＦＦ１１３がＣ０ＵＮＴ１２によ多発生したリフレッシ
ュ要求（’ＲＦＲＱ）を登録するためＯＦＦであり、Ｆ
ｌｉ’３１６がＲ／Ｗ動作の要求信号（ＲＷＲＱ２７）
を登録するためＯＦＦでリップフロップ回路＃羊ｔＴ害
苓てである。
内部で発生するりフレッシ：Ｌ要求の競合を例として説
明しよう０ ＦＦ１１３がＣ０ＵＮＴ１２によ多発生したリフレッシ
ュ要求（’ＲＦＲＱ）を登録するためＯＦＦであり、Ｆ
ｌｉ’３１６がＲ／Ｗ動作の要求信号（ＲＷＲＱ２７）
を登録するためＯＦＦでリップフロップ回路＃羊ｔＴ害
苓てである。
今、ＲＦＲＱ佃号が“Ｈ“レベル（値１）となシ１リフ
レッシュ要求がされた場合、ＦＦ１１３のＱ出力が０８
ＣＩＩの出力ＣＬＫの後縁で“Ｈ“レベルとなる。この
時、米ＲＷＲＴ、ＦＦ４ζ出力は共に“■“であり、Ｆ
Ｆ２１４はセットされ、ＲＦＳＴ２５が“「となり（２
１３）リフレッシュが実行される。
レッシュ要求がされた場合、ＦＦ１１３のＱ出力が０８
ＣＩＩの出力ＣＬＫの後縁で“Ｈ“レベルとなる。この
時、米ＲＷＲＴ、ＦＦ４ζ出力は共に“■“であり、Ｆ
Ｆ２１４はセットされ、ＲＦＳＴ２５が“「となり（２
１３）リフレッシュが実行される。
もし、この間にｉｔ／Ｗ要求があれば（ＲＷＲＱ２７＝
″Ｈ“）ＦＦ３１６へはＣＬＫの前縁で登録されるが、
リフレッシュ実行中はＦＦ２の回出力が”Ｌ“４− そしてリフレッシュ動作が終了した時点で※ＲＦ ｉｔ
Ｔ２Ｏが〃Ｌ“となシＦＦ２の回出力が“Ｈ“となる
０さらに来ＲＦＲＴ２６が“Ｌ“→“Ｈ“と変化した時
点でＧ２１８が開き、ＦＦ４１９がセットされる。
″Ｈ“）ＦＦ３１６へはＣＬＫの前縁で登録されるが、
リフレッシュ実行中はＦＦ２の回出力が”Ｌ“４− そしてリフレッシュ動作が終了した時点で※ＲＦ ｉｔ
Ｔ２Ｏが〃Ｌ“となシＦＦ２の回出力が“Ｈ“となる
０さらに来ＲＦＲＴ２６が“Ｌ“→“Ｈ“と変化した時
点でＧ２１８が開き、ＦＦ４１９がセットされる。
とうしてリフ１／ツシ工動作が終るやいな−やＲ／Ｗ動
作が実行される０ ここでリセットタイミング※ＲＦＲＴ２６信号はリフレ
ッシュ動作を終了するタイミングであると共に、ＲＦＳ
Ｔ２５が“Ｌ“と々ってから、ＲＷＳＴ２１０を“１１
“とする捷での間のＯＦＦ時間を制御するだめの重要な
信号である０ 同様の動作が、Ｒ／Ｗ要求が先に受は付けられ、その後
リフレッシュ要求が出た場合にも行わわるＯ本回路に於
いては、リセット信号を両要求４８号について独立に持
りたため、Ｒ／Ｗ動作に比して短かいサイクルタイムで
終了するりフレッシエ動作を効率良く処理することがで
きる。
作が実行される０ ここでリセットタイミング※ＲＦＲＴ２６信号はリフレ
ッシュ動作を終了するタイミングであると共に、ＲＦＳ
Ｔ２５が“Ｌ“と々ってから、ＲＷＳＴ２１０を“１１
“とする捷での間のＯＦＦ時間を制御するだめの重要な
信号である０ 同様の動作が、Ｒ／Ｗ要求が先に受は付けられ、その後
リフレッシュ要求が出た場合にも行わわるＯ本回路に於
いては、リセット信号を両要求４８号について独立に持
りたため、Ｒ／Ｗ動作に比して短かいサイクルタイムで
終了するりフレッシエ動作を効率良く処理することがで
きる。
又、要求信号けＩ ＣＬＫサイクル以上“Ｈ“であの制
御が不要である。
御が不要である。
一般に、メモリ素子においては、アクセスされてから、
次のアクセスを受けるまでに一定の休止期間が必要であ
るが、本回路を用いれば、ＲＦＳＴ２５及びＲＷＳＴ２
１０間のＯＦＦ期間をそれぞれ来ＲＦＲＴ ２６．米Ｒ
ＷＲＴの幅を変えることにより、自由に制御できるので
、ＦＦ２１４−、 ＦＦ４１９の出力を単にＯＲするこ
とにより直接メモリ素子へのスタート信号として使用出
来、メモリへの早いアクセスが可能である〇 なおＣＬＫ信号の“Ｈ“期間；ＴＨｊ”’Ｌ“期間；Ｔ
Ｌ・は下記の値を満足すれば良い。
次のアクセスを受けるまでに一定の休止期間が必要であ
るが、本回路を用いれば、ＲＦＳＴ２５及びＲＷＳＴ２
１０間のＯＦＦ期間をそれぞれ来ＲＦＲＴ ２６．米Ｒ
ＷＲＴの幅を変えることにより、自由に制御できるので
、ＦＦ２１４−、 ＦＦ４１９の出力を単にＯＲするこ
とにより直接メモリ素子へのスタート信号として使用出
来、メモリへの早いアクセスが可能である〇 なおＣＬＫ信号の“Ｈ“期間；ＴＨｊ”’Ｌ“期間；Ｔ
Ｌ・は下記の値を満足すれば良い。
ＴＨ＞Ｔｄｇ＋ ＋Ｔｄｆ、 ＋Ｔｄｇ、＋Ｔｄｆ、−
Ｔｄｆ。
Ｔｄｆ。
Ｔ Ｌ＞ Ｔ ｄ ｆ Ｉ＋Ｔ ｄ ｇ Ｉ＋’１ ｄ
ｔ 、 −Ｔ ｄ ｇ ａ Ｔ ｄ ｆ ＊とこで
、 ＴｄｇＩ ；ＮＡＮＴ）Ｇ１の素子遅延Ｔｄｇｓ ；
” Ｇ２ “Ｔｄｆ、；ＦＦＩの 禦
子遅延 ”ｆ＝ ； ｔ’ Ｆ ２ ／／Ｔｒｌら
； Ｆ Ｆ ３ ｎ Ｔｄｆ、；ＦＦ４ “ である。
ｔ 、 −Ｔ ｄ ｇ ａ Ｔ ｄ ｆ ＊とこで
、 ＴｄｇＩ ；ＮＡＮＴ）Ｇ１の素子遅延Ｔｄｇｓ ；
” Ｇ２ “Ｔｄｆ、；ＦＦＩの 禦
子遅延 ”ｆ＝ ； ｔ’ Ｆ ２ ／／Ｔｒｌら
； Ｆ Ｆ ３ ｎ Ｔｄｆ、；ＦＦ４ “ である。
以上では、外部からのＲ／Ｗ要求と、内部で発生するリ
フレッシュ要求の競合の一例であったが、変形例として
、同一のメモリシステムに対して２つのＣＰＵからのア
クセス要求がある場合、又は同一メモリシスチムニ効し
てＣＰ ＬＴとＩｌｏからの要求７’ｌ（ある場合等が
考えられる。
フレッシュ要求の競合の一例であったが、変形例として
、同一のメモリシステムに対して２つのＣＰＵからのア
クセス要求がある場合、又は同一メモリシスチムニ効し
てＣＰ ＬＴとＩｌｏからの要求７’ｌ（ある場合等が
考えられる。
以上説明したように本発明によれば次の３つの効果があ
る。
る。
■ 要求信号に１クロック周期を超える幅であれば良く
、実際の動作に入るまで要求信号を保持しておく必要が
ない。
、実際の動作に入るまで要求信号を保持しておく必要が
ない。
■ Ｆ’Ｆのリセット信号を適当ｒ（タイミング設定す
ることにより両要求信号に対して独立に自由にすイクル
タイムを設定でき効率の良い処理が可能である。
ることにより両要求信号に対して独立に自由にすイクル
タイムを設定でき効率の良い処理が可能である。
さらに両要求信号の間の休止期間を自由に制御できるた
め、最終段ＦＦの出力を直接タイミング信号として使用
でき、特にメモリシステムにｉ？いては有効である。
め、最終段ＦＦの出力を直接タイミング信号として使用
でき、特にメモリシステムにｉ？いては有効である。
■ 従来の競合回路で用いられていた、ＮＯＲ回路、オ
ープンコレクタゲート、シュミットトリガゲー！・、終
端抵抗等が不吸となり、Ｆ Ｆ ＨＮＡＮＤ、ＩＮＶの
３種の部品で構成されており、部品数の削減、低価格化
の効果がある。
ープンコレクタゲート、シュミットトリガゲー！・、終
端抵抗等が不吸となり、Ｆ Ｆ ＨＮＡＮＤ、ＩＮＶの
３種の部品で構成されており、部品数の削減、低価格化
の効果がある。
第１図は本発明の一実施例を示す競合回路図である。第
２図は本発明の一実施例を示すタイムチャートである。 記号の説明、１１は０８Ｃ（オシレータ）、１２はＣ０
ＵＮＴ（カウンタ）、１３はＦＦＩ（フリップフロップ
１）、１４はＦＦ２（フリップフロップ２）、１５はＧ
ｌ（ＮＡＮＤゲート１）、１６はＦＦ３（フリップフロ
ップ３）、１７はＧ３（インバータゲート３）、１８は
Ｇ２（ＮＡＮＤゲート２χ１９はＦＩｉ’４（フリップ
フロップ４）、１１０はタイミング作成旧ｌ銘、２１は
ＯＳＣ出力（ＣＬＫ１昌号） 、２２ＦｉＣＯＵＮＴ出
力（ＲＦＲＱ信号）、２３けＦＦＩのＱ出力、２４ばＦ
Ｆ２のＳ人力、２５けＲＦＳＴ、２６ば※ＲＦ’ＲＴ、
２７けＲＷＲＱ２８は］’ｉ”Ｆ３のＱ出力、２９はＦ
Ｉｉ”４のＳ入力、２１０は■ｔｗｓｒ 、 ２１
ｕ：、米ＩｚＷＲＴ ｓ ２１３ ｉ！：リフレッシ
ュのスタート治−弓、２１５はメモリの■ζ／Ｗスター
ト。
２図は本発明の一実施例を示すタイムチャートである。 記号の説明、１１は０８Ｃ（オシレータ）、１２はＣ０
ＵＮＴ（カウンタ）、１３はＦＦＩ（フリップフロップ
１）、１４はＦＦ２（フリップフロップ２）、１５はＧ
ｌ（ＮＡＮＤゲート１）、１６はＦＦ３（フリップフロ
ップ３）、１７はＧ３（インバータゲート３）、１８は
Ｇ２（ＮＡＮＤゲート２χ１９はＦＩｉ’４（フリップ
フロップ４）、１１０はタイミング作成旧ｌ銘、２１は
ＯＳＣ出力（ＣＬＫ１昌号） 、２２ＦｉＣＯＵＮＴ出
力（ＲＦＲＱ信号）、２３けＦＦＩのＱ出力、２４ばＦ
Ｆ２のＳ人力、２５けＲＦＳＴ、２６ば※ＲＦ’ＲＴ、
２７けＲＷＲＱ２８は］’ｉ”Ｆ３のＱ出力、２９はＦ
Ｉｉ”４のＳ入力、２１０は■ｔｗｓｒ 、 ２１
ｕ：、米ＩｚＷＲＴ ｓ ２１３ ｉ！：リフレッシ
ュのスタート治−弓、２１５はメモリの■ζ／Ｗスター
ト。
Claims (1)
- 互いに非同期に発生する２つの要求信号（例えばメモリ
へのアクセス要求４Ｍ号とりフレッシュ要求信号）が同
時期に発生した場合の競合を制御す（フリップフロップ
）と、２つの要求信号に対応した２つの独立したリセッ
トタイミング４８号を有し、該リセットタイミング信号
を用いて前記２つの要求信号を制御する手段を設けたこ
とを特徴とする競合回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56123423A JPS5826394A (ja) | 1981-08-06 | 1981-08-06 | 競合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56123423A JPS5826394A (ja) | 1981-08-06 | 1981-08-06 | 競合回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5826394A true JPS5826394A (ja) | 1983-02-16 |
Family
ID=14860183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56123423A Pending JPS5826394A (ja) | 1981-08-06 | 1981-08-06 | 競合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5826394A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006059518A (ja) * | 2004-07-29 | 2006-03-02 | Magnachip Semiconductor Ltd | 複数入力信号によるプロセス衝突の防止装置 |
| US7287142B2 (en) | 2002-08-08 | 2007-10-23 | Fujitsu Limited | Memory device and method for arbitrating internal and external access |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS498146A (ja) * | 1972-05-10 | 1974-01-24 | ||
| JPS563496A (en) * | 1979-06-18 | 1981-01-14 | Hitachi Ltd | Memory control circuit |
-
1981
- 1981-08-06 JP JP56123423A patent/JPS5826394A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS498146A (ja) * | 1972-05-10 | 1974-01-24 | ||
| JPS563496A (en) * | 1979-06-18 | 1981-01-14 | Hitachi Ltd | Memory control circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7287142B2 (en) | 2002-08-08 | 2007-10-23 | Fujitsu Limited | Memory device and method for arbitrating internal and external access |
| KR100919270B1 (ko) * | 2002-08-08 | 2009-09-30 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 기억 장치, 반도체 기억 장치의 제어 방법 및반도체 기억 장치의 시험 방법 |
| JP2006059518A (ja) * | 2004-07-29 | 2006-03-02 | Magnachip Semiconductor Ltd | 複数入力信号によるプロセス衝突の防止装置 |
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