JPH04171566A

JPH04171566A - データ更新制御装置

Info

Publication number: JPH04171566A
Application number: JP29907190A
Authority: JP
Inventors: Kenji Hoshi; 星　健二; Kiyoshi Sudo; 清須藤; Yasutomo Sakurai; 康智桜井; Koichi Odawara; 小田原　孝一; Eiji Kanetani; 英治金谷
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-11-06
Filing date: 1990-11-06
Publication date: 1992-06-18
Anticipated expiration: 2012-12-08
Also published as: JP2686361B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕データ処理システムを構成するプロセッサの転送データ
が更新される場合のデータ更新制御回路に関し、プロセッサがデータを転送する時はデータ更新処理−時
抑止して、データ転送処理を簡単化し、その処理時間を
短縮させることを目的とし、データ処理システムを構成
するプロセッサが転送すべきデータを更新する場合のデ
ータ更新制御回路において、更新される転送データが所
望の更新タイミングで格納されるデータ格納部と、該デ
ータ格納部のデータ転送時に、該転送データの前記デー
タ格納部への更新タイミングパルスを抑止する状態保持
手段を備えるように構成する。

〔産業上の利用分野〕

本発明は、データ処理システムを構成するプロセッサの
転送データが更新される場合のプロセッサのデータ更新
制御回路に関する。

〔従来の技術〕

データ処理システムには、システムに共通のシステムク
ロック信号が用意され、このシステムクロックパルスに
同期して、共通バスを介してプロセッサ間またはプロセ
ッサとメモリ間のデータ転送を行っている。

また一方、データ処理システムには、システムクロック
信号とは非同期のタイミング信号で動作するＴＯＤ　（
ＴＩＭＥ　　ＯＦ　　ＤＡＹ）やタイマレジスタがあり
、データ処理の開始および終了時刻の記入や処理時間の
集計などに使用されている。

（発明が解決しようとする課題〕前述したように、ＴＯＤやタイマレジスタのデータは、
システムクロック信号とは非同期でデータ値が更新され
る。このため、これらのレジスタのデータを共通ハスを
介して他のプロセッサやメモリに転送処理中にデータ値
が更新され、誤った値が転送されることがある。

この不都合を解消するために、従来は、データ転送処理
中にデータ値が更新されても、転送データの更新処理お
よび更新データの転送が正常に行なわれるようにするた
め、このデータ更新処理のために１システムクロック間
隔を余分に増すようにしていた。

このため、この更新処理のために１システムクロック間
隔設ける処理が複雑になるとともに、データ値の更新完
了を待つために１システムクロックパルス間隔の時間だ
け、通常のデータ転送処理より転送時間が長くなり、デ
ータ転送処理時間が増大するという問題があった。

本発明は、データ格納部のデータ転送時には、データ格
納部のデータ値が変化しないようにして、転送データの
更新処理を簡単化するとともに、転送処理時間を短縮さ
せるように改良したレジスタのデータ更新回路を提供す
ることを目的とする。

〔課題を解決するための手段〕

本発明が採用した手段を第１図を参照して説明する。第
１図は本発明の原理図である。

第１図において、１４はデータ格納部であり、更新され
るデータが格納される。

１５は状態保持手段であり、前記データ部１４のデータ
転送時に、前記転送データの前記データ格納部１４への
更新タイミングパルスを抑止する。

又第２の発明は状態保持手段１５は前記データ格納部１
４への更新タイミングパルスを遅らせるものである。

〔作　用〕

データ格納部１４のデータ値は、更新される。

データ格納部１４のデータは、システムクロック信号に
同期して読み出されるが、データ格納部１４のデータを
読出して、他のプロセッサに転送する間、状態保持手段
１５はデータ格納部１４のデータ値が更新されないよう
に更新パルスを抑止又は遅延して状態を保持する。

以上のように、更新されるデータを転送するときは、デ
ータ更新処理を一時抑止して、転送データ値が変化しな
いようにしたので、従来方式よりもデータ転送処理を簡
単化するとともに、データ転送処理時間を短縮させるこ
とができる。

〔第１の実施例〕本発明の第１の実施例を、第２図〜第４図を参照して説
明する。第２図は本発明の各実施例に共通の構成の説明
図、第３図は本発明の第１の実施例の状態保持手段およ
びデータ格納部の説明図、第４図は第１の実施例の動作
タイミングチャートである。

（Ａ）第１の実施例の構成第２図において、データ格納部１４および状態保持手段
１５は第１図で説明したとおりである。

１はプロセッサであり、本発明にかかわる転送データレ
ジスタ１４および状態保持手段１５が構成要素の一部と
して含まれている。

２は転送要求プロセッサであり、本発明の実施例では転
送データレジスタ１４に格納されているデータを読出し
て、自プロセッサに取込む指令を発するプロセンサとし
ている。

３は共通バスであり、プロセッサ１および転送要求プロ
セッサ間のデータ転送を行なうバスである。

１）はアドレスバッファであり、転送要求プロセッサよ
り送出されるデータのアドレスを記録する。

１２はデコーダであり、アドレスバッファ１）に記録さ
れたデータをデコードする。

１３はマルチプレクサ（Ｍ　Ｕ　Ｘ　’）であり、図示
してない複数のレジスタが接続され、その中の１個がデ
コーダ１２のデコード信号によって選択されゲート回路
１８に接続される。

１６はステージ回路であり、転送要求プロセッサ２より
プロセッサ１にデータ転送要求があると動作を開始し、
システムに共通のシステムクロック信号（Ｓ　ＣＬ　Ｋ
）に同期しで、第１ステージ信号（ＳＰＴｌｏＡ）　、
第２ステージ信号（ＳＰＴ２ＯＡ＞、第３ステージ信号
（ＳＰＴ３０Ａ）および第４ステージ信号（ＳＰＴ４０
Ａ）を送出し、プロセッサ１内の各回路に動作を開始さ
せる。

１７および１８はゲート回路であり、このゲート回路が
オンオフしてプロセッサ１を共通ハス３にアクセスする
。

つぎに、第１の実施例の状態保持手段１５およびデータ
格納部１４について、第３図を参照して説明する。

第３図において、状態保持手段１５はアンド回路で構成
され、システムクロック信号５ＣＬＫは、ステージ回路
１６の第３ステージ信号５ＰＴ３０Ａによって抑止され
る。

１４ｂはＴＯＤであり、ＴＯＤクロック信号（ＴＯＤＣ
Ｋ）が入力される毎にＴＯＤのデータ化がカウントアツ
プされる。

１４ａはレジスタであり、ＴＯＤ１４ｂのデータ値を、
状態保持手段１５よりの更新タイミングパルスが出力さ
れる毎に、レジスタ１４ａに書込まれる。

（Ｂ）第１の実施例の動作転送要求プロセッサ２より、共通バス３を介して、プロ
セッサ１に対してデータの転送要求があると、ステージ
回路１６が動作を開始する。

ステージ回路１６よりの第１ステージ信号５ＰＴＩ　Ｏ
Ａ期間に、転送要求プロセンサ２より送出されたアドレ
スをアドレスバッファ１）に読込まれる。

第２ステージ信号５ＰＴ２０Ａ期間ではアドレスバッフ
ァ１）のデータをデコーダ１２でデコードされる。

第３ステージ信号５ＰＴ３０Ａではデコーダ１２のデコ
ード結果に従ってマルチプレクサＭＵＸ１３が動作し、
データ格納部１４が選択されてゲート回路ＧＩ［１８に
接続される。

第４ステージ信号５ＰＴ４０Ａではゲート回路Ｇ］１）
８がオンとなり、データ格納部１４のデータを共通バス
３を介して転送要求プロセッサ２に転送する。

つぎに、第４図を参照して、データ格納部１４および状
態保持手段１５の動作を説明する。第４図において、（
ａｌはシステムに共通のクロック５ｃＬＫ、（ｂｌはＴ
ＯＤ１４ｂをカウントアツプするＴＯＤり０７りＴＯＤ
ＣＫ、（Ｃ）はＴＯＤ　１４　ｂのデータ、ｆｄ）は第
３ステージ信号５ＰＴ３ＯＡおよび（ｅ）はレジスタ１
４ａのデータを示す。

ＴＯＩｌｏツクＴＯＤＣＫは、システムクロック５ＣＬ
Ｋとは非同期で、期間Ｔ１〜Ｔ４およびＴ８〜Ｔｌｌで
「１」となり、そのパルスの立上りでＴＯＤ　１４　ｂ
のデータ値をカウントアンプする。

したがって、ＴＯＤのデータはＴＯＤＣＫ立上りＴ１で
ｍからｍ＋−１に、またＴ３でｍ＋ｌがらｍ＋２となる
。

いま、転送要求プロセッサ２よリプロセソサ１に対して
、データ格納部１４のデータの転送要求があり、ステー
ジ回路１６が動作し、第３ステージ信号５ＰＴ３０Ａが
Ｔ８で発生したとする。

状態保持手段１５は５ＰＴ３ＯＡが「１」のときのみシ
ステムクロツク５ＣＬＫ通過を抑止するので、レジスタ
１４ａのデータは時間Ｔ８の後縁では更新されず、時間
Ｔ８と同しデータが保持される。

なお、時間Ｔ２でのレジスタ１４ａのデータは、時間Ｔ
１の後縁ではＴＯＤ　１４　ｂのデータがカウントアン
プ中であるので、誤った値Ｘが記録されたことを示して
いる。

〔第２の実施例〕本発明の第２の実施例を、第２図、第５図〜第７図を参
照して説明する。第２図は本発明の実施例の構成の説明
図、第５図は本発明の第２の実施例の状態保持手段およ
びデータ格納部の説明図、第６図は第２の実施例の状態
保持手段の一具体例を示す図、第７図は第２の実施例の
状態保持手段の動作タイミングチャートである。

（Ａ）第２の実施例の構成第２図の基本構成については第１の実施例で説明したと
おりである。

また、第５図において、データ格納部１４および状態保
持手段１５は第１図で説明したとおりである。また、レ
ジスタ１４ａおよびＴＯＤ１４ｂは第３図で説明したと
おりである。

第２の実施例では、状態保持手段１５は第３ステージ信
号５ＰＴ３ＯＡ、システムクロック５ＣＬＫ、データ格
納部１４が選択されたことを示す信号５ＬＴＤＸおよび
データ格納部１４のデータ読出し信号ＲＥＧＲ３が共に
一致したときのみ、ＴＯＤ１４ｂのデータ値をカウント
アツプさせるカウントアンプタイミング信号を遅らせる
ようにしている。

つぎに、第６図を参照して、第２の実施例の状態保持手
段１５について説明する。

１５１．１５２，１５６−はＤ形フリップフロップ（Ｄ
ＦＦ）であり、システムクロック５ＣＬＫによって状態
を遷移する。

１５３．１５４，１５５．１５７はアンド回路である。

１５８はオア回路である。

（Ｂ）第２の実施例の動作第２図で示す本発明の基本構成については、第１の実施
例の動作で説明したとおりである。

第２の実施例では、レジスタ１４ａはシステムクロック
５ＣＬＫに同期してＴＯＤ１４ｂのデータが読込まれる
。

また、ＴＯＤ１４ｂのデータ値は、ＴＯＤクロックＴＯ
ＤＣＫによってカウントアツプされるが、状態保持手段
１５によって、第３ステージ信号５ＰＴ３０Ａ、システ
ムクロック５ＣＬＫ、データ格納部１４が選択されたこ
とを示す信号Ｓ　ＬＴＤＸおよびデータ格納部１４のデ
ータ読出し信号ＲＥＧＲ３が共に一致したときのみ、Ｔ
ＯＤ　１４　ｂのデータをカウントアンプするタイミン
グを遅らせる。

第２の実施例の状態保持手段１５の具体例の動作を第７
図を参照して説明する。第７図において、（ａ＋はシス
テムクロック信号（ＳＣＬＫ）、（ｂ）はＴ○Ｄクロッ
ク（ＴＯＤＣＫ）　、（Ｃ）はＤＦＦ　１５１出力、（
ｄ）は０ＦＦ１５２出力、（８１はアンド回路１５３出
力、（ｆ）は第３ステージ信号（ＳＰＴ３０Ａ）、（ｇ
）は転送データレジスタ１）４が選択されたことを示す
信号（ＳＬＴＤＸ）　、ｆｈｌはデータ格納部１４のデ
ータ読出し信号（ＲＥＧＲ３）、（１）はアンド回路１
５４出力、Ｕ）はアンド回路１５５出力、（ｋ）はＤＦ
Ｆ１５６出力、（１）はアンド回路１５７出力および（
−はオア回路１５８出力である。

システムクロック（Ｓ　ＣＬ　Ｋ）とは非同期でＴ○Ｄ
クロック（ＴＯＤＣＫ）が時間Ｔ３よりＴ６の期間「１
」が入力されると、ＤＦＦ　１５１出力はＴ４よりＴ６
まで、ＤＦＦ１５２はＴ５よりＴ７まで「１」が出力さ
れ、アンド１５３の出力にはＴ４のみ「１」となる出力
が生しる。

一方、転送要求プロセッサ２よりプロセッサ１にレジス
タ続出し指令（ＲＥＧＲ３）がＴ２より図示しない制御
ハスを介して伝送されると、Ｔ３よりデコーダ１２より
データ格納部１４が選択された信号（ＳＬＴＤＸ）が「
１」となり、Ｔ４で第３ステージ信号（ＳＰＴ３０Ａ＞
が「１」となる。

したがって、アンド回路１５４の出力はＴ４で「１」と
なり、アンド回路１５３の出力が「１」であるから、ア
ンド回路１５５の出力は「１」となる。

アンド回１）５５の出力がＴ４でｒｌＪであるから、Ｄ
ＦＦ１５６の出力はＴ５で「１」となり、ＴＯＤ　Ｉ　
４６のデータ値はＴ３の前縁でカウントアツプされる。

アンド回路１５３の出力がＴ４で「１」のとき、５ＰＴ
３０Ａ、５ＬＴＤＸまたはＲＥＧＲ３の中の１つの信号
が「０」であるならば、すなわち、データ格納部１４の
データのカウントアツプとデータ読出しが一致しないな
らば、アンド回路１５４の出力はＴ４で「０」となり、
アンド回路１５７の出力は、第７図（１）の点線で示す
ようＬこ、Ｔ４で「１」となる。

したがって、オア回路１５８の出力はＴ４で「１」とな
りＴ４の前縁でＴＯＤ　１４　ｂのデータ値がカウント
アンプされる。

以上説明したように、第２の実施例では、データ格納部
１４のデータ転送とデータ値のカウントアンプが一致し
たときは、データ値のカウントアンプを１システムクロ
ック期間遅らせている。

〔効　果〕

以上説明したように、本発明は、システムクロック信号
とは非同期で更新されるデータ又はシステムクロック信
号と同期して更新されるデータを転送するときは、デー
タ更新処理を一時抑止して、転送データ値が変化しない
ようにしたので、従来方式よりもデータ転送処理を簡単
化するとともに、データ転送処理時間を短縮させること
ができる。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明の各実施例に共通の構成の説明図、第３図は本発明の第１の実施例の状態保持手段およびデ
ータ格納部の説明図、第４図は第１の実施例の動作タイミングチャート、第５図は本発明の第２の実施例の状態保持手段およびデ
ータ格納部の説明図、第６図は第２の実施例の状態保持手段の一具体例、第７図は第２の実施例の状態保持手段の動作タイミング
チャートである。第１図〜第３図、第５図および第６図において、１・・
・プロセッサ、２・・・転送要求ブロモ・７す、３・・
・共通バス、１）・・・アドレスバッファ、１２・・・
デコーダ、１３・・・マルチプレクサ、１４・・・転送
データレジスタ、１４ａ・−・レジスタ、１４ｂ・・・
ＴＯＤ、１５・・・状態保持手段、１６・・・ステージ
回路、１７゜１８・・・ゲート回路、１５１，１５２．
１５６・・・Ｄ形フリップフロップ、１５３，１５４，
１５５゜１５７・・・アンド回路、１５８・・・オア回
路。原理図第１図３共通バス各実施例に共通の構成第２図第１の実施例の状態保持手段およびデータ格納部第３図ｃｄＡｕ　　ｔ　　Ｑ　　　　価・寸第２の実施例の状態保持手段およびデータ格納部第５図動作タイミンクチャート第７図

Claims

【特許請求の範囲】

（１）データ処理システムを構成するプロセッサが、転
送すべきデータを更新する場合のデータ更新制御回路に
おいて、（ａ）更新される転送データが所望の更新タイミングで
格納されるデータ格納部（１４）と、（ｂ）該データ格
納部（１４）のデータ転送時に、該転送データの前記デ
ータ格納部（１４）への更新タイミングパルスを抑止す
る状態保持手段（１５）、を備えたことを特徴とするデータ更新制御回路。
（２）前記状態保持手段（１５）が、前記更新タイミン
グパルスを抑止することに代えて、前記データ格納部（
１４）への更新タイミングを遅らせる状態保持手段であ
る、ことを特徴とする請求項（１）記載のデータ更新制御回
路。