KR100881398B1

KR100881398B1 - 내부 전압 발생 회로

Info

Publication number: KR100881398B1
Application number: KR1020070065479A
Authority: KR
Inventors: 옥승환
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-06-29
Filing date: 2007-06-29
Publication date: 2009-02-02
Also published as: KR20090001245A

Abstract

본 발명은 반도체 메모리 장치의 비트라인 프리차지 전압을 발생하는 내부 전압 발생 회로에 관한 것으로서, 소정 전압을 분배하여 중간 기준 전위를 기준으로 다수의 상위 기준 전위와 다수의 하위 기준 전위를 발생하며, 동작 모드에 따라 일정한 전위차를 갖는 상위 기준 전위와 하위 기준 전위를 선택하여 출력하는 기준 전위 발생부; 및 상기 중간 기준 전위에 응답하여 상기 선택된 상위 기준 전위와 상기 하위 기준 전위 사이의 레벨을 유지하는 내부 전압을 출력하는 전압 구동부;를 포함함을 특징으로 한다.

Description

내부 전압 발생 회로{INTERNAL VOLTAGE GENERATING CIRCUIT}

도 1은 종래의 내부 전압 발생 회로에 구비되는 전위 분배기를 나타내는 회로도.

도 2는 본 발명의 내부 전압 발생 회로를 나타내는 블럭도.

도 3은 도 2의 전위 분배부(22)의 일 예를 나타내는 회로도.

도 4는 도 2의 모드 제어부(24)의 일 예를 나타내는 회로도.

도 5는 도 2의 데드 존 선택부(26)의 일 예를 나타내는 회로도.

도 6은 도 2의 전압 구동부(28)의 일 예를 나타내는 회로도.

본 발명은 내부 전압 발생 회로에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치의 비트라인 프리차지 전압을 발생하는 내부 전압 발생 회로에 관한 것이다.

일반적으로, 반도체 메모리 장치는 프리차지 동작시 메모리 셀 어레이 구동 전압인 코어 전압 VCORE과 접지 전압 VSS 사이의 반에 해당하는 레벨을 갖는 비트라인 프라차지 전압 VBLP으로서 비트라인 쌍을 프리차지시킨다.

이러한 비트라인 프리차지 전압 VBLP을 생성하기 위하여, 종래에는 도 1과 같은 전위 분배기를 통해 비트라인 프라차지 전압 VBLP의 기준 전위를 생성하였다.

구체적으로, 도 1을 참조하면, 종래의 전위 분배기는 다수의 저항(R1~R10)으로써 코어 전압 VCORE의 전위를 분배하여 비트라인 프리차지 전압 VBLP의 중간 기준 전위 LV_B, 중간 기준 전위 LV_B보다 '1/2*△V' 높은 상위 기준 전위 LVH_S, 및 중간 기준 전위 LV_B보다 '1/2*△V' 낮은 하위 기준 전위 LVL_S를 생성한다.

여기서, 중간 기준 전위 LV_B는 비트라인 프리차지 전압 VBLP의 타겟 레벨인 '1/2*VCORE'를 나타내며, 상위 기준 전위 LVH_S와 하위 기준 전위 LV_B는 비트라인 프리차지 전압 VBLP의 데드 존(dead zone) 범위 '1/2*VCORE+1/2*△V > VBLP > 1/2*VCORE-1/2*△V'를 나타낸다.

즉, 종래의 전위 분배기는 비트라인 프리차지 전압 VBLP 레벨이 상위 기준 전위 LVH_S와 하위 기준 전위 LV_B 사이로 유지되도록 비트라인 프리차지 전압 VBLP의 기준이 되는 전위 LVH_S, LV_B, LVL_S를 발생한다.

한편, 비트라인 프리차지 전압 VBLP 레벨은 프리차지 이후 리드 또는 라이트 동작시 비트라인 쌍의 디벨롭(develop)에 영향을 미친다. 즉, 비트라인 쌍의 차지 쉐어링(charge sharing)시 비트라인 프리차지 전압 VBLP 레벨에 따라 비트라인 쌍의 전위가 결정되며, 이와 같이 프리차지 전압 VBLP 레벨에 의해 결정된 비트라인 쌍의 전위는 차지 쉐어링 이후의 비트라인 감지 증폭기의 감지 증폭 동작에 영향을 미친다.

따라서, 일반적인 반도체 메모리 장치는 이러한 비트라인 프리차지 전압 VBLP 레벨에 따른 동작 효과를 평가하기 위해 비트라인 프리차지 전압 VBLP의 레벨을 다양하게 변화시키는 테스트 모드를 지원하며, 이러한 테스트 모드는 종래에 도 1의 전위 분배기를 통해 구현되었다.

다시 도 1을 참조하면, 종래의 전위 분배기는 비트라인 프리차지 전압 레벨을 '1/2*VCORE' 이상으로 상승시키는 레벨업 테스트 모드시 기준 전위 LVH_S, LV_B, LVL_S를 각각 상승시켜 출력하며, 비트라인 프리차지 전압 레벨을 '1/2*VCORE' 이하로 하강시키는 레벨다운 테스트 모드시 기준 전위 LVH_S, LV_B, LVL_S를 각각 하강시켜 출력한다.

즉, 레벨업 테스트 모드시 외부에서 입력되는 레벨업 테스트 신호 TVBLPUP가 인에이블됨에 따라 인버터(INV1)와 PMOS 트랜지스터(P1)에 의해 저항(R1)이 개방되어 기준 전위 LVH_S, LV_B, LVL_S가 각각 상승한다.

반면에, 레벨다운 테스트 모드시 외부에서 입력되는 레벨다운 테스트 신호 TVBLPDN가 인에이블됨에 따라 NMOS 트랜지스터(N1)에 의해 저항(R10)이 개방되어 기준 전위 LVH_S, LV_B, LVL_S가 각각 하강한다.

하지만, 종래의 전위 분배기는 이러한 레벨업 또는 레벨다운 테스트 모드시 전체 저항값이 변함에 따라 데드 존 구간 폭이 함께 변하는 문제점이 있다. 예를 들어, 레벨업 테스트 모드시 상위 기준 전위 LVH_S와 하위 기준 전위 LV_B가 각각 '1/2*VCORE+1/2*(△V+α)'와 '1/2*VCORE-1/2*(△V+α)'로 변함에 따라 데드 존 구간의 폭이 증가하는 문제점이 있다.

비트라인 프리차지 전압의 레벨은 데드 존 구간 사이에 형성되므로, 데드 존 구간의 폭은 정상 모드나 테스트 모드시 항상 일정한 것이 바람직하다. 따라서, 테스트 모드시 종래와 같이 데드 존 구간의 폭이 변하면, 정확한 테스트 결과를 얻기 어려운 문제점이 있다.

본 발명의 목적은 정상 모드나 테스트 모드시에 동일한 데드 존 구간 폭을 갖는 내부 전압을 생성함에 있다.

본 발명의 다른 목적은 비트라인 프리차지 전압의 데드 존 구간 폭 변화없이 비트라인 프리차지 전압의 타겟 레벨 변경을 가능케 함에 있다.

본 발명은 또 다른 목적은 비트라인 프리차지 전압 레벨을 변화시켜 메모리 동작을 테스트하는 경우 정확한 테스트 결과를 얻고자 함에 있다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 내부 전압 발생 회로는, 소정 전압을 분배하여 중간 기준 전위를 기준으로 상기 중간 기준 전위보다 높은 레벨의 기준 전위들과 상기 중간 기준 전위보다 낮은 레벨의 기준 전위들을 발생하고, 동작 모드에 따라 상기 기준 전위들을 서로 간의 일정한 전위차를 갖는 기준 전위 쌍들로 나누어 상기 기준 전위 쌍들 중 어느 한 쌍을 선택하여 출력하는 기준 전위 발생부; 및 상기 중간 기준 전위에 응답하여 상기 선택된 기준 전위 쌍 사이의 레벨을 유지하는 내부 전압을 출력하는 전압 구동부;를 포함함을 특징으로 한다.

여기서, 상기 소정 전압은 코어 전압이고, 상기 내부 전압은 비트라인 프리차지 전압임이 바람직하다.

상기 기준 전위 발생부는 정상 모드시 상기 중간 기준 전위를 제외한 기준 전위 쌍들 중 어느 한 쌍을 선택하여 출력하고, 테스트 모드시 상기 중간 기준 전위를 포함하는 기준 전위 쌍들 중 어느 한 쌍을 선택하여 출력함이 바람직하다.

그리고, 상기 기준 전위 발생부는, 상기 소정 전압을 분배하여 중간 기준 전위를 기준으로 상기 중간 기준 전위보다 높은 레벨의 기준 전위들과 상기 중간 기준 전위보다 낮을 레벨의 기준 전위들을 생성하는 전위 분배부; 상기 테스트 모드시 발생하는 테스트 신호를 코딩하여 다수의 제어 신호로 출력하는 모드 제어부; 및 상기 다수의 제어 신호에 응답하여 상기 기준 전위 쌍들 중 어느 한 쌍을 선택하여 출력하는 데드 존 선택부;를 포함함이 바람직하다.

여기서, 상기 전위 분배부는 상기 소정 전압이 공급되는 단과 접지 전압단 사이에 직렬 연결되는 저항 요소를 갖는 다수의 소자를 포함함이 바람직하다.

그리고, 상기 모드 제어부는 상기 내부 전압의 레벨을 상승시켜 테스트하기 위한 레벨업 테스트 신호와 상기 내부 전압의 레벨을 하강시켜 테스트하기 위한 레벨다운 테스트 신호를 상기 테스트 신호로 입력받아서, 상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호를 디코딩하여 어느 하나가 인에이블된 상태의 상기 다수의 제어 신호를 출력함이 바람직하다.

또한, 상기 모드 제어부는 상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호가 모두 디스에이블되는 정상 모드시 상기 기준 전위 쌍들 중 제 1 기준 전위 쌍을 선택하기 위한 제 1 제어 신호를 출력하고, 상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호 중 어느 하나가 인에이블되는 테스트 모드시 상기 기준 전위 쌍들 중 제 2 기준 전위 쌍을 선택하기 위한 제 2 제어 신호를 출력함이 바람직하다.

또한, 상기 모드 제어부는, 상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호의 제 1 논리조합, 상기 레벨업 테스트 신호와 반전된 상기 레벨다운 테스트 신호의 제 2 논리 조합, 반전된 상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호의 제 3 논리 조합에 각각 대응되는 상기 다수의 제어 신호를 생성하여 출력하는 제 1 디코딩부; 및 상기 제 1 디코딩부에서 출력되는 각 제어 신호를 반전하여 출력하는 제 2 디코딩부;를 포함함이 바람직하다.

아울러, 상기 데드 존 선택부는 상기 각 제어 신호의 상태에 대응하여 상기 기준 전위 쌍들 중 어느 한 쌍의 전달 여부를 결정하는 다수의 전달부를 포함함이 바람직하다.

상기 전압 구동부는, 상기 중간 기준 전위에 응답하여 동작하며, 상기 선택된 기준 전위 쌍 중 상대적으로 낮은 레벨의 기준 전위와 상기 내부 전압의 레벨을 비교하여 풀 업 구동 신호로 출력하는 제 1 비교부; 상기 중간 기준 전위에 응답하여 동작하며, 상기 선택된 상위 기준 전위 쌍 중 상대적으로 높은 레벨의 기준 전위와 상기 내부 전압의 레벨을 비교하여 풀 다운 구동 신호로 출력하는 제 2 비교부; 및 상기 풀 업 구동 신호와 상기 풀 다운 구동 신호로써 풀 업 및 풀 다운 동작하여 상기 내부 전압을 상기 선택된 기준 전위 쌍 사이의 레벨로 유지시켜 출력하는 구동부;를 포함함이 바람직하다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 일면에 따른 내부 전압 발생 회로는, 소정 전압을 분배하여 중간 기준 전위를 기준으로 상기 중간 기준 전위보다 높은 레벨의 기준 전위들과 상기 중간 기준 전위보다 낮을 레벨의 기준 전위들을 발생하는 전위 분배부; 메모리 동작 모드에 대응되는 제어 신호를 출력하는 모드 제어부; 및 상기 제어 신호에 의해 상기 기준 전위들을 서로 간의 일정한 전위차를 갖는 기준 전위 쌍들로 나누어 상기 기준 전위 쌍들 중 한 쌍을 선택하고, 상기 선택된 한 쌍의 기준 전위 차의 범위 내로 레벨이 유지되는 내부 전압을 생성하는 내부 전압 생성부;를 포함함을 특징으로 한다.

상기 모드 제어부는 테스트 모드시 발생하는 상기 내부 전압의 레벨을 상승시켜 테스트하기 위한 레벨업 테스트 신호와 상기 내부 전압의 레벨을 하강시켜 테스트하기 위한 레벨다운 테스트 신호를 디코딩하여 상기 제어 신호로 출력함이 바람직하다.

또한, 상기 모드 제어부는, 상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호의 제 1 논리조합, 상기 레벨업 테스트 신호와 반전된 상기 레벨다운 테스트 신호의 제 2 논리 조합, 반전된 상기 레벨업 테스트 신호와 상기 레벨다운 테스 트 신호의 제 3 논리 조합에 각각 대응되는 상기 제어 신호를 생성하여 출력하는 제 1 디코딩부; 및 상기 제 1 디코딩부에서 출력되는 각 제어 신호를 반전하여 출력하는 제 2 디코딩부;를 포함함이 바람직하다.

상기 내부 전압 생성부는, 상기 제어 신호로써 상기 다수의 기준 전위들 중 제 1 기준 전위를 선택하고, 상기 제 1 기준 전위와 상기 내부 전압의 레벨을 비교하여 풀 다운 구동 신호로 출력하는 제 1 구동 신호 발생부; 상기 제어 신호로써 상기 제 1 기준 전위와 쌍을 이루는 상기 제 1 기준 전압보다 낮은 레벨의 제 2 기준 전위를 선택하고, 상기 제 2 기준 전위와 상기 내부 전압의 레벨을 비교하여 풀 업 구동 신호로 출력하는 제 2 구동 신호 발생부; 및 상기 풀 다운 구동 신호와 상기 풀 업 구동 신호로써 풀 다운 및 풀 업 동작하여 상기 제 1 기준 전위와 상기 제 2 기준 전위 사이의 레벨을 갖는 상기 내부 전압을 생성하는 구동부;를 포함함이 바람직하다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 또 다른 일면에 따른 내부 전압 발생 회로는, 제 1 및 제 2 기준 전위 사이의 레벨을 갖는 내부 전압을 생성하는 내부 전압 발생 회로에 있어서, 소정 전압을 분배하여 중간 기준 전위를 기준으로 상기 중간 기준 전위보다 높은 레벨의 기준 전위들과 상기 중간 기준 전위보다 낮은 레벨의 기준 전위들을 발생하는 전위 분배부; 메모리 동작 모드에 대응되는 제어 신호를 출력하는 모드 제어부; 및 상기 제어 신호에 의해 상기 기준 전위들을 서로 간의 일정한 전위차를 갖는 기준 전위 쌍들로 나누어 상기 기준 전위 쌍들 중 어느 한 쌍을 상기 제 1 및 제 2 기준 전위로 제공하는 데드 존 선택부;를 포함함을 특징으로 한다.

또한, 상기 모드 제어부는, 상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호의 제 1 논리조합, 상기 레벨업 테스트 신호와 반전된 상기 레벨다운 테스트 신호의 제 2 논리 조합, 반전된 상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호의 제 3 논리 조합에 각각 대응되는 상기 제어 신호를 생성하여 출력하는 제 1 디코딩부; 및 상기 제 1 디코딩부에서 출력되는 각 제어 신호를 반전하여 출력하는 제 2 디코딩부;를 포함함이 바람직하다.

상기 데드 존 선택부는, 상기 제어 신호에 응답하여 상기 중간 전위 이상의 레벨을 갖는 기준 전위들 중 어느 하나를 상기 제 1 기준 전위로 제공하는 제 1 전달부; 및 상기 제어 신호에 응답하여 상기 제 1 기준 전위와 쌍을 이루는 상기 중간 전위 이하의 레벨을 갖는 기준 전위들 중 어느 하나를 상기 제 2 기준 전위로 제공하는 제 2 전달부;를 포함하며, 상기 제어 신호에 의해 상기 제 1 및 제 2 전달부에서 상기 중간 전위가 동시에 제공되지 않음이 바람직하다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.

본 발명의 내부 전압 발생 회로는 소정 전압을 분배하여 다수의 기준 전위를 발생하고, 동작 모드에 따라 상기 기준 전위들 중 일정한 전위차를 갖는 어느 둘을 선택하여 상기 선택된 두 기준 전위 사이의 레벨을 갖는 내부 전압을 출력한다.

구체적으로, 도 2를 참조하면, 본 발명의 내부 전압 발생 회로는 전위 분배부(22), 모드 제어부(24), 데드 존 선택부(26), 및 전압 구동부(28)를 포함한다.

전위 분배부(22), 모드 제어부(24), 및 데드 존 선택부(26)는 소정 전압을 분배하여 다수의 기준 전위 L_U<1:n>, L_B, L_D<1:n>를 발생하며, 메모리 동작 모드에 따라 다수의 기준 전위 L_U<1:n>, L_B, L_D<1:n> 중 일정한 데드 존 범위를 갖는 상위 기준 전위 LVH_S와 하위 기준 전위 LVL_S를 선택하여 출력한다. 여기서, 'n'은 1 이상의 자연수임이 바람직하다.

특히, 전위 분배부(22), 모드 제어부(24), 및 데드 존 선택부(26)는 정상 모드시 중간 기준 전위 L_B를 제외한 기준 전위들 L_U<1:n>, L_D<1:n> 중 어느 둘을 선택하여 출력하고, 테스트 모드시 중간 기준 전위 L_B를 포함하는 기준 전위들 L_U<1:n>, L_B, L_D<1:n> 중 어느 둘을 선택하여 출력한다.

여기서, 기준 전위들 L_U<1:n>은 중간 기준 전위 L_B보다 높은 레벨을 가지며, 기준 전위들 L_D<1:n>은 중간 기준 전위 L_B보다 낮은 레벨을 갖는다.

그리고, 전위 분배부(22)로 입력되는 소정 전압과 후술할 전압 구동부(28)에서 출력되는 내부 전압은 반도체 메모리 장치에 사용되는 다양한 전압일 수 있으며, 특히, 상기 소정 전압은 메모리 셀 어레이 구동 전압인 코어 전압 VCORE이고, 상기 내부 전압은 비트라인 프리차지 전압 VBLP임이 바람직하다. 이하 설명에서는 상기 소정 전압이 코어 전압 VCORE이고, 상기 내부 전압이 비트라인 프리차지 전압 VBLP임을 가정하기로 한다.

또한, 메모리 동작 모드는 정상 모드와 테스트 모드 등으로 구분될 수 있으며, 테스트 모드시 모드 레지스터 셋(MRS) 등의 셋팅에 의해 발생하는 테스트 신호들 TVBLPUP, TVBLPDN로써 동작 모드를 구분할 수 있다. 이때, 레벨업 테스트 신호 TVBLPUP는 비트라인 프리차지 전압 VBLP의 레벨을 상승시켜 테스트하기 위해 발생하는 신호이고, 레벨다운 테스트 신호 TVBLPDN는 비트라인 프리차지 전압 VBLP의 레벨을 하강시켜 테스트하기 위해 발생하는 신호이다.

전위 분배부(22)는 코어 전압 VCORE을 분배하여 다수의 기준 전위 L_U<1:n>, L_B, L_D<1:n>를 발생하며, 일 예로, 도 3과 같은 회로로 구성될 수 있다.

도 3을 참조하면, 전위 분배부(22)는 코어 전압단 VCORE과 접지 전압단 VSS 사이에 직렬 연결되는 저항 요소를 포함하는 다수의 소자들로 구성될 수 있다. 여기서, 저항 요소를 포함하는 다수의 소자들은 저항(R11~R16) 등일 수 있다.

전위 분배부(22)가 저항들(R11~R16)로 구성되는 경우, 전위 분배부(22)는 각 저항(R11~R16) 사이의 연결 노드에서 기준 전위들 L_U<1:2>, L_B, L_D<1:2>을 출력한다. 이때, 중간 기준 전위 L_B는 '1/2*VCORE'의 전압 레벨을 갖는 것이 바람직 하다.

모드 제어부(24)는 테스트 신호들 TVBLPUP, TVBLPDN을 코딩하여 다수의 제어 신호 LS<0:m>, LSB<0:m>를 출력하며, 일 예로, 도 4와 같은 회로로 구성될 수 있다. 여기서, 'm'은 1 이상의 자연수임이 바람직하다.

도 4를 참조하면, 모드 제어부(24)는 레벨업 테스트 신호 TVBLPUP와 레벨다운 테스트 신호 TVBLPDN를 노아 조합하여 제어 신호 LS<0>로 출력하는 노아 게이트(NR1), 제어 신호 LS<0>를 반전하여 제어 신호 LSB<0>로 출력하는 인버터(INV2), 레벨업 테스트 신호 TVBLPUP를 반전하는 인버터(INV3), 인버터(INV3)의 출력 신호와 레벨다운 테스트 신호 TVBLPDN를 노아 조합하여 제어 신호 LS<1>로 출력하는 노아 게이트(NR2), 제어 신호 LS<1>를 반전하여 제어 신호 LSB<1>로 출력하는 인버터(INV4), 레벨다운 테스트 신호 TVBLPDN를 반전하는 인버터(INV5), 레벨업 테스트 신호 TVBLPUP와 인버터(INV5)의 출력 신호를 노아 조합하여 제어 신호 LS<2>로 출력하는 노아 게이트(NR3), 및 제어 신호 LS<2>를 반전하여 제어 신호 LSB<2>로 출력하는 인버터(INV6)로 구성될 수 있다.

이러한 구성을 갖는 모드 제어부(24)는 테스트 신호들 TVBLPUP, TVBLPDN이 디스에이블되는 정상 모드시 제어 신호 LS<0>를 인에이블시키고, 레벨업 테스트 신호 TVBLPUP가 인에이블되는 테스트 모드시 제어 신호 LS<1>을 인에이블시키며, 레벨다운 테스트 신호 TVBLPDN가 인에이블되는 테스트 모드시 제어 신호 LS<2>를 인에이블시킨다.

데드 존 선택부(26)는 제어 신호들 LS<0:m>, LSB<0:m>에 응답하여 기준 전위 들 L_U<1:n>, L_B, L_D<1:n> 중 일정한 데드 존 범위를 갖는 두 기준 전위를 선택하여 상위 기준 전위 LVH_S와 하위 기준 전위 LVL_S로 출력하며, 일 예로, 도 5와 같은 회로로 구성될 수 있다.

도 5를 참조하면, 데드 존 선택부(26)는 각 제어 신호 LS<0:2>, LSB<0:2>에 대응하여 기준 전위들 L_U<1:2>, L_B, L_D<1:2> 중 어느 둘의 전달 여부를 결정하는 다수의 전달부를 포함하며, 각 전달부는 한 쌍의 패스 게이트로 구성될 수 있다.

즉, 데드 존 선택부(26)는 제어 신호들 LS<0>, LSB<0>에 응답하여 기준 전위 L_U<1>를 상위 기준 전위 LVH_S로 출력하는 패스 게이트(PG1), 제어 신호들 LS<0>, LSB<0>에 응답하여 기준 전위 L_D<1>를 하위 기준 전위 LVL_S로 출력하는 패스 게이트(PG2), 제어 신호들 LS<1>, LSB<1>에 응답하여 기준 전위 L_U<2>를 상위 기준 전위 LVH_S로 출력하는 패스 게이트(PG3), 제어 신호들 LS<1>, LSB<1>에 응답하여 중간 기준 전위 L_B를 하위 기준 전위 LVL_S로 출력하는 패스 게이트(PG4), 제어 신호들 LS<2>, LSB<2>에 응답하여 중간 기준 전위 L_B를 상위 기준 전위 LVH_S로 출력하는 패스 게이트(PG5), 및 제어 신호들 LS<2>, LSB<2>에 응답하여 기준 전위 L_U<2>를 하위 기준 전위 LVL_S로 출력하는 패스 게이트(PG6)로 구성될 수 있다.

이러한 구성을 갖는 데드 존 선택부(26)는 정상 모드시 제어 신호 LS<0>가 인에이블되면, 기준 전위 L_U<1>와 기준 전위 L_D<1>를 각각 상위 기준 전위 LVH_S와 하위 기준 전위 LVL_S로 출력한다.

그리고, 데드 존 선택부(26)는 테스트 모드시 제어 신호 LS<1>가 인에이블되 면, 기준 전위 L_U<2>와 중간 기준 전위 L_B를 각각 상위 기준 전위 LVH_S와 하위 기준 전위 LVL_S로 출력하고, 제어 신호 LS<2>가 인에이블되면, 중간 기준 전위 L_B와 기준 전위 L_D<2>를 각각 상위 기준 전위 LVH_S와 하위 기준 전위 LVL_S로 출력한다.

이와 같이 데드 존 선택부(26)에서 출력되는 상위 기준 전위 LVH_S와 하위 기준 전위 LVL_S는 전압 구동부(28)로 입력되고, 전압 구동부(28)는 중간 기준 전위 L_B에 응답하여 상위 기준 전위 LVH_S와 상기 하위 기준 전위 LVL_S 사이의 레벨을 유지하는 내부 전압, 즉, 비트라인 프리차지 전압 VBLP을 출력한다.

그리고, 전압 구동부(28)는 외부에서 입력되는 오프 신호 OFF에 의해 비트라인 프리차지 전압 VBLP 전압을 데드 존 범위 내로 유지하는 동작을 중지할 수도 있다.

이러한 전압 구동부(28)는 일 예로, 도 6과 같이, 두 비교부(60,62)와 구동부(64)로 구성될 수 있다.

구체적으로, 도 6을 참조하면, 비교부(60)는 오프 신호 OFF를 반전하는 인버터(INV7), 인버터(INV7)의 출력 신호의 상태에 따라 두 노드(ND1,ND2)를 선택적으로 코어 전압 VCORE 레벨로 프리차지시키는 두 PMOS 트랜지스터(P2,P3)와 NMOS 트랜지스터(N2), 중간 기준 전위 L_B에 응답하여 NMOS 트랜지스터(N2)가 턴 온 상태일 때 공통 노드(CMND1)를 접지 전압 VSS 레벨로 풀 다운시키는 NMOS 트랜지스터(N3), 및 비트라인 프리차지 전압 VBLP 레벨과 하위 기준 전위 LVL_S를 비교하여 풀 업 구동 신호 PU_DRV를 노드(ND2)로 발생하는 두 PMOS 트랜지스터(P4,P5)와 두 NMOS 트랜지스터(N4,N5)로 구성될 수 있다.

비교부(62)는 오프 신호 OFF의 상태에 따라 두 노드(ND3,ND4)를 선택적으로 접지 전압 VSS 레벨로 프리차지시키는 PMOS 트랜지스터(P6)와 두 NMOS 트랜지스터(N6,N7), 중간 기준 전위 L_B에 응답하여 PMOS 트랜지스터(P6)가 턴 온 상태일 때 공통 노드(CMND2)를 코어 전압 VCORE 레벨로 풀 업시키는 PMOS 트랜지스터(P7), 및 비트라인 프리차지 전압 VBLP 레벨과 상위 기준 전위 LVH_S를 비교하여 풀 다운 구동 신호 PD_DRV를 노드(ND4)로 발생하는 두 PMOS 트랜지스터(P8,P9)와 두 NMOS 트랜지스터(N8,N9)로 구성될 수 있다.

구동부(64)는 풀 업 구동 신호 PU_DRV에 응답하여 비트라인 프리차지 전압 VBLP을 코어 전압 VCORE 레벨로 풀 업시키는 PMOS 트랜지스터(P10)와, 풀 다운 구동 신호 PD_DRV에 응답하여 비트라인 프리차지 전압 VBLP을 접지 전압 VSS 레벨로 풀 다운시키는 NMOS 트랜지스터(N10)로 구성될 수 있다.

이하, 도 2 내지 도 6을 참조하여 본 발명의 비트라인 프리차지 전압 VBLP의 생성 및 데드 존 구간 유지 동작을 상세히 살펴보기로 한다. 설명의 편의상 전위 분배부(22)가 코어 전압 VCORE을 분배하여 5개의 기준 전위 L_U<1:2>, L_B, L_D<1:2>를 생성함을 가정한다.

우선, 전위 분배부(22)는 전압 레벨이 'L_U<2> > L_U<1> > L_B > L_D<1> > L_D<2>' 순인 기준 전위들 L_U<1:2>, L_B, L_D<1:2>을 생성한다. 이때, 기준 전위 L_U<2>와 중간 기준 전위 L_B 간의 전위차, 기준 전위 L_U<1>와 기준 전위 L_D<1> 간의 전위차, 및 중간 기준 전위 L_B와 기준 전위 L_D<2> 간의 전위차는 모두 동일 함이 바람직하다.

그리고, 테스트 신호들 TVBLPUP, TVBLPDN이 모두 디스에이블인 정상 모드시 테스트 신호들 TVBLPUP, TVBLPDN이 모드 제어부(24)를 통해 코딩되어 하이 레벨의 제어 신호 LS<0>와 로우 레벨의 LSB<0>로 출력된다.

제어 신호들 LS<0>, LSB<0>이 각각 하이 레벨과 로우 레벨로 됨에 따라 데드 존 선택부(26)를 통해 기준 전위 L_U<1>와 기준 전위 L_D<1>가 각각 상위 기준 전위 LVH_S와 하위 기준 전위 LVL_S로 출력된다.

이와 같이 기준 전위 L_U<1>를 갖는 상위 기준 전위 LVH_S와 기준 전위 L_D<1>를 갖는 하위 기준 전위 LVL_S가 전압 구동부(28)로 입력됨에 따라, 비트라인 프리차지 전압 VBLP은 기준 전위 L_U<1>와 기준 전위 L_D<1> 사이의 데드 존 구간을 갖는다.

도 6을 참조하여 전압 구동부(28)의 동작을 살펴보면, 비트라인 프리차지 전압 VBLP 레벨이 기준 전위 L_U<1> 이상으로 상승하면 NMOS 트랜지스터(N10)가 턴 온되어 비트라인 프리차지 전압 VBLP의 레벨이 하강하고, 비트라인 프리차지 전압 VBLP 레벨이 기준 전위 L_D<1> 이하로 하강하면 PMOS 트랜지스터(P10)가 턴 온되어 비트라인 프리차지 전압 VBLP의 레벨이 상승한다. 따라서, 비트라인 프리차지 전압 VBLP은 정상 모드시 'L_U<1> > VBLP > L_D<1>'로 유지된다.

다음, 레벨업 테스트 신호 TVBLPUP가 인에이블이고 레벨다운 테스트 신호 TVBLPDN가 디스에이블인 테스트 모드시 테스트 신호들 TVBLPUP, TVBLPDN이 모드 제어부(24)를 통해 코딩되어 하이 레벨의 제어 신호 LS<1>와 로우 레벨의 LSB<1>로 출력된다.

제어 신호들 LS<1>, LSB<1>이 각각 하이 레벨과 로우 레벨로 됨에 따라 데드 존 선택부(26)를 통해 기준 전위 L_U<2>와 중간 기준 전위 L_B가 각각 상위 기준 전위 LVH_S와 하위 기준 전위 LVL_S로 출력된다.

이와 같이 기준 전위 L_U<2>를 갖는 상위 기준 전위 LVH_S와 중간 기준 전위 L_B를 갖는 하위 기준 전위 LVL_S가 전압 구동부(28)로 입력됨에 따라, 비트라인 프리차지 전압 VBLP은 기준 전위 L_U<2>와 중간 기준 전위 L_B 사이의 데드 존 구간을 갖는다. 즉, 비트라인 프리차지 전압 VBLP 레벨은 전압 구동부(28)를 통해 'L_U<2> > VBLP > L_B'로 유지된다.

마지막으로, 레벨다운 테스트 신호 TVBLPDN가 인에이블이고 레벨업 테스트 신호 TVBLPUP가 디스에이블인 테스트 모드시 테스트 신호들 TVBLPUP, TVBLPDN이 모드 제어부(24)를 통해 코딩되어 하이 레벨의 제어 신호 LS<2>와 로우 레벨의 LSB<2>로 출력된다.

제어 신호들 LS<2>, LSB<2>이 각각 하이 레벨과 로우 레벨로 됨에 따라 데드 존 선택부(26)를 통해 중간 기준 전위 L_B와 기준 전위 L_D<2>가 각각 상위 기준 전위 LVH_S와 하위 기준 전위 LVL_S로 출력된다.

이와 같이 중간 기준 전위 L_B를 갖는 상위 기준 전위 LVH_S와 기준 전위 L_D<2>를 갖는 하위 기준 전위 LVL_S가 전압 구동부(28)로 입력됨에 따라, 비트라인 프리차지 전압 VBLP은 중간 기준 전위 L_B와 중간 기준 전위 L_D<2> 사이의 데드 존 구간을 갖는다. 즉, 비트라인 프리차지 전압 VBLP 레벨은 전압 구동부(28) 를 통해 'L_B > VBLP > L_D<2>'로 유지된다.

이상에서 살펴본 바와 같이, 본 발명의 내부 전압 발생 회로는 소정 전압을 분배하여 다수의 기준 전압을 생성한 뒤, 동작 모드에 따라 적절한 기준 전압을 선택하여 내부 전압의 기준 전압으로써 사용한다.

특히, 본 발명의 내부 전압 발생 회로는 다수의 기준 전압 중 데드 존 구간을 설정하는 두 기준 전압을 선택함에 있어서, 정상 모드와 테스트 모드 모두 동일한 데드 존 구간을 갖는 기준 전압들이 선택되도록 구성됨으로써 동작 모드에 상관없이 항상 일정한 데드 존 구간을 갖는 내부 전압을 출력할 수 있는 효과가 있다.

또한, 본 발명의 내부 전압 발생 회로는 코어 전압 VCORE을 사용하여 비트라인 프리차지 전압 VBLP을 생성하는 경우, 테스트 신호들 VBLPUP, VBLPDN을 적절히 코딩하여 테스트 모드시 비트라인 프리차지 전압 VBLP의 레벨을 변경하는 동시에, 정상 모드시와 동일한 데드 존 구간 폭을 갖는 비트라인 프리차지 전압 VBLP을 출력할 수 있다.

따라서, 비트라인 프리차지 전압 VBLP의 데드 존 구간 폭 변화없이 비트라인 프리차지 전압 VBLP의 타겟 레벨 변경이 가능한 효과가 있다.

아울러, 본 발명의 내부 전압 발생 회로는 데드 존 구간 폭을 결정하는 상위 기준 전위 LVH_S와 하위 기준 전위 LVL_S 차를 항상 일정하게 유지시킬 수 있으므로, 비트라인 프리차지 전압 VBLP 레벨을 변화시켜 메모리 동작을 테스트하는 경우 정확한 테스트 결과를 얻을 수 있는 효과가 있다.

본 발명은 소정 전압을 분배하여서 동작 모드에 따라 분배된 전압들 중 적절한 전압을 선택하되 항상 일정한 데드 존 폭을 갖는 전압들을 선택하도록 구성됨으로써, 정상 모드나 테스트 모드시에 동일한 데드 존 구간 폭을 갖는 내부 전압을 생성할 수 있는 효과가 있다.

또한, 본 발명은 코어 전압을 분배하여 생성된 다수의 기준 전위 중 테스트 모드시에 선택되는 기준 전위들이 정상 모드시에 선택되는 기준 전위들과 동일한 데드 존 구간 폭을 갖도록 구성됨으로써, 비트라인 프리차지 전압의 데드 존 구간 폭 변화없이 비트라인 프리차지 전압의 타겟 레벨 변경이 가능한 효과가 있다.

아울러, 본 발명은 정상 모드시나 비트라인 프리차지 전압의 레벨을 변화시키는 테스트 모드시에 동일한 데드 존 구간 폭을 갖는 비트라인 프리차지 전압을 생성함으로써, 테스트 모드시 정확한 테스트 결과를 얻을 수 있는 효과가 있다.

본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims

소정 전압을 분배하여 중간 기준 전위를 기준으로 상기 중간 기준 전위보다 높은 레벨의 기준 전위들과 상기 중간 기준 전위보다 낮은 레벨의 기준 전위들을 발생하고, 동작 모드에 따라 상기 기준 전위들을 서로 간의 일정한 전위차를 갖는 기준 전위 쌍들로 나누어 상기 기준 전위 쌍들 중 어느 한 쌍을 선택하여 출력하는 기준 전위 발생부; 및

상기 중간 기준 전위에 응답하여 상기 선택된 기준 전위 쌍 사이의 레벨을 유지하는 내부 전압을 출력하는 전압 구동부;를 포함함을 특징으로 하는 내부 전압 발생 회로.
제 1 항에 있어서,

상기 소정 전압은 코어 전압이고, 상기 내부 전압은 비트라인 프리차지 전압임을 특징으로 하는 내부 전압 발생 회로.
제 1 항에 있어서,

상기 기준 전위 발생부는 정상 모드시 상기 중간 기준 전위를 제외한 기준 전위 쌍들 중 어느 한 쌍을 선택하여 출력하고, 테스트 모드시 상기 중간 기준 전위를 포함하는 기준 전위 쌍들 중 어느 한 쌍을 선택하여 출력함을 특징으로 하는 내부 전압 발생 회로.
제 3 항에 있어서,

상기 기준 전위 발생부는,

상기 소정 전압을 분배하여 중간 기준 전위를 기준으로 상기 중간 기준 전위보다 높은 레벨의 기준 전위들과 상기 중간 기준 전위보다 낮을 레벨의 기준 전위들을 생성하는 전위 분배부;

상기 테스트 모드시 발생하는 테스트 신호를 코딩하여 다수의 제어 신호로 출력하는 모드 제어부; 및

상기 다수의 제어 신호에 응답하여 상기 기준 전위 쌍들 중 어느 한 쌍을 선택하여 출력하는 데드 존 선택부;를 포함함을 특징으로 하는 내부 전압 발생 회로.
제 4 항에 있어서,

상기 전위 분배부는 상기 소정 전압이 공급되는 단과 접지 전압단 사이에 직렬 연결되는 저항 요소를 갖는 다수의 소자를 포함함을 특징으로 하는 내부 전압 발생 회로.
제 4 항에 있어서,

상기 모드 제어부는 상기 내부 전압의 레벨을 상승시켜 테스트하기 위한 레벨업 테스트 신호와 상기 내부 전압의 레벨을 하강시켜 테스트하기 위한 레벨다운 테스트 신호를 상기 테스트 신호로 입력받아서, 상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호를 디코딩하여 어느 하나가 인에이블된 상태의 상기 다수의 제어 신호를 출력함을 특징으로 하는 내부 전압 발생 회로.
제 6 항에 있어서,

상기 모드 제어부는 상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호가 모두 디스에이블되는 정상 모드시 상기 기준 전위 쌍들 중 제 1 기준 전위 쌍을 선택하기 위한 제 1 제어 신호를 출력하고, 상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호 중 어느 하나가 인에이블되는 테스트 모드시 상기 기준 전위 쌍들 중 제 2 기준 전위 쌍을 선택하기 위한 제 2 제어 신호를 출력함을 특징으로 하는 내부 전압 발생 회로.
제 6 항에 있어서,

상기 모드 제어부는,

상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호의 제 1 논리조합, 상기 레벨업 테스트 신호와 반전된 상기 레벨다운 테스트 신호의 제 2 논리 조합, 반전된 상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호의 제 3 논리 조합에 각각 대응되는 상기 다수의 제어 신호를 생성하여 출력하는 제 1 디코딩부; 및

상기 제 1 디코딩부에서 출력되는 각 제어 신호를 반전하여 출력하는 제 2 디코딩부;를 포함함을 특징으로 하는 내부 전압 발생 회로.
제 4 항에 있어서,

상기 데드 존 선택부는 상기 각 제어 신호의 상태에 대응하여 상기 기준 전위 쌍들 중 어느 한 쌍의 전달 여부를 결정하는 다수의 전달부를 포함함을 특징으로 하는 내부 전압 발생 회로.
제 1 항에 있어서,

상기 전압 구동부는,

상기 중간 기준 전위에 응답하여 동작하며, 상기 선택된 기준 전위 쌍 중 상대적으로 낮은 레벨의 기준 전위와 상기 내부 전압의 레벨을 비교하여 풀 업 구동 신호로 출력하는 제 1 비교부;

상기 중간 기준 전위에 응답하여 동작하며, 상기 선택된 상위 기준 전위 쌍 중 상대적으로 높은 레벨의 기준 전위와 상기 내부 전압의 레벨을 비교하여 풀 다운 구동 신호로 출력하는 제 2 비교부; 및

상기 풀 업 구동 신호와 상기 풀 다운 구동 신호로써 풀 업 및 풀 다운 동작하여 상기 내부 전압을 상기 선택된 기준 전위 쌍 사이의 레벨로 유지시켜 출력하는 구동부;를 포함함을 특징으로 하는 내부 전압 발생 회로.
소정 전압을 분배하여 중간 기준 전위를 기준으로 상기 중간 기준 전위보다 높은 레벨의 기준 전위들과 상기 중간 기준 전위보다 낮을 레벨의 기준 전위들을 발생하는 전위 분배부;

메모리 동작 모드에 대응되는 제어 신호를 출력하는 모드 제어부; 및

상기 제어 신호에 의해 상기 기준 전위들을 서로 간의 일정한 전위차를 갖는 기준 전위 쌍들로 나누어 상기 기준 전위 쌍들 중 어느 한 쌍을 선택하고, 상기 선택된 한 쌍의 기준 전위 차의 범위 내로 레벨이 유지되는 내부 전압을 생성하는 내부 전압 생성부;를 포함함을 특징으로 하는 내부 전압 발생 회로.
제 11 항에 있어서,

상기 소정 전압은 코어 전압이고, 상기 내부 전압은 비트라인 프리차지 전압임을 특징으로 하는 내부 전압 발생 회로.
제 11 항에 있어서,

상기 모드 제어부는 테스트 모드시 발생하는 상기 내부 전압의 레벨을 상승시켜 테스트하기 위한 레벨업 테스트 신호와 상기 내부 전압의 레벨을 하강시켜 테스트하기 위한 레벨다운 테스트 신호를 디코딩하여 상기 제어 신호로 출력함을 특징으로 하는 내부 전압 발생 회로.
제 13 항에 있어서,

상기 모드 제어부는 상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호가 모두 디스에이블되는 정상 모드시 상기 기준 전위 쌍들 중 제 1 기준 전위 쌍을 선택하기 위한 제 1 제어 신호를 출력하고, 상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호 중 어느 하나가 인에이블되는 테스트 모드시 상기 기준 전위 쌍들 중 제 2 기준 전위 쌍을 선택하기 위한 제 2 제어 신호를 출력함을 특징으로 하는 내부 전압 발생 회로.
제 13 항에 있어서,

상기 모드 제어부는,

상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호의 제 1 논리조합, 상기 레벨업 테스트 신호와 반전된 상기 레벨다운 테스트 신호의 제 2 논리 조합, 반전된 상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호의 제 3 논리 조합에 각각 대응되는 상기 제어 신호를 생성하여 출력하는 제 1 디코딩부; 및

상기 제 1 디코딩부에서 출력되는 각 제어 신호를 반전하여 출력하는 제 2 디코딩부;를 포함함을 특징으로 하는 내부 전압 발생 회로.
제 11 항에 있어서,

상기 내부 전압 생성부는,

상기 제어 신호로써 상기 다수의 기준 전위들 중 제 1 기준 전위를 선택하고, 상기 제 1 기준 전위와 상기 내부 전압의 레벨을 비교하여 풀 다운 구동 신호로 출력하는 제 1 구동 신호 발생부;

상기 제어 신호로써 상기 제 1 기준 전위와 쌍을 이루는 상기 제 1 기준 전압보다 낮은 레벨의 제 2 기준 전위를 선택하고, 상기 제 2 기준 전위와 상기 내부 전압의 레벨을 비교하여 풀 업 구동 신호로 출력하는 제 2 구동 신호 발생부; 및

상기 풀 다운 구동 신호와 상기 풀 업 구동 신호로써 풀 다운 및 풀 업 동작하여 상기 제 1 기준 전위와 상기 제 2 기준 전위 사이의 레벨을 갖는 상기 내부 전압을 생성하는 구동부;를 포함함을 특징으로 하는 내부 전압 발생 회로.
제 1 및 제 2 기준 전위 사이의 레벨을 갖는 내부 전압을 생성하는 내부 전압 발생 회로에 있어서,

소정 전압을 분배하여 중간 기준 전위를 기준으로 상기 중간 기준 전위보다 높은 레벨의 기준 전위들과 상기 중간 기준 전위보다 낮은 레벨의 기준 전위들을 발생하는 전위 분배부;

메모리 동작 모드에 대응되는 제어 신호를 출력하는 모드 제어부; 및

상기 제어 신호에 의해 상기 기준 전위들을 서로 간의 일정한 전위차를 갖는 기준 전위 쌍들로 나누어 상기 기준 전위 쌍들 중 한 쌍을 상기 제 1 및 제 2 기준 전위로 제공하는 데드 존 선택부;를 포함함을 특징으로 하는 내부 전압 발생 회로.
제 17 항에 있어서,

상기 소정 전압은 코어 전압이고, 상기 내부 전압은 비트라인 프리차지 전압임을 특징으로 하는 내부 전압 발생 회로.
제 17 항에 있어서,

상기 모드 제어부는 테스트 모드시 발생하는 상기 내부 전압의 레벨을 상승시켜 테스트하기 위한 레벨업 테스트 신호와 상기 내부 전압의 레벨을 하강시켜 테스트하기 위한 레벨다운 테스트 신호를 디코딩하여 상기 제어 신호로 출력함을 특징으로 하는 내부 전압 발생 회로.
제 19 항에 있어서,

상기 모드 제어부는 상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호가 모두 디스에이블되는 정상 모드시 상기 기준 전위 쌍들 중 제 1 기준 전위 쌍을 선택하기 위한 제 1 제어 신호를 출력하고, 상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호 중 어느 하나가 인에이블되는 테스트 모드시 상기 기준 전위 쌍들 중 제 2 기준 전위 쌍을 선택하기 위한 제 2 제어 신호를 출력함을 특징으로 하는 내부 전압 발생 회로.
제 19 항에 있어서,

상기 모드 제어부는,

상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호의 제 1 논리조합, 상기 레벨업 테스트 신호와 반전된 상기 레벨다운 테스트 신호의 제 2 논리 조합, 반전된 상기 레벨업 테스트 신호와 상기 레벨다운 테스트 신호의 제 3 논리 조합에 각각 대응되는 상기 제어 신호를 생성하여 출력하는 제 1 디코딩부; 및

상기 제 1 디코딩부에서 출력되는 각 제어 신호를 반전하여 출력하는 제 2 디코딩부;를 포함함을 특징으로 하는 내부 전압 발생 회로.
제 17 항에 있어서,

상기 데드 존 선택부는,

상기 제어 신호에 응답하여 상기 중간 전위 이상의 레벨을 갖는 기준 전위들 중 어느 하나를 상기 제 1 기준 전위로 제공하는 제 1 전달부; 및

상기 제어 신호에 응답하여 상기 제 1 기준 전위와 쌍을 이루는 상기 중간 전위 이하의 레벨을 갖는 기준 전위들 중 어느 하나를 상기 제 2 기준 전위로 제공하는 제 2 전달부;를 포함하며,

상기 제어 신호에 의해 상기 제 1 및 제 2 전달부에서 상기 중간 전위가 동시에 제공되지 않음을 특징으로 하는 내부 전압 발생 회로.