KR20140068649A - 내부전압 생성회로 - Google Patents

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KR20140068649A
KR20140068649A KR1020120136390A KR20120136390A KR20140068649A KR 20140068649 A KR20140068649 A KR 20140068649A KR 1020120136390 A KR1020120136390 A KR 1020120136390A KR 20120136390 A KR20120136390 A KR 20120136390A KR 20140068649 A KR20140068649 A KR 20140068649A
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이재욱
도창호
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에스케이하이닉스 주식회사
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Abstract

내부전압 생성회로는 테스트신호에 따라 저항값을 결정하고, 상기 저항값에 따라 레벨이 결정되는 상한기준전압과 하한기준전압을 생성하는 기준전압 생성부 및 상기 상한기준전압과 상기 하한기준전압의 레벨에 따라 구동되는 내부전압을 생성하는 내부전압생성부를 포함한다.

Description

내부전압 생성회로{INTERNAL VOLTAGE GENERATION CIRCUIT}
본 발명은 데드존 구간을 설정할 수 있는 내부전압 생성회로에 관한 것이다.
통상적으로 반도체 메모리 장치는 외부로부터 전원전압(VDD)과 접지전압(VSS)을 공급받아 내부동작에 필요한 내부전압을 생성하여 사용하고 있다. 반도체 메모리 장치의 내부동작에 필요한 전압으로는 메모리 코어영역에 공급하는 코어전압(VCORE), 워드라인을 구동하거나 오버드라이빙 시에 사용되는 고전압(VPP), 코어영역의 앤모스트랜지스터의 벌크(bulk)전압으로 공급되는 백바이어스전압(VBB) 등이 있다.
또한, 내부전압에는 메모리 셀 커패시터의 플레이트 전압으로 사용되는 셀플레이트 전압(VCP)과 비트라인을 프리차지하기 위해 사용되는 비트라인 프리차지 전압(VBLP)이 있다. 일반적으로, 셀플레이트 전압(VCP) 및 비트라인 프리차지 전압(VBLP)은 코어전압(VCORE)으로부터 생성되며, 전력 소비를 최소화하기 위해 코어전압(VCORE)의 절반 레벨로 생성된다.
일반적으로, 셀플레이트 전압(VCP) 및 비트라인 프리차지 전압(VBLP)은 동일한 내부전압생성회로를 통해 생성된다. 종래의 내부전압생성회로에서는 셀플레이트 전압(VCP) 또는 비트라인 프리차지 전압(VBLP)의 레벨이 코어전압(VCORE)의 1/2 레벨로 변동이 없는 경우에는 내부전압(VCP/VBLP)의 구동을 중단한다. 한편, 셀플레이트 전압(VCP) 또는 비트라인 프리차지 전압(VBLP)의 레벨이 코어전압(VCORE)의 1/2 레벨보다 크거나 작은 경우 셀플레이트 전압(VCP) 또는 비트라인 프리차지 전압(VBLP)을 구동한다. 여기서, 셀플레이트 전압(VCP) 또는 비트라인 프리차지 전압(VBLP)의 레벨이 코어전압(VCORE)의 1/2 레벨로 변동이 없어 구동되지 않는 상태를 데드존(dead zone)이라 한다.
한편, 종래의 내부전압생성회로는 복수의 기준전압과 비교하여 내부전압(VCP/VBLP)을 구동하는 방식으로 구현되었다. 이와 같이 구현된 내부전압생성회로에서는 내부전압(VCP/VBLP)이 높은 레벨의 기준전압과 낮은 레벨의 기준전압 사이의 레벨을 가질 때 내부전압(VCP/VBLP)이 구동되지 않는 데드존이 형성된다.
그런데, PVT(Process, Voltage, Temperature) 변화에 따라 내부전압생성회로에 입력되는 기준전압들의 레벨 차이가 작게 생성되는 경우 내부전압(VCP/VBLP)이 구동되지 않는 데드존 구간이 좁게 형성되어 단락전류가 발생 된다.
본 발명은 테스트모드에 진입하여 저항값을 조절하고 저항값에 따라 내부전압이 구동되지 않는 데드존 구간을 설정할 수 있는 내부전압 생성회로를 제공한다.
이를 위해 본 발명은 테스트신호에 따라 저항값을 결정하고, 상기 저항값에 따라 레벨이 결정되는 상한기준전압과 하한기준전압을 생성하는 기준전압 생성부 및 상기 상한기준전압과 상기 하한기준전압의 레벨에 따라 구동되는 내부전압을 생성하는 내부전압생성부를 포함하는 내부전압 생성회로를 제공한다.
또한, 본 발명은 전원전압을 전압분배 하기 위한 전압조절테스트신호를 생성하고, 내부전압이 구동되지 않는 데드존 구간을 설정하기 위한 구간조절테스트신호를 생성하는 테스트신호생성부와 상기 전압조절테스트신호에 따라 설정된 저항값에 따라 상기 전원전압을 전압분배하여 분배전압을 생성하는 전압분배부 및 상기 구간조절테스트신호에 따라 상기 분배전압을 상한기준전압으로 전달하고, 상기 분배전압을 하한기준전압으로 전달하는 선택전달부를 포함하는 내부전압 생성회로를 제공한다.
본 발명에 의하면 테스트모드에 진입하여 저항값을 조절하고, 저항값에 따라 내부전압이 구동되지 않는 데드존 구간을 설정할 수 있는 효과가 있다.
도 1 은 본 발명의 일 실시예에 따른 내부전압 생성회로의 구성을 도시한 블럭도이다.
도 2 는 도 1에 도시된 내부전압 생성회로에 포함된 전압분배부의 회로도이다.
도 3 은 도 1에 도시된 내부전압 생성회로에 포함된 선택전달부의 회로도이다.
도 4 는 도 1에 도시된 내부전압 생성회로에 포함된 내부전압생성부의 회로도이다.
도 5 는 본 발명의 다른 실시예에 따른 내부전압 생성회로에 포함된 전압분배부의 회로도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1 은 본 발명의 일 실시예에 따른 내부전압 생성회로의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 내부전압 생성회로는 테스트신호에 따라 저항값을 조절하고, 저항값에 따라 레벨이 결정되는 상한기준전압(VREF_H)과 하한기준전압(VREF_L)을 생성하는 기준전압생성부(10) 및 상한기준전압(VREF_H)과 하한기준전압(VREF_L)의 레벨에 따라 구동되는 내부전압(VINT)을 생성하는 내부전압생성부(20)로 구성된다.
기준전압생성부(10)는 전원전압(VDD)을 전압분배하는 저항값을 설정하기 위한 제1 및 제2 전압조절테스트신호(TM_DIV<1:2>)와 내부전압(VINT)이 구동되지 않는 데드존 구간을 설정하기 위한 제1 및 제2 구간조절테스트신호(TM_DV<1:2>)를 생성하는 테스트신호생성부(11)와 제1 및 제2 전압조절테스트신호(TM_DIV<1:2>)에 따라 설정된 저항값으로 전원전압(VDD)을 전압분배하여 제1 내지 제4 분배전압(DIV1~DIV4)을 생성하는 전압분배부(12) 및 제1 및 제2 구간조절테스트신호(TM_DV<1:2>)에 따라 제1 및 제2 분배전압(DIV1,DIV2) 중 어느 하나를 상한기준전압(VREF_H)으로 전달하고, 제3 및 제4 분배전압(DIV3,DIV4) 중 어느 하나를 하한기준전압(VREF_L)으로 전달하는 선택전달부(13)로 구성된다.
좀더 구체적으로 전압분배부(12)의 구성을 도 2를 참고하여 살펴보면 다음과 같다.
도 2를 참고하면, 전압분배부(12)는 제1 전압분배부(120), 제2 전압분배부(121) 및 제3 전압분배부(122)로 구성된다.
제1 전압분배부(120)는 전원전압(VDD)과 제1 노드(nd10) 사이에 연결되고, 제1 및 제2 전압조절테스트신호(TM_DIV<1:2>)의 조합에 따라 PMOS 트랜지스터(P10)를 턴온시키거나, 저항(R11)과 병렬연결된 PMOS 트랜지스터(P11)를 턴온시켜 전원전압(VDD)과 제1 노드(nd10)간의 저항값을 조절한다. 즉, 제1 및 제2 전압조절테스트신호(TM_DIV<1:2>)의 조합이 'H,L'인 경우 PMOS 트랜지스터(P10)가 턴온되고, PMOS 트랜지스터(P11)가 턴오프되어 전원전압(VDD)과 제1 노드(nd10)간의 저항값은 저항(R11)과 저항(R12)의 저항값의 합으로 설정된다. 또한, 제1 및 제2 전압조절테스트신호(TM_DIV<1:2>)의 조합이 'L,H'인 경우 PMOS 트랜지스터(P11)가 턴온되고, PMOS 트랜지스터(P10)가 턴오프되어 전원전압(VDD)과 제1 노드(nd10)간의 저항값은 저항(R12)의 저항값으로 설정된다. 여기서, 제1 및 제2 전압조절테스트신호(TM_DIV<1:2>)의 조합이 'H,L'인 경우는 제1 전압조절테스트신호(TM_DIV<1>)가 로직하이레벨이고, 제2 전압조절테스트신호(TM_DIV<2>)가 로직로우레벨임을 의미한다. 또한, 제1 및 제2 전압조절테스트신호(TM_DIV<1:2>)의 조합이 'L,H'인 경우는 제1 전압조절테스트신호(TM_DIV<1>)가 로직로우레벨이고, 제2 전압조절테스트신호(TM_DIV<2>)가 로직하이레벨임을 의미한다.
제2 전압분배부(121)는 제1 노드(nd10)와 제2 노드(nd11) 사이에 연결되고, 저항들(R13~R17)에 의해 제1 노드(nd10)의 전압을 전압분배하여 제1 내지 제4 분배전압(DIV1~DIV4)을 생성한다.
제3 전압분배부(122)는 제2 노드(nd11)와 접지전압(VSS) 사이에 연결되고, 제1 및 제2 전압조절테스트신호(TM_DIV<1:2>)의 조합에 따라 저항(R19)과 병렬연결된 NMOS 트랜지스터(N10)를 턴온시키거나, NMOS 트랜지스터(N11)를 턴온시켜 제2 노드(nd11)와 접지전압(VSS)간의 저항값을 조절한다. 즉, 제1 및 제2 전압조절테스트신호(TM_DIV<1:2>)의 조합이 'H,L'인 경우 NMOS 트랜지스터(N10)가 턴온되고, NMOS 트랜지스터(N11)가 턴오프되어 제2 노드(nd11)와 접지전압(VSS)간의 저항값이 저항(R18)의 저항값으로 설정된다. 또한, 제1 및 제2 전압조절테스트신호(TM_DIV<1:2>)의 조합이 'L,H'인 경우 NMOS 트랜지스터(N11)가 턴온되고, NMOS 트랜지스터(N10)이 턴오프되어 제2 노드(nd11)와 접지전압(VSS)간의 저항값이 저항(R18)과 저항(R19)의 저항값의 합으로 설정된다. 여기서, 전압분배부(12)의 저항(R11)의 저항값은 저항(R19)의 저항값과 동일하게 설정되는 것이 바람직하다.
좀더 구체적으로 선택전달부(13)의 구성을 도 3을 참고하여 살펴보면 다음과 같다.
도 3을 참고하면, 선택전달부(13)는 제1 선택전달부(130) 및 제2 선택전달부(131)로 구성된다.
제1 선택전달부(130)는 제1 및 제2 구간조절테스트신호(TM_DZ<1:2>)의 조합에 따라 제1 분배전압(DIV1) 또는 제2 분배전압(DIV2)을 상한기준전압(VREF_H)으로 전달한다. 즉, 제1 및 제2 구간조절테스트신호(TM_DZ<1:2>)의 조합이 'H,L'인 경우 전달게이트(T10)가 턴온되고, 전달게이트(T11)가 턴오프되어 제2 분배전압(DIV2)을 상한기준전압(VREF_H)으로 전달한다. 또한, 제1 및 제2 구간조절테스트신호(TM_DZ<1:2>)의 조합이 'L,H'인 경우 전달게이트(T11)가 턴온되고, 전달게이트(T10)가 턴오프되어 제1 분배전압(DIV1)을 상한기준전압(VREF_H)으로 전달한다. 여기서, 제1 및 제2 구간조절테스트신호(TM_DZ<1:2>)의 조합이 'H,L'인 경우는 제1 구간조절테스트신호(TM_DZ<1>)가 로직하이레벨이고, 제2 구간조절테스트신호(TM_DZ<2>)가 로직로우레벨임을 의미한다. 또한, 제1 및 제2 구간조절테스트신호(TM_DZ<1:2>)의 조합이 'L,H'인 경우는 제1 구간조절테스트신호(TM_DZ<1>)가 로직로우레벨이고, 제2 구간조절테스트신호(TM_DZ<2>)가 로직하이레벨임을 의미한다.
제2 선택전달부(131)는 제1 및 제2 구간조절테스트신호(TM_DZ<1:2>)의 조합에 따라 제3 분배전압(DIV3) 또는 제4 분배전압(DIV4)을 하한기준전압(VREF_L)으로 전달한다. 즉, 제1 및 제2 구간조절테스트신호(TM_DZ<1:2>)의 조합이 'H,L'인 경우 전달게이트(T12)가 턴온되고, 전달게이트(T13)가 턴오프되어 제3 분배전압(DIV3)을 하한기준전압(VREF_L)으로 전달한다. 또한, 제1 및 제2 구간조절테스트신호(TM_DZ<1:2>)의 조합이 'L,H'인 경우 전달게이트(T13)가 턴온되고, 전달게이트(T12)가 턴오프되어 제4 분배전압(DIV4)을 하한기준전압(VREF_L)으로 전달한다. 여기서, 선택전달부(13)에서 생성되는 상한기준전압(VREF_H)은 내부전압(VINT)의 레벨을 풀다운구동하기 위한 레벨을 갖는 전압이고, 하한기준전압(VREF_L)은 내부전압(VINT)의 레벨을 풀업구동하기 위한 레벨을 갖는 전압이다. 또한, 상한기준전압(VREF_H)의 레벨은 하한기준전압(VREF_L)의 레벨보다 높게 설정되는 것이 바람직하다.
좀더 구체적으로 내부전압생성부(20)의 구성을 도 4를 참고하여 살펴보면 다음과 같다.
도 4를 참고하면, 내부전압생성부(13)는 제1 비교기(21), 제2 비교기(22) 및 구동부(23)로 구성된다.
제1 비교기(21)는 내부전압(VINT)의 레벨과 하한기준전압(VREF_L)의 레벨을 비교하여 풀업신호(PU)를 생성한다. 즉, 내부전압(VINT)의 레벨이 하한기준전압(VREF_L)의 레벨보다 낮은 경우 로직로우레벨로 인에이블되는 풀업신호(PU)를 생성한다.
제2 비교기(22)는 내부전압(VINT)의 레벨과 상한기준전압(VREF_H)의 레벨을 비교하여 풀다운신호(PD)를 생성한다. 즉, 내부전압(VINT)의 레벨이 상한기준전압(VREF_L)의 레벨보다 높은 경우 로직하이레벨로 인에이블되는 풀다운신호(PD)를 생성한다.
구동부(23)는 풀업신호(PU) 및 풀다운신호(PD)를 입력받아 내부전압(VINT)을 구동한다. 즉, 풀업신호(PU)가 로직로우레벨로 인에이블되는 경우 PMOS 트랜지스터(P20)가 턴온되어 내부전압(VINT)을 풀업구동한다. 또한, 풀다운신호(PD)가 로직하이레벨로 인에이블되는 경우 NMOS 트랜지스터(N20)가 턴온되어 내부전압(VINT)을 풀다운구동한다. 즉, 내부전압 생성부(20)는 내부전압(VINT)의 레벨이 상한기준전압(VREF_H)의 레벨보다 높은 경우 내부전압(VINT)을 풀다운구동하고, 내부전압(VINT)의 레벨이 하한기준전압(VREF_L)의 레벨보다 낮은 경우 내부전압(VINT)을 풀업구동한다. 또한, 내부전압(VINT)의 레벨이 상한기준전압(VREF_H)의 레벨과 하한기준전압(VREF_L)의 레벨 사이의 레벨인 경우 내부전압(VINT)을 구동하지 않는다. 여기서, 내부전압(VINT)이 구동되지 않는 구간을 데드존 구간이라 한다.
도 5 는 본 발명의 다른 실시예에 따른 내부전압생성회로의 전압분배부의 회로도이다.
도 5 에 도시된 바와 같이, 본 실시예에 따른 전압분배부(12)는 제4 전압분배부(123), 저항(R23) 및 제5 전압분배부(124)로 구성된다.
제4 전압분배부(123)는 전원전압(VDD)과 제3 노드(nd12) 사이에 위치하고, 제1 전압조절테스트신호(TM_DIV<1>)가 로직하이레벨로 인에이블되는 경우 저항(R21)과 병렬연결된 PMOS 트랜지스터(P12)가 턴온되어 전원전압(VDD)과 제3 노드(nd12)간의 저항값을 조절하여 상한기준전압(VREF_H)을 생성한다. 즉, 제1 전압조절테스트신호(TM_DIV<1>)가 로직하이레벨로 인에이블되는 경우 PMOS 트랜지스터(P12)가 턴온되어 전원전압(VDD)과 제3 노드(nd12)간의 저항값은 저항(R22)의 저항값으로 설정되어 상한기준전압(VREF_H)을 생성한다. 또한, 제1 전압조절테스트신호(TM_DIV<1>)가 로직로우레벨로 디스에이블되는 경우 PMOS 트랜지스터(P12)가 턴오프되어 전원전압(VDD)과 제3 노드(nd12)간의 저항값은 저항(R21)과 저항(R22)의 저항값의 합으로 설정되어 상한기준전압(VREF_H)을 생성한다.
저항(R23)은 저항값에 따라 제3 노드(nd12)의 전압레벨과 제4 노드(nd13)의 전압레벨 간의 차이를 유지하여 상한기준전압(VREF_H)과 하한기준전압(VREF_L)의 전압차를 유지한다.
제5 전압분배부(124)는 제4 노드(nd13)와 접지전압(VSS) 사이에 위치하고, 제2 전압조절테스트신호(TM_DIV<2>)가 로직하이레벨로 인에이블되는 경우 저항(R25)과 병렬연결된 NMOS 트랜지스터(N12)가 턴온되어 제4 노드(nd13)와 접지전압(VSS)간의 저항값을 조절하여 하한기준전압(VREF_L)을 생성한다. 즉, 제2 전압조절테스트신호(TM_DIV<2>)가 로직하이레벨로 인에이블되는 경우 NMOS 트랜지스터(N12)가 턴온되어 제4 노드(nd13)와 접지전압(VSS)간의 저항값은 저항(R24)의 저항값으로 설정되어 하한기준전압(VREF_L)을 생성한다. 또한, 제2 전압조절테스트신호(TM_DIV<2>)가 로직로우레벨로 디스에이블되는 경우 NMOS 트랜지스터(N12)가 턴오프되어 제4 노드(nd13)와 접지전압(VSS)간의 저항값은 저항(R24)과 저항(R25)의 저항값의 합으로 설정되어 하한기준전압(VREF_L)을 생성한다.
이와 같이 본 발명의 다른 실시예에 따른 전압분배부는 전압조절테스신호의 조합에 따라 저항값을 조절하여 상한기준전압(VREF_H)과 하한기준전압(VREF_L)의 레벨을 조절할 수 있다.
이상 살펴본 바와 같이, 본 실시예의 내부전압 생성회로의 동작을 도1 내지 도4를 참고하여 내부전압(VINT)을 구동하지 않는 데드존 구간에서 저항값을 조절하여 상한기준전압(VREF_H) 및 하한기준전압(VREF_L)의 레벨을 높게 설정하고, 데드존 구간을 좁게 설정하는 경우를 예를 들어 설명하면 다음과 같다.
기준전압 생성부(10)의 테스트신호생성부(11)는 제1 및 제2 전압조절테스트신호(TM_DIV<1:2>)의 조합을 'L,H'로 생성하고, 제1 및 제2 구간조절테스트신호(TM_DZ<1;2>)의 조합을 'H,L'로 생성한다. 여기서, 제1 및 제2 전압조절테스트신호(TM_DIV<1:2>)의 조합이 'L,H'인 경우는 제1 전압조절테스트신호(TM_DIV<1>)가 로직로우레벨이고, 제2 전압조절테스트신호(TM_DIV<2>)가 로직하이레벨임을 의미한다. 또한, 제1 및 제2 구간조절테스트신호(TM_DZ<1;2>)의 조합이 'H,L'인 경우는 제1 구간조절테스트신호(TM_DZ<1>)가 로직하이레벨이고, 제2 구간조절테스트신호(TM_DZ<2>)가 로직로우레벨임을 의미한다.
전압분배부(11)의 제1 전압분배부(120)는 제1 및 제2 전압조절테스트신호(TM_DIV<1:2>)의 조합 'L,H'를 입력받아 PMOS 트랜지스터(P10)가 턴오프되고, PMOS 트랜지스터(P11)가 턴온되어 저항값이 저항(R12)의 저항값으로 설정된다. 제3 전압분배부(122)는 제1 및 제2 전압조절테스트신호(TM_DIV<1:2>)의 조합 'L,H'를 입력받아 NMOS 트랜지스터(N10)가 턴오프되고, NMOS 트랜지스터(N11)가 턴온되어 저항값이 저항(R18)의 저항값과 저항(R19)의 저항값의 합으로 설정된다. 제2 전압분배부(121)는 직렬연결된 저항들(R13~R17)에 의해 제1 노드(nd10)의 전압이 전압분배되어 제1 내지 제4 분배전압(DIV1~DIV4)을 생성한다. 여기서, 저항(R11)의 저항값과 저항(R19)의 저항값이 동일하기 때문에 총 저항값은 변하지 않게 된다. 즉, 전압분배부(12)에 흐르는 전류량이 변화되지 않으므로 제2 전압분배부(121)에서 생성되는 제1 내지 제4 분배전압(DIV1~DIV4)의 레벨은 제1 및 제2 전압조절테스트신호(TM_DIV<1:2>)의 조합 'H,L'인 경우보다 높게 설정된다. 또한, 제1 내지 제4 분배전압(DIV1~DIV4) 간의 전압차는 제1 및 제2 전압조절테스트신호(TM_DIV<1:2>)의 조합 'H,L'인 경우와 동일하게 설정된다.
선택전달부(13)의 제1 선택전달부(130)는 제1 및 제2 구간조절테스트신호(TM_DZ<1:2>)의 조합 'H,L'를 입력받아 전달게이트(T10)가 턴온되고, 전달게이트(T11)가 턴오프되어 제2 분배전압(DIV2)을 상한기준전압(VREF_H)으로 전달한다. 제2 선택전달부(131)는 제1 및 제2 구간조절테스트신호(TM_DZ<1:2>)의 조합 'H,L'를 입력받아 전달게이트(T12)가 턴온되고, 전달게이트(T13)가 턴오프되어 제3 분배전압(DIV3)을 하한기준전압(VREF_L)로 전달한다. 즉, 제1 선택전달부(130)는 제1 및 제2 구간조절테스트신호(TM_DZ<1:2>)의 조합이 'L,H'인 경우보다 상한기준전압(VREF_H)과 하한기준전압(VREF_L)의 전압차를 줄일 수 있다.
내부전압 생성부(20)의 제1 비교기(21)는 내부전압(VINT)과 하한기준전압(VREF_L)을 비교하여 로직하이레벨의 풀업신호(PU)를 생성한다. 제2 비교기(22)는 내부전압(VINT)과 상한기준전압(VREF_H)을 비교하여 로직로우레벨의 풀다운신호(PD)를 생성한다. 구동부(23)는 로직하이레벨의 풀업신호(PU)를 입력받아 PMOS 트랜지스터(P20)가 턴오프되고, 로직로우레벨의 풀다운신호(PD)를 입력받아 NMOS 트랜지스터(N20)가 턴오프되어 내부전압(VINT)를 구동하지 않는다. 즉, 내부전압(VINT)의 레벨이 상한기준전압(VREF_H)의 레벨과 하한기준전압(VREF_L)의 레벨 사이의 레벨이므로 데드존 구간을 좁게 설정할 수 있다.
이상 살펴본 본 발명의 실시예에 따른 내부전압 생성회로는 테스트신호에 따라 저항값을 조절하여 기준전압의 레벨을 조절하고, 데드존 구간을 설정할 수 있다.
10. 기준전압 생성부 11. 테스트신호생성부
12. 전압분배부 13. 선택전달부
20. 내부전압생성부 21. 제1 비교기
22. 제2 비교기 23. 구동부
120. 제1 전압분배부 121. 제2 전압분배부
122. 제3 전압분배부 123. 제4 전압분배부
124. 제5 전압분배부 130. 제1 선택전달부
131. 제2 선택전달부

Claims (16)

  1. 테스트신호에 따라 저항값을 조절하고, 상기 저항값에 따라 레벨이 결정되는 상한기준전압과 하한기준전압을 생성하는 기준전압 생성부; 및
    상기 상한기준전압과 상기 하한기준전압의 레벨에 따라 구동되는 내부전압을 생성하는 내부전압생성부를 포함하는 내부전압 생성회로.
  2. 제 1 항에 있어서, 상기 상한기준전압 및 상기 하한기준전압은 상기 테스트신호에 따라 결정된 상기 저항값에 따라 전원전압이 전압분배되어 생성되는 전압인 내부전압 생성회로.
  3. 제 1 항에 있어서, 상기 상한기준전압의 레벨은 상기 하한기준전압의 레벨보다 높은 레벨로 설정되는 내부전압 생성회로.
  4. 제 1 항에 있어서, 상기 기준전압 생성부는
    전원전압을 전압분배 하는 저항값을 조절하기 위한 전압조절테스트신호를 생성하고, 상기 내부전압이 구동되지 않는 데드존 구간을 설정하기 위한 구간조절테스트신호를 생성하는 테스트신호생성부;
    상기 전압조절테스트신호에 따라 설정된 상기 저항값에 따라 상기 전원전압을 전압분배하여 분배전압을 생성하는 전압분배부; 및
    상기 구간조절테스트신호에 따라 상기 분배전압을 상기 상한기준전압으로 전달하고, 상기 분배전압을 상기 하한기준전압으로 전달하는 선택전달부를 포함하는 내부전압 생성회로.
  5. 제 4 항에 있어서, 상기 데드존 구간은 상기 내부전압의 레벨이 상기 상한기준전압의 레벨보다 작고, 상기 하한기준전압의 레벨보다 높은 경우 상기 내부전압을 구동하지 않는 것을 특징으로 하는 내부전압 생성회로.
  6. 제 4 항에 있어서, 상기 상한기준전압은 상기 내부전압의 레벨을 풀다운구동하기 위한 레벨을 갖는 전압이고, 상기 하한기준전압은 상기 내부전압의 레벨을 풀업구동하기 위한 레벨을 갖는 전압인 내부전압 생성회로.
  7. 제 4 항에 있어서, 상기 전압분배부는
    상기 전원전압과 제1 노드 사이에 위치하고, 상기 전압조절테스트신호에 응답하여 저항값이 조절되는 제1 전압분배부;
    상기 제1 노드와 제2 노드 사이에 위치하고, 상기 제1 노드의 전압을 전압분배하여 제1 내지 제4 분배전압을 생성하는 제2 전압분배부; 및
    상기 제2 노드와 접지전압 사이에 위치하고, 상기 전압조절테스트신호에 응답하여 저항값이 조절되는 제3 전압분배부를 포함하는 내부전압 생성회로.
  8. 제 7 항에 있어서, 상기 선택전달부는
    상기 구간조절테스트신호에 응답하여 상기 제1 분배전압 또는 상기 제2 분배전압 중 어느 하나를 상기 상한기준전압으로 전달하는 제1 선택전달부; 및
    상기 구간조절테스트신호에 응답하여 상기 제3 분배전압 또는 상기 제4 분배전압 중 어느 하나를 상기 하한기준전압으로 전달하는 제2 선택전달부를 포함하는 내부전압 생성회로.
  9. 제 4 항에 있어서, 상기 내부전압생성부는
    상기 하한기준전압과 상기 내부전압을 비교하여 풀업신호를 생성하는 제1 비교기;
    상기 상한기준전압과 상기 내부전압을 비교하여 풀다운신호를 생성하는 제2 비교기; 및
    상기 풀업신호 및 상기 풀다운신호에 응답하여 상기 내부전압을 구동하는 구동부를 포함하는 내부전압 생성회로.
  10. 전원전압을 전압분배 하는 저항값을 조절하기 위한 제1 및 제2 전압조절테스트신호를 생성하고, 내부전압이 구동되지 않는 데드존 구간을 설정하기 위한 제1 및 제2 구간조절테스트신호를 생성하는 테스트신호생성부;
    상기 제1 및 제2 전압조절테스트신호에 따라 설정된 저항값에 따라 상기 전원전압을 전압분배하여 제1 내지 제4 분배전압을 생성하는 전압분배부; 및
    상기 제1 및 제2 구간조절테스트신호에 따라 상기 제1 분배전압 또는 제2 분배전압 중 어느 하나를 상한기준전압으로 전달하고, 상기 제3 분배전압 또는 제4 분배전압 중 어느 하나를 하한기준전압으로 전달하는 선택전달부를 포함하는 내부전압 생성회로.
  11. 제 10 항에 있어서, 상기 데드존 구간은 상기 내부전압의 레벨이 상기 상한기준전압의 레벨보다 작고, 상기 하한기준전압의 레벨보다 높은 경우 상기 내부전압을 구동하지 않는 것을 특징으로 하는 내부전압 생성회로.
  12. 제 10 항에 있어서, 상기 상한기준전압의 레벨은 상기 하한기준전압의 레벨보다 높은 레벨을 갖는 내부전압 생성회로.
  13. 제 10 항에 있어서, 상기 상한기준전압은 상기 내부전압의 레벨을 풀다운구동하기 위한 레벨을 갖는 전압이고, 상기 하한기준전압은 상기 내부전압의 레벨을 풀업구동하기 위한 레벨을 갖는 전압인 내부전압 생성회로.
  14. 제 10 항에 있어서, 상기 전압분배부는
    상기 전원전압과 제1 노드 사이에 위치하고 상기 제1 및 제2 전압조절테스트신호의 조합에 따라 저항값이 조절되는 제1 전압분배부;
    상기 제1 노드와 제2 노드사이에 위치하고 상기 제1 노드의 전압을 전압분배하여 상기 제1 내지 제4 분배전압을 생성하는 제2 전압분배부; 및
    상기 제2 노드와 접지전압 사이에 위치하고, 상기 제1 및 제2 전압조절테스트신호의 조합에 따라 저항값이 조절되는 제3 전압분배부를 포함하는 내부전압 생성회로.
  15. 제 14 항에 있어서, 상기 선택전달부는
    상기 제1 및 제2 구간조절테스트신호의 조합에 따라 상기 제1 분배전압 또는 상기 제2 분배전압 중 어느 하나를 상기 상한기준전압으로 전달하는 제1 선택전달부; 및
    상기 제1 및 제2 구간조절테스트신호의 조합에 따라 상기 제3 분배전압 또는 상기 제4 분배전압 중 어느 하나를 상기 하한기준전압으로 전달하는 제2 선택전달부를 포함하는 내부전압 생성회로.
  16. 제 10 항에 있어서, 상기 내부전압생성부는
    상기 하한기준전압과 상기 내부전압을 비교하여 풀업신호를 생성하는 제1 비교기;
    상기 상한기준전압과 상기 내부전압을 비교하여 풀다운신호를 생성하는 제2 비교기; 및
    상기 풀업신호 및 상기 풀다운신호에 응답하여 상기 내부전압을 구동하는 구동부를 포함하는 내부전압 생성회로.
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